JPH0337240Y2 - - Google Patents
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- Publication number
- JPH0337240Y2 JPH0337240Y2 JP1984197620U JP19762084U JPH0337240Y2 JP H0337240 Y2 JPH0337240 Y2 JP H0337240Y2 JP 1984197620 U JP1984197620 U JP 1984197620U JP 19762084 U JP19762084 U JP 19762084U JP H0337240 Y2 JPH0337240 Y2 JP H0337240Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- capacitor
- memory
- memory cell
- Prior art date
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- Expired
Links
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- 230000002411 adverse Effects 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、１トランジスタ、１メモリ・コンデ
ンサからなるメモリ・セルを有する半導体記憶装
置の改良に関する。
ンサからなるメモリ・セルを有する半導体記憶装
置の改良に関する。
近年、半導体記憶装置は多電源、例えば３電源
を必要とするものから、単一電源で動作し得るも
のへと進展してきている。
を必要とするものから、単一電源で動作し得るも
のへと進展してきている。
一般に、単一電源で動作可能な記憶装置では必
要とする電圧、例えば高電圧を内部で発振回路
（DC−DCコンバータ）に依り発生させるように
している。
要とする電圧、例えば高電圧を内部で発振回路
（DC−DCコンバータ）に依り発生させるように
している。
その場合、集積度の低下を避ける為、内蔵電源
は平滑用コンデンサを持たないものが多い。しか
しながら、そのような内蔵電源は比較的高インピ
ーダンスであるから、メモリ・セルの動作に伴な
う電源電流の脈動に依つて内部電圧が大きく変動
し、メモリ・セル特性に悪影響を与え、誤動作の
原因にもなる。
は平滑用コンデンサを持たないものが多い。しか
しながら、そのような内蔵電源は比較的高インピ
ーダンスであるから、メモリ・セルの動作に伴な
う電源電流の脈動に依つて内部電圧が大きく変動
し、メモリ・セル特性に悪影響を与え、誤動作の
原因にもなる。
本考案は、前記のような半導体記憶装置に於い
て、内部電源に平滑用コンデンサを別設すること
なく充分な平滑を行ない得るようにして、集積性
に悪影響を与えずに装置の動作を安定なものと
し、また、高性能化しようとするものであり、以
下これを詳細に説明する。
て、内部電源に平滑用コンデンサを別設すること
なく充分な平滑を行ない得るようにして、集積性
に悪影響を与えずに装置の動作を安定なものと
し、また、高性能化しようとするものであり、以
下これを詳細に説明する。
第１図は本考案一実施例の要部側断面図であ
り、１メモリ・セル分を表している。
り、１メモリ・セル分を表している。
図に於いて、１はｐ型シリコン半導体基板、２
はフイールド用絶縁膜、３はn+型領域、４およ
び６はゲート絶縁膜と層間絶縁膜を兼ねた絶縁
膜、５は第１多結晶シリコン層、７は第２多結晶
シリコン層、８は絶縁膜、９は金属電極・配線、
１０は燐硅酸ガラス膜、Ｂはビツト線、Qgはゲ
ート・トランジスタ、Csはメモリ・コンデンサを
それぞれ示している。
はフイールド用絶縁膜、３はn+型領域、４およ
び６はゲート絶縁膜と層間絶縁膜を兼ねた絶縁
膜、５は第１多結晶シリコン層、７は第２多結晶
シリコン層、８は絶縁膜、９は金属電極・配線、
１０は燐硅酸ガラス膜、Ｂはビツト線、Qgはゲ
ート・トランジスタ、Csはメモリ・コンデンサを
それぞれ示している。
第１図の装置を等価的回路で表わすと第２図に
見られる通りであり、同記号は同部分を示し、ま
た、Ｗはワード線、Vsは節点である。
見られる通りであり、同記号は同部分を示し、ま
た、Ｗはワード線、Vsは節点である。
通常、図示の装置は、節点Vsを各メモリ・セ
ルの共通電極として用い、最も高い電位の外部電
源に接続され、コンデンサCsは反転層容量とし
て使用される。
ルの共通電極として用い、最も高い電位の外部電
源に接続され、コンデンサCsは反転層容量とし
て使用される。
しかしながら、本考案では、第１多結晶シリコ
ン層５がかなり大きな漂遊容量を有していること
に着目し、節点Vsに内部電源の出力端子を接続
して前記漂遊容量を平滑用コンデンサとして利用
するものである。尚、第１多結晶シリコン層５は
記憶装置に於けるメモリ・セル・アレイの部分を
平面で見た場合、その面積の略1/2にも達するも
のである。
ン層５がかなり大きな漂遊容量を有していること
に着目し、節点Vsに内部電源の出力端子を接続
して前記漂遊容量を平滑用コンデンサとして利用
するものである。尚、第１多結晶シリコン層５は
記憶装置に於けるメモリ・セル・アレイの部分を
平面で見た場合、その面積の略1/2にも達するも
のである。
第３図は本考案一実施例の要部説明図である。
図に於いて、W1…はワード線、B1…はビツト
線、Qg11…，Qg21…はゲート・トランジスタ、
Cs11…，Cs21…はメモリ・コンデンサ、Ｅは内部
電源、VDD〓，VCC〓は電源電位をそれぞれ示す。
線、Qg11…，Qg21…はゲート・トランジスタ、
Cs11…，Cs21…はメモリ・コンデンサ、Ｅは内部
電源、VDD〓，VCC〓は電源電位をそれぞれ示す。
ところで、第１多結晶シリコン層５の漂遊容量
を平滑用コンデンサとして用いると、ゲート・ト
ランジスタQgが例えばｎチヤンネル型であつて、
内部電源Ｅの出力が正極性であれば問題はない
が、負極性であるとメモリ・コンデンサCsの反転
層容量を利用できないことになるが、このような
場合には反転層容量生成領域の下方に基板１と逆
導電型の不純物導入領域を形成しておけば良い。
尚、ゲート・トランジスタQgがｐチヤネル型で
あると内部電源Ｅの出力が正極性のときに反転層
容量を利用てきなくなるが、この場合も前記に準
じて対処できる。
を平滑用コンデンサとして用いると、ゲート・ト
ランジスタQgが例えばｎチヤンネル型であつて、
内部電源Ｅの出力が正極性であれば問題はない
が、負極性であるとメモリ・コンデンサCsの反転
層容量を利用できないことになるが、このような
場合には反転層容量生成領域の下方に基板１と逆
導電型の不純物導入領域を形成しておけば良い。
尚、ゲート・トランジスタQgがｐチヤネル型で
あると内部電源Ｅの出力が正極性のときに反転層
容量を利用てきなくなるが、この場合も前記に準
じて対処できる。
また、前記構成に於いて、節点Vsに印加する
電圧を外部電源の電圧VCCより高い電圧VCC〓を
印加して充電し、同時にゲート・トランジスタ
Qgの駆動電圧もVCC〓とすることに依り、ゲー
ト・トランジスタQg及びメモリ・コンデンサCs
の閾値電圧Vthに基因するメモリ・セルへの書込
み電圧損失を補償することができる。即ち、ビツ
ト線Ｂを電圧VCCまで充電した場合、一般的には
メモリ・セルへの書込み電圧はVCC−Vth（Vthは前
記したようにゲート・トランジスタQg或いはメ
モリ・コンデンサCsの闘値電圧）で表わされる。
しかしながら、節点Vsを電圧VCC〓まで充電した
とすると、メモリ・セルの書込み電圧はMin（VCC
〓−Vth，VCC）で表わされ、VCC〓≧VCC＋Vthと
すれば、メモリ・セルにはVCCまで書込むことが
できる。従つて、メモリ・セルの電圧利用範囲が
広がり、センス増幅器に対するメモリ・セルから
の情報量を大にすることができる。
電圧を外部電源の電圧VCCより高い電圧VCC〓を
印加して充電し、同時にゲート・トランジスタ
Qgの駆動電圧もVCC〓とすることに依り、ゲー
ト・トランジスタQg及びメモリ・コンデンサCs
の閾値電圧Vthに基因するメモリ・セルへの書込
み電圧損失を補償することができる。即ち、ビツ
ト線Ｂを電圧VCCまで充電した場合、一般的には
メモリ・セルへの書込み電圧はVCC−Vth（Vthは前
記したようにゲート・トランジスタQg或いはメ
モリ・コンデンサCsの闘値電圧）で表わされる。
しかしながら、節点Vsを電圧VCC〓まで充電した
とすると、メモリ・セルの書込み電圧はMin（VCC
〓−Vth，VCC）で表わされ、VCC〓≧VCC＋Vthと
すれば、メモリ・セルにはVCCまで書込むことが
できる。従つて、メモリ・セルの電圧利用範囲が
広がり、センス増幅器に対するメモリ・セルから
の情報量を大にすることができる。
更にまた、ワード線Ｗの電圧も高くすることが
できるので、ゲート・トランジスタQgの増幅率
gmが大になり、ビツト線Ｂとメモリ・コンデン
サCsとの間の電荷転送が容易になつてアクセス・
タイムは速くなる。アクセス・タイムが従来通り
で良ければゲート・トランジスタQgのチヤネル
幅を狭くすることも可能であるから集積度を向上
させることができる。
できるので、ゲート・トランジスタQgの増幅率
gmが大になり、ビツト線Ｂとメモリ・コンデン
サCsとの間の電荷転送が容易になつてアクセス・
タイムは速くなる。アクセス・タイムが従来通り
で良ければゲート・トランジスタQgのチヤネル
幅を狭くすることも可能であるから集積度を向上
させることができる。
以上の説明で判るように、本考案によれば、１
ゲート・トランジスタ及び１メモリ・コンデンサ
で構成されたメモリ・セルを有し、外部電源から
外部電源電圧が与えられる半導体記憶装置におい
て、メモリ・コンデンサに於ける一方の電極とな
つている多結晶シリコン層と内部電源の出力端子
と接続して該多結晶シリコン層の漂遊容量を前記
内部電源の平滑用コンデンサとすることに依り、
特に平滑用コンデンサを形成することなく内部電
源の安定化をはかることができる。その結果、集
積度が低下することは皆無であり、むしろ向上さ
せることも可能であり、しかも、メモリ・セルに
蓄積する情報量も大にしたり、アクセス・タイム
を速くすることもできるなど、装置の動作特性を
著しく改善できるものである。
ゲート・トランジスタ及び１メモリ・コンデンサ
で構成されたメモリ・セルを有し、外部電源から
外部電源電圧が与えられる半導体記憶装置におい
て、メモリ・コンデンサに於ける一方の電極とな
つている多結晶シリコン層と内部電源の出力端子
と接続して該多結晶シリコン層の漂遊容量を前記
内部電源の平滑用コンデンサとすることに依り、
特に平滑用コンデンサを形成することなく内部電
源の安定化をはかることができる。その結果、集
積度が低下することは皆無であり、むしろ向上さ
せることも可能であり、しかも、メモリ・セルに
蓄積する情報量も大にしたり、アクセス・タイム
を速くすることもできるなど、装置の動作特性を
著しく改善できるものである。
第１図は半導体記憶装置の要部側断面図、第２
図はその等価的回路図、第３図は本考案一実施例
の回路説明図である。 図に於いて、１は基板、３はn+型領域、５は
第１多結晶シリコン層、７は第２多結晶シリコン
層、Ｂはビツト線、Ｗはワード線、Qgはゲー
ト・トランジスタ、Csはメモリ・コンデンサ、
Vsは節点、Ｅは内部電源である。
図はその等価的回路図、第３図は本考案一実施例
の回路説明図である。 図に於いて、１は基板、３はn+型領域、５は
第１多結晶シリコン層、７は第２多結晶シリコン
層、Ｂはビツト線、Ｗはワード線、Qgはゲー
ト・トランジスタ、Csはメモリ・コンデンサ、
Vsは節点、Ｅは内部電源である。
Claims (1)
- １ゲート・トランジスタ及び１メモリ・コンデ
ンサで構成されたメモリ・セルを有し、外部電源
から外部電源電圧が与えられる半導体記憶装置に
おいて、電源電圧とは異なる電圧を発生しかつ特
別な平滑用コンデンサを有しない内部電源を設
け、該内部電源の出力端子は該メモリ・コンデン
サの一方の共通な電極を構成する多結晶シリコン
層に接続されてなることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984197620U JPS60136157U (ja) | 1984-12-29 | 1984-12-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984197620U JPS60136157U (ja) | 1984-12-29 | 1984-12-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136157U JPS60136157U (ja) | 1985-09-10 |
| JPH0337240Y2 true JPH0337240Y2 (ja) | 1991-08-07 |
Family
ID=30756011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984197620U Granted JPS60136157U (ja) | 1984-12-29 | 1984-12-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136157U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248985A (en) * | 1975-10-17 | 1977-04-19 | Hitachi Ltd | Large scale integrated circuit |
| JPS5267533A (en) * | 1975-11-28 | 1977-06-04 | Honeywell Inf Systems | Basic bias voltage generator |
| JPS5367388A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Memory semiconductor device |
-
1984
- 1984-12-29 JP JP1984197620U patent/JPS60136157U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248985A (en) * | 1975-10-17 | 1977-04-19 | Hitachi Ltd | Large scale integrated circuit |
| JPS5267533A (en) * | 1975-11-28 | 1977-06-04 | Honeywell Inf Systems | Basic bias voltage generator |
| JPS5367388A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Memory semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136157U (ja) | 1985-09-10 |
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