JP2820910B2 - 半導体集積回路の内部電圧昇圧回路 - Google Patents

半導体集積回路の内部電圧昇圧回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するもので、特に、所定レベルに昇圧した昇圧電圧を内
部用に発生するための昇圧回路に関するものである。
【０００２】
【従来の技術】半導体集積回路では、その大容量・高集
積化により消費電力が増加する傾向にある。従って、低
消費電力化及び信頼性向上を図るために内部電圧源の使
用が一般的になっている。
【０００３】ところで、特にＤＲＡＭ等に代表される半
導体集積回路においては、情報の伝達は有効な電位の移
動といえる。ＣＭＯＳ構成のＤＲＡＭでは、ＭＯＳトラ
ンジスタのチャネル領域を通じて情報が伝送される過程
で、ＭＯＳトランジスタのしきい値電圧による電圧降下
が発生し、これが情報の正確な伝達に対するマイナス要
因として働き、正確なデータの読出あるいは書込に悪影
響を及ぼす要因となり得る。このため、ＤＲＡＭのよう
にゲートトランジスタ＆キャパシタで構成されたメモリ
セルに対し正確なデータアクセスを行うには、ＭＯＳト
ランジスタのしきい値電圧を考慮したレベルの電圧を供
給する必要がある。従って、ゲートトランジスタのゲー
ト端子に接続したワード線には、通常の内部電圧より
１．５Ｖ程度高いレベルの昇圧電圧を供給するようにし
ている。
【０００４】図５は、そのような内部昇圧電圧を発生す
る内部電圧昇圧回路の一般的構成を示す。この内部電圧
昇圧回路は、内部電圧ＩＶＣレベルの出力をもつ発振器
８と、発振器８の出力により昇圧動作する昇圧素子とし
て、発振器８の出力を各一方の電極に受ける昇圧キャパ
シタ(pumping capacitor) ２，４と、昇圧キャパシタ
２，４の各他方の電極にそれぞれ接続された昇圧ノード
Ａ，Ｂと、ドレイン端子が昇圧ノードＡに、ゲート端子
が昇圧ノードＢに接続され、そしてソース端子から昇圧
電圧ＶＰＰを出力する出力トランジスタ６と、から構成
されている。尚、図示は省略しているが、昇圧ノード
Ａ，Ｂを一定電圧にプリチャージするプリチャージ回路
が更に設けられる。
【０００５】このような構成は一般にチャージポンプ(c
harge pump) 回路といわれる。即ち、パワーアップ（電
源ＯＮ）の後、或いはアクティブサイクルに入った後、
電圧供給先の回路動作等により昇圧電圧ＶＰＰが正常レ
ベルより低下すると、発振器８が動作し、この発振器８
の出力電圧ＩＶＣによる昇圧キャパシタ２，４のポンピ
ングで昇圧が行われる。これにより、昇圧ノードＡに充
電される電圧が出力トランジスタ６を通じて昇圧電圧Ｖ
ＰＰとして出力される。
【０００６】
【発明が解決しようとする課題】上記回路の改善点とし
て、低消費電力の目的から低レベルの内部電圧が使用さ
れる場合に、上記内部電圧昇圧回路を用いても所望のレ
ベルまで十分に昇圧された昇圧電圧ＶＰＰを得られない
ことがある、という点があげられる。その理由は、昇圧
ノードＡ，Ｂを一定電圧にプリチャージしてから昇圧を
行う際にポンピング電圧が低いため昇圧ノードＡ，Ｂを
十分に昇圧することができないのに加え、出力トランジ
スタ６のしきい値電圧の影響があるためである。これに
ついて更に詳述する。
【０００７】内部電圧ＩＶＣのレベルにプリチャージし
た昇圧ノードＡ，Ｂを、発振器８による電圧ＩＶＣレベ
ルの出力で昇圧する場合、昇圧ノードＡ，Ｂは２ＩＶＤ
の電圧レベル程度に昇圧される。そして、出力トランジ
スタ６のしきい値電圧Ｖｔｈによる降下があるので、昇
圧電圧ＶＰＰは２ＩＶＣ−Ｖｔｈのレベルで出力され得
る。しかし実際には、昇圧電圧ＶＰＰのレベル上昇によ
り出力トランジスタ６にボディエフェクト(body effec
t) が発生するため、しきい値電圧Ｖｔｈ以上の電圧降
下を起こすことになる。このため、内部電圧ＩＶＣのレ
ベルが低くなるにつれ、昇圧電圧ＶＰＰのレベルを、一
般的な昇圧レベルであるＩＶＣ＋１．５Ｖに設定するの
が難しくなってきている。また、このレベルに昇圧電圧
ＶＰＰが設定されたとしても、駆動能力が低くなるの
で、回路の安定動作に影響する。
【０００８】また、昇圧ノードＡ，Ｂを外部供給の電源
電圧ＶＣＣにプリチャージし、発振器８の内部電圧ＩＶ
Ｃレベルの出力によって昇圧する場合にも、所望のレベ
ルの昇圧電圧ＶＰＰを得難いのは同様であり、またこの
場合特に、低電源電圧で動作するときに出力トランジス
タ６の駆動能力が低下する。例えば、電源電圧ＶＣＣ＝
２．８Ｖで動作し、内部電圧ＩＶＣが２Ｖである場合、
ポンピング効率が１００％とすれば昇圧ノードＡ，Ｂは
共に４．８Ｖに昇圧される。このとき昇圧電圧ＶＰＰは
上述したように３．５Ｖ以上でなければならないので、
出力トランジスタ６は、ゲート−ソース間電圧Ｖｇｓ＝
１．３Ｖ以下の導通状態となる。即ち、最初に昇圧した
昇圧ノードＢの電圧では昇圧電圧ＶＰＰに対し電荷を伝
送する駆動能力が不足し、安定した昇圧電圧ＶＰＰを得
難いということになる。
【０００９】図５に示す内部電圧昇圧回路は通常のＣＭ
ＯＳ工程によって形成されるので、当然ながら出力トラ
ンジスタ６もＣＭＯＳ工程によるＮＭＯＳトランジスタ
である。この点からみても、図５の回路は昇圧効率に改
善点をもっている。即ち、ＭＯＳトランジスタは、デバ
イス特性上、ソース端子とドレイン端子にかかる電圧が
上昇するほどボディーエフェクトが大きくなることはよ
く知られている。そして、超高集積化で各素子のサイズ
が縮小されるのに伴って各素子の間隔が更に密になるた
め、ボディーエフェクトがいっそう大きくなることは明
白である。従って、出力トランジスタ６のデバイス特性
上、昇圧効率が低下する。また、所望のレベルの昇圧電
圧ＶＰＰが得られたとしても、出力トランジスタ６の駆
動能力は低い。
【００１０】以上のような従来技術に鑑み本発明では、
十分なレベルの安定した昇圧電圧を得られるような内部
電圧昇圧回路の提供を目的とする。
【００１１】
【課題を解決するための手段】このような目的のために
本発明は、発振器の出力を受ける昇圧素子により第１及
び第２の昇圧ノードを昇圧し、該第１の昇圧ノードで出
力トランジスタのゲート端子を制御すると共に第２の昇
圧ノードから該出力トランジスタを介して昇圧電圧を出
力するようになっている内部電圧昇圧回路において、発
振器の出力を電圧増幅する増幅手段を設け、該増幅手段
の出力を昇圧素子に印加して第１の昇圧ノードを昇圧す
る、或いは、該増幅手段の出力を昇圧素子に印加して第
２の昇圧ノードを昇圧する、或いはまた、該増幅手段の
出力を昇圧素子に印加して第１及び第２の昇圧ノードを
昇圧することを特徴とする。
【００１２】この場合の増幅手段としては、発振器の内
部電圧レベルの出力を受けて電源電圧レベルに変換出力
する電圧変換器とすればよい。これによれば、昇圧ノー
ドには電源電圧のほぼ倍の電圧を設定することが可能に
なる。このような電圧変換器の一態様としては、電源電
圧と入力ノードとの間に設けられ、ゲート端子が出力ノ
ードに接続されたＰＭＯＳトランジスタと、前記入力ノ
ードと接地電圧との間に設けられ、ゲート端子に発振器
の出力を受けるＮＭＯＳトランジスタと、電源電圧と前
記出力ノードとの間に設けられ、ゲート端子が前記入力
ノードに接続されたＰＭＯＳトランジスタと、前記出力
ノードと接地電圧との間に設けられ、ゲート端子に反転
させた発振器の出力を受けるＮＭＯＳトランジスタと、
から構成し、前記出力ノードの出力を昇圧素子へ印加す
るようにした電圧変換器が適している。
【００１３】
【発明の実施の形態】図１に、本発明による内部電圧昇
圧回路の第１の実施形態を示す。この内部電圧昇圧回路
は、一定の発振周期をもち内部電圧ＩＶＣレベルの出力
信号を発生する発振器８と、この発振器８の出力に応じ
て昇圧動作する昇圧素子として設けた昇圧キャパシタ
２，４と、発振器８の内部電圧ＩＶＣレベルの出力を電
源電圧ＶＣＣのレベルに変換して昇圧キャパシタ４へ印
加する電圧変換器３０と、を備えている。昇圧キャパシ
タ２，４は、発振器８の発振出力に応答したポンピング
で昇圧ノードＡ，Ｂの昇圧を行い、そして昇圧ノードＡ
が出力トランジスタ６のドレイン端子に、昇圧ノードＢ
が出力トランジスタ６のゲート端子につながれている。
最終的に、出力トランジスタ６のソース端子から昇圧電
圧ＶＰＰが出力される。
【００１４】電圧変換器３０は、電源電圧ＶＣＣと入力
ノードＮ１との間に接続したＰＭＯＳトランジスタ１０
と、ゲート端子に発振器８の出力信号を印加し、入力ノ
ードＮ１と接地電圧ＶＳＳとの間に接続したＮＭＯＳト
ランジスタ１４と、電源電圧ＶＣＣと出力ノードＮ２と
の間に接続したＰＭＯＳトランジスタ１２と、ゲート端
子に発振器８の出力信号をインバータ１６で反転させて
印加し、出力ノードＮ２と接地電圧ＶＳＳとの間に接続
したＮＭＯＳトランジスタ１８と、から構成される。Ｐ
ＭＯＳトランジスタ１０のゲート端子は出力ノードＮ２
に接続され、ＰＭＯＳトランジスタ１２のゲート端子は
入力ノードＮ１に接続されている。そして、出力ノード
Ｎ２が昇圧キャパシタ４へつながれている。図示のよう
に、ゲート端子が交差接続されたＰＭＯＳトランジスタ
１０，１２とＮＭＯＳトランジスタ１４，１８とでいわ
ゆるカスコード増幅器が構成されている。
【００１５】この例の内部電圧昇圧回路の構成におい
て、発振器８の出力がＮＭＯＳトランジスタ１４を導通
させ得るレベルで入力されると、入力ノードＮ１の放電
が行われてその電圧が論理“ロウ”のレベルとなり、該
入力ノードＮ１にゲート端子を接続したＰＭＯＳトラン
ジスタ１２が導通する。これにより、出力ノードＮ２は
電源電圧ＶＣＣのレベルに充電される。従って、昇圧ノ
ードＢすなわち出力トランジスタ６のゲート電圧は２Ｖ
ＣＣの電圧レベルに昇圧される。つまり、昇圧ノードＢ
は従来に比べ格段に高いレベルへ昇圧されるので、出力
トランジスタ６のしきい値電圧Ｖｔｈによる電圧降下の
影響を抑制することができ、多量の電荷を昇圧電圧ＶＰ
Ｐに対し供給することができる。
【００１６】例えば、２．８Ｖ程度の低電源電圧下での
動作においても、出力トランジスタ６のゲート電圧は
５．６Ｖに設定されることになるので、出力トランジス
タ６のゲート−ソース間電圧Ｖｇｓは２．３Ｖ程度（昇
圧電圧ＶＰＰ＝３．５Ｖの場合）を得られ、出力トラン
ジスタ６の駆動能力が向上する。
【００１７】図２には、内部電圧昇圧回路の第２の実施
形態を示す。この内部電圧昇圧回路は、昇圧キャパシタ
２の側へ電圧変換器３０を設け、昇圧ノードＡを２ＶＣ
Ｃの電圧レベルへ昇圧するようにしている。即ち、出力
トランジスタ６のドレイン電圧を高レベルにすることに
より、図１の回路同様に安定した所望のレベルの昇圧電
圧ＶＰＰを得られるようにした例である。
【００１８】図３に示すのは、上記図１及び図２の例を
組み合わせた第３の実施形態である。即ち、昇圧キャパ
シタ２，４の両方に対し電圧変換器３０を設け、出力ト
ランジスタ６のゲート電圧及びドレイン電圧の両方を高
めた例である。この例によっても所望のレベルで、しか
もより安定した昇圧電圧ＶＰＰを得られる。
【００１９】図４に、従来回路と本実施形態の回路とを
比較したシミュレーション結果を示す。これは、発振器
８の発振周期を１００ｎｓ、内部電圧ＩＶＣ＝２Ｖ、電
源電圧ＶＣＣ＝２．８Ｖとし、昇圧電圧ＶＰＰを３．７
５Ｖに設定した場合のもので、ＶＣＣレベルに昇圧ノー
ドＡ，Ｂをプリチャージし、発振器８の出力によってポ
ンピングを行ったときに、出力トランジスタ６から昇圧
電圧ＶＰＰに対し流れる電流量をシミュレーションした
結果である（縦軸：電流，横軸：時間）。同図から分か
るように、従来回路に比べ、本発明による回路の出力ト
ランジスタ６の駆動能力は格段に向上している。
【００２０】上記各実施形態は最適例を示すものであ
り、この他にも例えば、カスコード増幅器形の電圧変換
器を利用せずとも、出力トランジスタ６のゲート端子及
び／又はドレイン端子の電圧を制御するために他の回路
を使用できることは、当該分野で通常の知識を有する者
なら容易に理解できるところである。
【００２１】
【発明の効果】以上述べてきたように本発明によれば、
出力トランジスタにおけるボディエフェクトの影響を排
除でき、また、駆動能力を大きく向上させられるので、
安定した所望のレベルの昇圧電圧を得られるようにな
り、半導体集積回路の動作安定性、信頼性向上に大きく
寄与できる。
【図面の簡単な説明】
【図１】本発明による内部電圧昇圧回路の第１の実施形
態を示す回路図。
【図２】本発明による内部電圧昇圧回路の第２の実施形
態を示す回路図。
【図３】本発明による内部電圧昇圧回路の第３の実施形
態を示す回路図。
【図４】従来回路と本発明による回路との性能を比較し
たグラフ。
【図５】従来技術による内部電圧昇圧回路を示す回路
図。
【符号の説明】
２，４ 昇圧キャパシタ（昇圧素子） ６ 出力トランジスタ ８ 発振器 ３０ 電圧変換器 Ａ，Ｂ 昇圧ノード ＶＰＰ 昇圧電圧
フロントページの続き (56)参考文献 特開 昭55−136723（ＪＰ，Ａ) 特開 平６−165482（ＪＰ，Ａ) 特開 平６−349271（ＪＰ，Ａ) 特開 昭62−135261（ＪＰ，Ａ) 特開 平１−264561（ＪＰ，Ａ) 特開 平３−41814（ＪＰ，Ａ) 特開 平７−46825（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/00 - 3/44 G11C 11/407

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 発振器の出力を受ける昇圧素子により第
    １及び第２の昇圧ノードを昇圧し、該第１の昇圧ノード
    で出力トランジスタのゲート端子を制御すると共に第２
    の昇圧ノードから該出力トランジスタを介して昇圧電圧
    を出力するようになっている内部電圧昇圧回路におい
    て、 発振器の出力を電圧増幅する増幅手段を設け、該増幅手
    段の出力を昇圧素子に印加して第２の昇圧ノードを昇圧
    するようにしたことを特徴とする内部電圧昇圧回路。
  2. 【請求項２】 増幅手段は、発振器の内部電圧レベルの
    出力を受けて電源電圧レベルに変換出力する電圧変換器
    である請求項１記載の内部電圧昇圧回路。
  3. 【請求項３】 電圧変換器は、電源電圧と入力ノードと
    の間に設けられ、ゲート端子が出力ノードに接続された
    ＰＭＯＳトランジスタと、前記入力ノードと接地電圧と
    の間に設けられ、ゲート端子に発振器の出力を受けるＮ
    ＭＯＳトランジスタと、電源電圧と前記出力ノードとの
    間に設けられ、ゲート端子が前記入力ノードに接続され
    たＰＭＯＳトランジスタと、前記出力ノードと接地電圧
    との間に設けられ、ゲート端子に反転させた発振器の出
    力を受けるＮＭＯＳトランジスタと、から構成され、前
    記出力ノードの出力を昇圧素子へ印加するようになって
    いる請求項２記載の内部電圧昇圧回路。
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