JPH06309868A

JPH06309868A - 半導体記憶装置

Info

Publication number: JPH06309868A
Application number: JP5121955A
Authority: JP
Inventors: Toshio Maeda; 敏夫前田
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1993-04-26
Filing date: 1993-04-26
Publication date: 1994-11-04
Also published as: TW310430B; CN1034373C; US5426333A; CN1095189A

Abstract

(57)【要約】【目的】低消費電力化を図りつつ、出力動作の高速化
とレベル劣化を防止した半導体記憶装置を提供する。【構成】プッシュプル形態のＮチャンネル型出力ＭＯ
ＳＦＥＴを用いた出力回路を通して連続的に読み出しデ
ータを出力させる機能を備え、入力パルス信号に同期し
てスイッチ制御されて上記ポンピング動作を行う一対の
スイッチＭＯＳＦＥＴのゲートに供給される制御信号が
ブートストラップ作用によって昇圧されるよう構成され
たポンピング回路を用い、読み出し動作に先立って行わ
れるプレポンピング動作を行うようにする。【効果】プレポンピング動作によりポンピング回路の
ブースト電圧が正規に形成されるから、実際の読み出し
動作のときにはその動作に対応した昇圧電圧を得ること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば昇圧電圧を用いて駆動される出力回路を通し
て行われる連続読み出し機能を持つシンクロナスＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）やＶ
ＲＡＭ（画像用ＲＡＭ）に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】ワード線の選択信号を昇圧電圧発生回路
により形成された昇圧電圧を用いたものがある。このよ
うな昇圧電圧発生回路を備えたダイナミック型ＲＡＭの
例としては、特開平３−２１４６６９号公報がある。

【０００３】

【発明が解決しようとする課題】複数ビットのデータを
連続して読み出すような機能が付加されたシンクロナス
ＤＲＡＭやＶＲＡＭにおいて、比較的小さな面積で高速
動作化を図るようにするために、本願発明者等にあって
は先にＮチャンネル型ＭＯＳＦＥＴをプッシュプル形態
に構成した場合、電源電圧側の出力ＭＯＳＦＥＴのしき
い値電圧による出力レベルの低下を防止するために、そ
の駆動回路を昇圧電圧により動作させて、電源電圧以上
に高くされた駆動電圧を形成することを考えた。

【０００４】そして、昇圧電圧発生回路を構成するチャ
ージポンプ回路の高効率化のために、チャージポンプ動
作を行わせるＭＯＳＦＥＴをブートストラップ電圧によ
り駆動してスイッチ制御するようにした場合、シリアル
出力されるデータのうち先頭にデータが出力されるとき
に、十分な昇圧電圧が得られずにアクセスの遅延や出力
電圧不足が生じるという問題のあることを見い出した。
このような問題を解決するためには、定常的に形成され
る発振パルスにより昇圧電圧を形成することが考えられ
るが、このようにすると消費電流が増大してしまうとい
う弊害が生じてしまう。

【０００５】特に、約３Ｖ程度の比較的低い電源電圧に
より動作させられる半導体記憶装置では、出力回路では
レベルマージンが小さいので昇圧電圧により駆動しない
と十分な出力レベルが得られないことと、昇圧電圧発生
回路にあってはダイオード接続されたＭＯＳＦＥＴを用
いてポンピング動作を行わせるようにすると、そのしき
い値電圧によるレベル損失により必要な昇圧電圧が得ら
れなくなってしまう。このため、昇圧電圧発生回路に用
いられるポンピング回路では、ブートストラップ回路を
用いて上記ＭＯＳＦＥＴをスイッチ制御してポンピング
動作を行う必要がある。このようなブートストラップ回
路を用いた場合には、最初の動作ではブースト電圧が形
成されないので実質的な昇圧動作が行われない。

【０００６】この発明の目的は、低消費電力化を図りつ
つ、出力動作の高速化とレベル劣化を防止した半導体記
憶装置を提供することにある。この発明の他の目的は、
簡単な構成により、低消費電力化と出力動作の高速化及
びレベル劣化を防止した半導体記憶装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、プッシュプル形態のＮチャ
ンネル型出力ＭＯＳＦＥＴを用いた出力回路を通して連
続的に読み出しデータを出力させる機能を備え、入力パ
ルス信号に同期してスイッチ制御されて上記ポンピング
動作を行う一対のスイッチＭＯＳＦＥＴのゲートに供給
される制御信号がブートストラップ作用によって昇圧さ
れるよう構成されたポンピング回路を用い、読み出し動
作に先立って行われるプレポンピング動作を行うように
する。

【０００８】

【作用】上記した手段によれば、プレポンピング動作に
よりポンピング回路のブースト電圧が正規に形成される
から、実際の読み出し動作のときにはその動作に対応し
た昇圧電圧を得ることができる。

【０００９】

【実施例】図１には、この発明に係るダナミック型ＲＡ
Ｍの一実施例の要部構成図が示されている。同図の各回
路素子は、公知の半導体集積回路の製造技術によって、
ダイナミック型ＲＡＭを構成する他の回路素子とともに
単結晶シリコンのような１個の半導体基板上において形
成される。

【００１０】この実施例では、２つの昇圧電圧発生回路
ＶＣＨＧ１とＶＣＨＧ２が設けられる。一方の昇圧電圧
発生回路ＶＣＨＧ１は、ワード線昇圧回路であり、メモ
リアレイのワードドライバに供給される昇圧電圧ＶＣＨ
を形成する。他方の昇圧電圧発生回路ＶＣＨＧ２は、デ
ータ出力回路に供給される昇圧電圧ＶＣＨを形成する。

【００１１】上記両昇圧電圧発生回路ＶＣＨＧ１とＶＣ
ＨＧ２は、共に同じ昇圧電圧ＶＣＨを形成するものであ
るので、集積度を高くするめたに比較的大きな平滑コン
デンサＣを共用化するものである。上記平滑用コンデン
サＣは、数１００ｐＦから数ｎＦのような比較的大きな
容量値を持つようにされ、それを半導体基板上に形成す
るには比較的大きな占有面積を必要とするので、上記の
ような共通化によってチップ面積を減らすことができ
る。

【００１２】特に制限されないが、データ出力回路は、
入出力端子Ｉ／Ｏ１ないしＩ／Ｏ８のような８ビットの
単位での読み出し動作を行うようにされる。それ故、デ
ータ出力回路は、全体で８個のデータ出力回路が搭載さ
れる。

【００１３】図１０には、上記データ出力回路の一実施
例の要部回路図が示されている。出力回路は、Ｎチャン
ネル型ＭＯＳＦＥＴＱ３とＱ４から構成される。データ
出力時にはこれらの出力ＭＯＳＦＥＴＱ３とＱ４を相補
的にスイッチ制御して、ハイレベルとロウレベルの出力
信号を入出力端子Ｉ／Ｏへ送出させる。データ出力回路
は、ダイナミック型ＲＡＭがスタンバイ状態又は書き込
み状態のときには、上記出力ＭＯＳＦＥＴＱ３とＱ４は
共にオフ状態にされることによってハイインピーダンス
状態にされる。

【００１４】電源電圧ＶＣＣ側の出力ＭＯＳＦＥＴＱ３
をオン状態にして、電源電圧ＶＣＣのようなハイレベル
の信号を出力させるとき、ＭＯＳＦＥＴＱ３のゲートに
供給される駆動電圧が電源電圧ＶＣＣのようなハイレベ
ルであるときには、出力ＭＯＳＦＥＴＱ３の実効的なし
きい値電圧分だけ出力レベルが低下してしまう。特に、
電源電圧ＶＣＣを３．３Ｖのような比較的低い電圧とし
たときには、必要な信号振幅が得られなくなってしま
う。

【００１５】この実施例では、上記ハイレベル側の出力
ＭＯＳＦＥＴＱ３を駆動する駆動回路を構成するＰチャ
ンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥ
ＴＱ２からなるＣＭＯＳインバータ回路の動作電圧を上
記のような昇圧電圧ＶＣＨとする。上記駆動回路を昇圧
電圧ＶＣＨとすることにより、駆動電圧ＶＯＨのハイレ
ベルは、昇圧電圧ＶＣＨのように電源電圧ＶＣＣ以上の
高い電圧にすることができる。上記昇圧電圧ＶＣＨは電
源電圧ＶＣＣに対して出力ＭＯＳＦＥＴＱ３の実効的し
きい値電圧Ｖth以上に高くされる。これにより、読み出
し動作時において、上記駆動電圧ＤＯＨがＶＣＨのよう
なハイレベルにされたとき、上記のようなレベル損失が
なく、ＭＯＳＦＥＴＱ３のソース側から電源電圧ＶＣＣ
に対応した出力電圧を送出させることができる。

【００１６】メモリアレイから読み出された読み出し信
号ＤＯは、図示しないメインアンプ等を通して電源電圧
ＶＣＣのようなハイレベルか、回路の接地電位のような
ロウレベルにされる。それ故、駆動回路を構成するＣＭ
ＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴＱ１
を、上記信号ＤＯのハイレベルによりオフ状態にさせる
ために、言い換えるならば、駆動回路のＣＭＯＳインバ
ータ回路を相補的に動作させるようにするために、駆動
回路の入力側には次のようなレベルシフト回路が設けら
れる。

【００１７】動作電圧が昇圧電圧ＶＣＨにされた２つの
ノアゲート回路Ｇ１とＧ２の一方の入力と出力とが互い
に交差接続されてラッチ形態にされる。これらのノアゲ
ート回路Ｇ１とＧ２は、図示しないが、直列形態にされ
た２つのＰチャンネル型ＭＯＳＦＥＴと並列形態にされ
た２つのＮチャンネル型ＭＯＳＦＥＴから構成される。
上記２つのＰチャンネル型ＭＯＳＦＥＴと２つのＮチャ
ンネル型ＭＯＳＦＥＴのうち、一方のＰチャンネル型Ｍ
ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとのゲートが
共通化されて一方の入力端子とされ、他方のＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのゲー
トが共通化されて他方の入力端子とされる。そして、Ｐ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔとの接続点が出力端子に接続される。

【００１８】上記ノアゲート回路Ｇ１の他方の入力に
は、ＣＭＯＳインバータ回路Ｎ１を通して出力すべき信
号ＤＯが入力される。上記ＣＭＯＳインバータ回路Ｎ１
は、ノアゲート回路Ｇ１，Ｇ２等とは異なり、電源電圧
ＶＣＣにより動作させられる。上記ノアゲート回路Ｇ２
の他方の入力には上記信号ＤＯが入力される。

【００１９】上記のようにノアゲート回路Ｇ１とＧ２の
他方の入力に供給される信号は、電源電圧ＶＣＣのよう
なハイレベルと回路の接地電位のようなロウレベルから
なる信号振幅とされる。上記信号ＤＯがロウレベルのと
き、インバータ回路Ｎ１の出力信号がハイレベルとな
り、ノアゲート回路Ｇ１の出力信号がロウレベルにされ
る。ノアゲート回路Ｇ２の両入力には、信号ＤＯのロウ
レベルと上記ノアゲート回路Ｇ１のロウレベルの出力信
号が供給されるので直列形態のＰチャンネル型ＭＯＳＦ
ＥＴが共にオン状態になり昇圧電圧ＶＣＨのようなハイ
レベルの出力信号を形成することとなる。

【００２０】上記インバータ回路Ｎ１の出力信号が電源
電圧ＶＣＣのようなハイレベルにされ、それがゲートに
供給されるノアゲート回路Ｇ１におけるＰチャンネル型
ＭＯＳＦＥＴのゲートとソース間には、ＶＣＨ−ＶＣＣ
のような電圧が印加されてオン状態にされているが、上
記昇圧電圧ＶＣＨに対応したハイレベルの出力信号を受
けるＰチャンネル型ＭＯＳＦＥＴがオフ状態になるの
で、ノアゲート回路Ｇ１における直列形態のＰチャンネ
ル型ＭＯＳＦＥＴの電流経路が遮断される。

【００２１】上記信号ＤＯがロウレベルからハイレベル
に変化すると、インバータ回路Ｎ１の出力信号がロウレ
ベルに変化する。信号ＤＯのハイレベルによりノアゲー
ト回路Ｇ２の出力信号がハイレベルからロウレベルに変
化させられる。そして、ノアゲート回路Ｇ１の両入力に
は、インバータ回路Ｎ１の出力信号のロウレベルと上記
ノアゲート回路Ｇ２の出力信号のロウレベルが供給され
るので直列形態のＰチャンネル型ＭＯＳＦＥＴが共にオ
ン状態になり昇圧電圧ＶＣＨのようなハイレベルの出力
信号を形成することとなる。

【００２２】上記信号ＤＯが電源電圧ＶＣＣのようなハ
イレベルにされ、それがゲートに供給されるノアゲート
回路Ｇ２におけるＰチャンネル型ＭＯＳＦＥＴのゲート
とソース間には、ＶＣＨ−ＶＣＣのような電圧が印加さ
れてオン状態にされているが、上記昇圧電圧ＶＣＨに対
応したハイレベルの出力信号を受けるＰチャンネル型Ｍ
ＯＳＦＥＴがオフ状態になるので、ノアゲート回路Ｇ２
における直列形態のＰチャンネル型ＭＯＳＦＥＴの電流
経路が遮断される。

【００２３】上記のようなラッチ回路により、信号ＤＯ
の回路の接地電位のようなロウレベルと電源電圧ＶＣＣ
のようなハイレベルに対してレベルシフト動作が行われ
て、ノアゲート回路Ｇ１の出力端子から昇圧電圧ＶＣＨ
に対応したハイレベルと、回路の接地電位のようなロウ
レベルが出力される。

【００２４】駆動回路を構成するＰチャンネル型ＭＯＳ
ＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴのゲートＱ２
には、上記のような昇圧電圧ＶＣＨに対応したハイレベ
ルと回路の接地電位に対応したロウレベルが供給される
ので、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル
型ＭＯＳＦＥＴＱ２とが相補的にスイッチング動作を行
って出力ＭＯＳＦＥＴＱ３のゲートに、回路の接地電位
のようなロウレベルと昇圧電圧ＶＣＨのようなハイレベ
ルの駆動信号ＤＯＨを供給することとなる。

【００２５】図１において、昇圧電圧発生回路ＶＣＨＧ
２は、クロックパルスClok、コマンドCommand 及び出力
イネーブル信号ＤＯＥが供給され、コマンドによりリー
ドモードが指示されたとき、及び出力イネーブル信ＤＯ
Ｅが形成されたときにクロックパルスにより昇圧動作が
制御される。それ故、この実施例のダイナミック型ＲＡ
Ｍは、いわゆるシンクロナス（Synchronous)ダイナミッ
ク型ＲＡＭとされる。このようなシイクロナスダイナミ
ック型ＲＡＭは、例えば（株）日立製作所から販売され
ている『ＨＭ５２１６８００／ＨＭ５４１６８００シリ
ーズ』がある。

【００２６】ワード線昇圧用の昇圧電圧発生回路ＶＣＨ
Ｇ１は、特に制限されないが、レベルセンサを持ち、昇
圧電圧が低下したとき内蔵の発振回路により形成された
パルスにより昇圧動作が行われる。また、ワード線選択
タイミング信号により昇圧動作が行われる。これによ
り、ワード線の選択動作に先立って昇圧動作を行うこと
により、ワード線の選択動作において流れる電流によっ
てワード線が低下してしまうのを未然に防止する。

【００２７】図２には、この発明に係る昇圧電圧発生回
路の基本的な動作を説明するためのタイミング図が示さ
れている。同図において、外部クロック（Clock)に同期
してコマンド（Command)が入力されて、リードモード(R
ead)と判定されると、外部クロックに同期して昇圧電圧
発生回路の入力信号が０Ｖから電源電圧ＶＣＣに変化す
る。これにより、昇圧電圧発生回路においてはデータ出
力動作に先立ってプレポンピング動作が行われる。

【００２８】図３には、昇圧電圧発生回路のポンピング
部の一実施例の回路図が示されている。同図の回路素子
に付された回路記号は、図面を見やすくするために他の
回路図のものと重複しているが、それぞれは別個の回路
機能を持つものであると理解されたい。

【００２９】この実施例では、比較的低い電源電圧ＶＣ
Ｃによっても十分な昇圧電圧が得られるように、ポンピ
ング動作を行わせるＭＯＳＦＥＴＱ１とＱ４は、そのゲ
ートに供給される制御パルスがキャパシタＣ２とＣ３に
より昇圧される。すなわち、入力パルスＩＮは、インバ
ータ回路Ｎ１を通してキャパシタＣ２の一方の電極に供
給される。このキャパシタＣ２の他方の電極には、ダイ
オード形態のＭＯＳＦＥＴＱ２を通して電源電圧ＶＣＣ
が供給される。上記キャパシタＣ２の他方の電極から得
られる昇圧電圧が上記チャージポンプ動作を行うＭＯＳ
ＦＥＴＱ１のゲートのスイッチング制御に用いられる。

【００３０】上記入力パルスＩＮは、インバータ回路Ｎ
２とインバータ回路Ｎ４を通してキャパシタＣ３の一方
の電極に供給される。このキャパシタＣ３の他方の電極
と電源電圧ＶＣＣとの間には、ダイオード形態にされた
ＭＯＳＦＥＴＱ３が設けられる。上記キャパシタＣ３の
他方の電極から得られる昇圧電圧が上記チャージポンプ
動作を行うＭＯＳＦＥＴＱ４のゲートのスイッチ制御に
用いられる。

【００３１】入力パルスＩＮは、インバータ回路Ｎ２と
インバータ回路３を通してチャージポンプ用のキャパシ
タＣ１の一方の電極に供給される。このキャパシタＣ１
の他方の電極は、一方において上記スイッチＭＯＳＦＥ
ＴＱ１を通して電源電圧ＶＣＣのチャージアップが行わ
れ、他方においてブースト作用によって昇圧された電圧
がスイッチＭＯＳＦＥＴＱ４を通して出力され、前記平
滑用コンデンサＣに蓄えられる。

【００３２】上記ポンピング部の動作は、次の通りであ
る。入力パルスＩＮがロウレベルのとき、インバータ回
路Ｎ１の出力信号がハイレベルにされている。これに対
して、インバータ回路Ｎ４の出力信号がロウレベルにさ
れているので、キャパシタＣ３にはダイオード形態のＭ
ＯＳＦＥＴＱ３を通してプリチャージ動作が行われてい
る。インバータ回路Ｎ３の出力信号もロウレベルにされ
ているが、ＭＯＳＦＥＴＱ４とＱ１が実質的にオフ状態
であるので、キャパシタＣ１にはチャージアップが行わ
れていない。厳密には、上記ダイオード形態のＭＯＳＦ
ＥＴＱ３によりノードｃがＶＣＣ−Ｖthにされているの
で、ＭＯＳＦＥＴＱ４を通してキャパシタＣ１のノード
ａにはＶＣＣ−２Ｖthまではチャージアップされる。し
かしながら、電源電圧ＶＣＣが約３．３Ｖのような低い
電圧であるときには、キャパシタＣ１のチャージアップ
電圧は１Ｖ以下の小さな電圧である。

【００３３】それ故、入力信号ＩＮがハイレベルに変化
しても、キャパシタＣ１によるブースト電圧は昇圧電圧
ＶＣＨまで達しない。それ故、インバータ回路Ｎ４のハ
イレベルにより、キャパシタＣ３のノードｃの電位が昇
圧されて、ＭＯＳＦＥＴＱ４がオン状態にされてもチャ
ージポンプ動作が行われない。

【００３４】しかし、インバータ回路Ｎ１の出力信号が
ロウレベルになり、キャパシタＣ２にダイオード形態の
ＭＯＳＦＥＴＱ２を通してチャージアップが行われてい
る。このようにキャパシタＣ２へのチャージアップによ
って、入力パルスＩＮがロウレベルに戻ったときに、キ
ャパシタＣ２のブースト作用によってＭＯＳＦＥＴＱ１
がオン状態となり、キャパシタＣ１を電源電圧ＶＣＣに
チャージアップすることができる。

【００３５】図１のタイミング図において、上記プレポ
ンピング動作は、上記のようなポンピング部のキャパシ
タＣ２及びキャパシタＣ１のチャージアップを目的とし
ている。このようなプレポングを行うようにすることに
よって、クロックに同期して実際に読み出されたデータ
Ｄ０〜Ｄ３を出力させるとき、それに同期して行われる
ポンピング動作においては出力回路の動作により低下し
た昇圧電圧ＶＣＨをその都度補充するので、言い換える
なば、平滑コンデンサに対してチャージアップ動作を行
うので昇圧電圧ＶＣＨを所望の高電圧に維持することが
できる。

【００３６】上記のように×８ビットの単位でのデータ
を読み出すときには、８個の出力回路が一斉に動作する
ので、比較的大きな駆動電流が流れて昇圧電圧ＶＣＨを
低下させる。このため、上記読み出し動作に同期してポ
ンピング動作を行うようにすることによって、１つの入
出力端子Ｉ／Ｏからシリアル出力されるデータＤ０〜Ｄ
３を同じレベルで、同じ出力電流により出力させること
ができる。

【００３７】図４には、この発明に係る昇圧電圧発生回
路の他の一実施例の概略ブロック図が示されている。こ
の実施例では、ポンピング回路がａないしｄの４個のポ
ンピング部から構成される。これらの４個のポンピング
部の出力は、共通に接続されて平滑コンデンサが設けら
れる。

【００３８】図５には、上記図４の昇圧電圧発生回路の
動作の一例を説明するためのタイミング図が示されてい
る。制御回路の入力信号は、分周回路を持ち入力パルス
を１／２に分周し、互いに位相が入力パルスの半周期だ
け異なるようにされた４相のパルスに変換される。言い
換えるならば、分周された入力パルスに対してはπ／２
だけ位相が順次に異なるようにされる。

【００３９】外部クロックにより取り込まれたコマンド
がリードモードであると、それに同期して１パルスがプ
レポンピング用に入力される。すなわち、制御回路の入
力信号がロウレベルからハイレベルに変化すると、ポン
ピング部ａの入力信号がハイレベルからロウレベルに変
化、ポンピング部ｂの入力信号がロウレベルからハイレ
ベルに変化する。上記入力信号がハイレベルからロウレ
ベルに変化すると、ポンピング部ｃの入力信号がハイレ
ベルからロウレベルに、ポンピング部ｄの入力信号がロ
ウレベルからハイレベルに変化する。

【００４０】上記外部クロックに同期して実際に読み出
しデータＤ０〜Ｄ３がシリアルに出力されるとき、入力
信号の立ち上がりに同期してポンピング部ａにより昇圧
電圧が出力される。そして、入力信号の立ち下がりに同
期してポンピング部ｃにより昇圧電圧が出力される。上
記のようにポンピング時間が２倍にされるとともに、そ
の位相差がπ／２ずつずれて行われるために、１つのデ
ータＤ０に対するポンピング動作は、ポンピング部ａと
ｃにより２回実施される。同様に、データＤ１に対して
は、ポンピング部ｂとｄにより２回実施される。そし
て、データＤ２の出力に対応して再びポンピング部ａと
ｃにより２回実施され、データＤ３の出力に対応して再
びポンピング部ｂとｄにより２回実施される。

【００４１】このようなきめ細かなポンピング動作によ
って、昇圧電圧ＶＣＨの落ち込みをいっそう小さくして
より安定した昇圧電圧を得ることができる。これによ
り、出力レベル及び出力電流の安定化を図ることでき
る。

【００４２】図６には、上記図４の実施例における制御
回路の具体的一実施例の回路図が示されている。制御回
路のクロック取り込み部には、には、上記のようなリー
ドコマンド(Read Command)と、クロック(Clock) 及び出
力イネーブル信号ＤＯＥと、テストモードのときに昇圧
動作を停止させるテスト信号TEST(Stop)とが供給され
る。

【００４３】クロック取り込み部では、リードコマンド
(Read Command)信号（パルス）がノアゲート回路とナン
ドゲート回路を通して取り込まれる。これにより、前記
プレポンピングが実施される。

【００４４】その後は、決められたモード（レイテシ
ン）に従い、データ出力イネブーブル信号ＤＯＥにより
データ出力時にクロック信号を取り込み、データ出力に
費やされた昇圧電位を補うように、データ出力に同期し
てポンピング回路ａ〜ｄを順次動作させる。

【００４５】クロックシスト部は、ダイナミック型ＲＡ
Ｍの電源投入時に発生されるセットパルスＳＥＴによ
り、クロックシフト部（分周回路）内のノードが初期値
にセットされる。クロックシフト部は、入力用のクロッ
クドインバータ回路と、その出力信号を受けるＣＭＯＳ
インバータ回路と、このＣＭＯＳインバータ回路の出力
信号を入力に帰還させる帰還用のクロックドインバータ
回路からなる２つのフリップフロップ回路をリング状に
接続されてなる２進計数回路（分周回路）が用いられ
る。

【００４６】上記入力側のフリップフロップ回路の出力
ノードと出力側のフリップフロップ回路の入力ノードと
が上記セットパルスＳＥＴによりオン状態にされるＭＯ
ＳＦＥＴによってロウレベルにされる。以後、上記クロ
ック取り込み部を通して入力されるパルス信号が、２つ
のインバータ回路により互いに逆相の信号とされて上記
フリップフロップ回路を構成するクロックドインバータ
回路を選択的に動作させて分周動作を行い、図５のよう
な４つの入力パルスａ〜ｄが形成される。

【００４７】図７には、この発明に係る昇圧電圧発生回
路の他の一実施例の回路図が示されている。この実施例
では、Ｄout 論理判定回路が設けられて、その出力信号
によりナンドゲート回路Ｇ１〜Ｇ４が制御され、クロッ
クシフト部により形成された４つのパルスの出力が制御
される。

【００４８】Ｄout 論理判定回路は、出力されるデータ
Ｄ０〜Ｄ４のハイレベル／ロウレベルを判定し、出力さ
れるデータＤ０がロウレベルなら昇圧電圧ＶＣＨのデー
タ出力時に費やされることがないから、上記ゲート回路
Ｇ１〜Ｇ４を閉じてチャージポンプ動作を行わないよう
にするものである。他のデータＤ１〜Ｄ３においても、
それがロウレベルの出力を行うときにはゲート回路Ｇ１
〜Ｇ４が閉じてチャージポンプ動作を行わせないように
する。これにより、チャージポンプ回路での低消費電力
化を図ることができる。

【００４９】図８には、この発明に係る昇圧電圧発生回
路の更に他の一実施例の回路図が示されている。この実
施例では、図１の２つの昇圧電圧発生回路ＶＣＨＧ１と
ＶＣＨＧ２とが１つの共通の回路により構成される。

【００５０】このため、クロック取り込み部では、前記
プレポンピングのための入力パルス（Read Command) を
入力するノアゲート回路に、ＶＣＨレベルセンサの出力
によりナンドゲート回路を開いて、比較的長い周期の内
部発振クロック又は外部クロックとワード線選択タイミ
ング信号を取り込むようにする。

【００５１】これにより、データ出力動作が行われてと
きには、これらの信号により必要に応じてポンピング動
作が行われて昇圧電圧ＶＣＨを一定電圧に維持する。上
記ワード線昇圧用の信号と、プレホンピングのための入
力パルス（Read Command) とが競合したときには、上記
ナンドゲート回路を閉じて、プレポンピング用の入力を
優先させて取り込むようにするものである。このような
回路の共用化によって、制御回路やポンピング回路の簡
素化を図ることができる。

【００５２】図９には、この発明が適用されたダイナミ
ック型ＲＡＭの一実施例の構成図が示されている。同図
の各回路は、公知の半導体集積回路の製造技術よって、
単結晶シリコンのような１個の半導体基板上において形
成される。同図における各回路ブロックは、実際の半導
体チップにおける幾何学的な配置に合わせて描かれてい
る。本願において、ＭＯＳＦＥＴは絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ）の意味で用いている。

【００５３】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００５４】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、約４Ｍビットの記憶容
量を持つようにされる。これに応じて４つのメモリアレ
イ全体では、約１６Ｍビットの大記憶容量を持つものと
される。

【００５５】１つのメモリマット１は、縦方向にワード
線が延長するよう配置され、横方向に一対からなる平行
に配置される相補ビット線（データ線又はディジット
線）が延長するよう配置される４つのメモリマットから
構成される。１つのメモリマットは、約１Ｍビットの記
憶容量を持つようにされる。メモリアレイに配置される
４つのメモリマットは、縦方向に４段並べられて中心線
で上下対称にされる。上記４つのメモリマットは、２つ
が１組とされてそれによって挟まれた黒い太い線で示さ
れて部分にワードドライバ部が共通に設けられる。

【００５６】上記十文字エリアのうち、中央左側にはロ
ウデコーダとコントーラが設けられる。これに対して中
央部右側にはカラムデコーダとワードブートス用の昇圧
電圧発生回路ＶＣＨＧ１が配置される。

【００５７】上記十文字エリアのうち、中央上部には入
出力バッファと入出力ピンＩ／Ｏが配置される。上記入
出力バッファの下側にデータ出力バッファのブースト用
の昇圧電圧発生回路ＶＣＨＧ２が設けられる。

【００５８】上記十文字エリアの中央部下側には、入力
バッファとそれに対応したアドレスヒン及びクロックピ
ンが配置される。特に制限されないが、他の制御信号Ｒ
ＡＳＢ、ＣＡＳＢ、ＷＥＢ及びＣＳＢは上記コントロー
ラに近接した十文字エリアの中央部に配置される。

【００５９】図１１には、本発明のＳ（シンクロナス）
ＤＲＡＭを適用したコンピュータシステムの要部概略図
が示されている。バスと中央処理装置ＣＰＵ、周辺装置
制御部、主記憶メモリとしての本発明のＤＲＡＭ及びそ
の制御部、バックアップメモリとしてのＳＲＡＭ及びバ
ックアップパリティとその制御部、プログラムが格納さ
れたＲＯＭ，表示系等によって本コンピュータシステム
は構成される。

【００６０】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。表示系はビデオＲ
ＡＭ（以下ＶＲＡＭと記す）等によって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示を行なう。また、コンピュー
タシステム内部回路に電源を供給するための電源供給部
が設けられている。上記中央処理装置ＣＰＵは各メモリ
を制御するための信号を形成することによって上記各メ
モリの動作タイミング制御を行なう。ここで、上記に本
発明を主記憶メモリとしてのＳＤＲＡＭに適応した例に
ついて記載したが、上記表示系のＶＲＡＭがマルチポー
トＶＲＡＭであった場合、上記ＶＲＡＭのシリアルアク
セス部に適用することも可能である。

【００６１】上記の実施例のように、本発明に係るＳＤ
ＲＡＭをコンピュータシステム等の情報処理システムに
搭載したときには、その高集積化、大容量化又は高速あ
るいは低消費電力化等により小型化、高性能化が期待で
きるものである。また、前記のような主記憶メモリとし
て用いるものの他、ＳＤＲＡＭの大記憶容量を生かして
ハードディスクメモリ等に置き換えられるファイルメモ
リとして用いるものであってもよい。

【００６２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）プッシュプル形態のＮチャンネル型出力ＭＯＳ
ＦＥＴを用いた出力回路を通して連続的に読み出しデー
タを出力させる機能を備え、入力パルス信号に同期して
スイッチ制御されて上記ポンピング動作を行う一対のス
イッチＭＯＳＦＥＴのうち、少なくとも一方のＭＯＳＦ
ＥＴのゲートに供給される制御信号がブートストラップ
作用によって昇圧されるよう構成されたポンピング回路
を用い、読み出し動作に先立って行われるプレポンピン
グ動作を行うようにすることによりポンピング回路のブ
ースト電圧が正規に形成されるから、実際の読み出し動
作に同期して行われるポンピング動作により必要な昇圧
電圧を得ることができるという効果が得られる。

【００６３】（２）外部から入力されたクロックパル
スに同期して、動作モードが指示されるコマンドを取り
込み、メモリアレイから複数ビットの単位で読み出され
た読み出し信号をシリアルに出力させる機能を持つもの
に適用することよって、シリアル出力データを高速に安
定して出力させることができるという効果が得られる。

【００６４】（３）上記ポンピング回路として、出力
端子が並列に接続された複数個からなる回路を用い、入
力パルスを分周して形成され互いに位相が異なるように
され複数からなるパルス信号により１つのデータ出力に
対して２回のポンピング動作を行わせることにより、昇
圧電圧の安定化を図ることができるという効果が得られ
る。

【００６５】（４）上記ポンピング回路の出力端子に
接続される平滑用キャパシタは、ワード線の選択電圧を
形成する昇圧電圧発生回路の出力端子と共用することに
よりチップ面積を減らすことができるという効果が得ら
れる。

【００６６】（５）出力すべきデータの論理レベルを
判定して、ロウレベルの出力信号が出力されるときには
クロックパルスがポンピング回路に供給されるのを停止
させることにより、低消費電力化を図ることができると
いう効果が得られる。

【００６７】（６）動作電源電圧が約３Ｖ程度のよう
な比較的低い電源電圧を用いるものに適用することによ
り、安定した昇圧電圧を効率よく形成することができ、
出力レベルと出力電流を得ることができるという効果が
得られる。

【００６８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
０において、レベルシフト回路は、上記のような２つの
ノアゲート回路をラッチ形態にしたものの他、ＶＣＣレ
ベルをＶＣＨレベルに変換するものであれば何であって
もよい。駆動回路は、ＣＭＯＳインバータ回路の他に、
出力イネーブル信号により制御されて出力ＭＯＳＦＥＴ
Ｑ３をオフ状態にさせるようなゲート機能を持つように
してもよい。

【００６９】ダイナミック型ＲＡＭは、１ワード線分の
データをシリアルに出力させる機能を持つものであって
もよい。この場合においても、クロック信号に同期して
データが出力される毎にポンピング動作が行われて昇圧
電圧の低下を防ぐことができる。この発明は、昇圧電圧
発生回路により形成された駆動信号により出力信号を形
成する出力回路を備えた半導体記憶装置にに広く利用で
きる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、プッシュプル形態のＮチャ
ンネル型出力ＭＯＳＦＥＴを用いた出力回路を通して連
続的に読み出しデータを出力させる機能を備え、入力パ
ルス信号に同期してスイッチ制御されて上記ポンピング
動作を行う一対のスイッチＭＯＳＦＥＴのうち、少なく
とも一方のＭＯＳＦＥＴのゲートに供給される制御信号
がブートストラップ作用によって昇圧されるよう構成さ
れたポンピング回路を用い、読み出し動作に先立って行
われるプレポンピング動作を行うようにすることにより
ポンピング回路のブースト電圧が正規に形成されるか
ら、実際の読み出し動作に同期して行われるポンピング
動作により必要な昇圧電圧を得ることができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す要部構成図である。

【図２】この発明に係る昇圧電圧発生回路の基本的な動
作を説明するためのタイミング図である。

【図３】この発明に係る昇圧電圧発生回路におけるポン
ピング部の一実施例を示す回路図である。

【図４】この発明に係る昇圧電圧発生回路の他の一実施
例を示す概略ブロック図である。

【図５】図４の昇圧電圧発生回路の動作の一例を説明す
るためのタイミング図である。

【図６】図４の実施例における制御回路の具体的一実施
例を示す回路図である。

【図７】この発明に係る昇圧電圧発生回路の他の一実施
例を示す回路図である。

【図８】この発明に係る昇圧電圧発生回路の更に他の一
実施例を示す回路図である。

【図９】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す構成図である。

【図１０】図１のデータ出力回路の一実施例を示す要部
回路図である。

【図１１】本発明のＳＤＲＡＭを適用したコンピュータ
システムの要部概略図である。

【符号の説明】

ＶＣＨＧ１…昇圧電圧発生回路（ワード線昇圧回路）、
ＶＣＨＧ２…昇圧電圧発生回路（データ出力バッファ
用）、Ｃ…平滑コンデンサ、Ｃ１〜Ｃ３…キャパシタ、
Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｇ１〜Ｇ４…ゲート回路、
Ｎ１〜Ｎ４…インバータ回路、ＣＰＵ…中央処理装置、
ＳＤＲＡＭ…シンクロナス・ダイナミック型・ランダム
・アクセス・メモリ、ＳＲＡＭ…スタティック型ＲＡ
Ｍ、ＲＯＭ…リード・オンリー・メモリ、ＫＢ…キーボ
ード。

Claims

【特許請求の範囲】

【請求項１】昇圧電圧により動作させられる駆動回路
と、この駆動回路により形成された駆動信号により電源
電圧側の出力信号を形成する第１のＮチャンネル型出力
ＭＯＳＦＥＴと、上記第１のＭＯＳＦＥＴと直列形態に
接続され、出力すべきデータに応じて上記第１の出力Ｍ
ＯＳＦＥＴと相補的にスイッチング制御されて回路の接
地電位側の出力信号を形成する第２のＮチャンネル型出
力ＭＯＳＦＥＴからなる出力回路と、上記出力回路を通
して連続的に読み出しデータを出力させる機能と、読み
出し動作モード信号とクロックパルスとを受ける制御回
路及びこの制御回路により読み出し動作に先立って行わ
れるプレポンピング動作と実際の読み出し動作に同期し
て行われるポンピング動作の制御が行われ、上記クロッ
クパルスに同期してスイッチ制御されてポンピング動作
を行う一対のスイッチＭＯＳＦＥＴのゲートに供給され
る制御信号がブートストラップ作用によって昇圧される
ポンピング回路からなる昇圧電圧発生回路とを備えてな
ることを特徴とする半導体記憶装置。
【請求項２】上記半導体記憶装置は、外部から入力さ
れたクロックパルスに同期して、動作モードが指示され
るコマンドを取り込み、メモリアレイから複数ビットの
単位で読み出された読み出し信号をシリアルに出力させ
る機能を持つものであり、上記取り込まれたコマンドの
解読により形成された読み出しモード信号と上記クロッ
クパルスとにより上記プレポンピング動作が行われ、実
際の読み出し動作時のクロックパルスにより上記ポンピ
ング動作が行われものであることを特徴とする請求項１
の半導体記憶装置。
【請求項３】上記ポンピング回路は、出力端子が並列
に接続された複数個からなる回路から構成され、上記ク
ロックパルスを分周して形成され互いに位相が異なるよ
うにされ複数からなるパルス信号によりポンピング動作
が行われるものであることを特徴とする請求項１又は請
求項２の半導体記憶装置。
【請求項４】上記ポンピング回路の出力端子に接続さ
れる平滑用キャパシタは、ワード線の選択電圧を形成す
る昇圧電圧発生回路の出力端子と共用化されるものであ
ることを特徴とする請求項１、請求項２又は請求項３の
半導体記憶装置。
【請求項５】上記制御回路は、出力すべきデータの論
理レベルを判定して、ロウレベルの出力信号が出力され
るときにはクロックパルスがポンピング回路に供給され
るのを停止させるゲート回路を備えてなることを特徴と
する請求項１、請求項２、請求項３又は請求項４の半導
体記憶装置。
【請求項６】上記半導体記憶装置は、動作電源電圧が
約３Ｖ程度の比較的低い電源電圧を用いるものであるこ
とを特徴とする請求項１、請求項２、請求項３、請求項
４又は請求項５の半導体記憶装置。