JP2679617B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部より供給された電圧以上の電圧を定常的に得
る、いわゆるチャージポンプ回路に関する。
特に外部より供給された電圧以上の電圧を定常的に得
る、いわゆるチャージポンプ回路に関する。
【０００２】
【従来の技術】従来のチャージポンプ回路は、例えば、
図５に示すような回路構成であった。第一のＮチャンネ
ルＭＯＳトランジスタ（以下ＮＭＯＳと略称する）２６
のドレインをＶＣＣ１に、ゲート及びソースを内部被昇
圧端子７に、第二のＮＭＯＳ２７のドレインを内部被昇
圧端子７に、ゲート及びソースを出力端子２に接続して
いる。さらに内部被昇圧端子７は、容量素子８を介して
ＣＭＯＳインバーター９に接続されている。以下にこの
チャージポンプの動作を説明する。ＣＭＯＳインバータ
ーの入力端子にはクロック信号が入力されるが、クロッ
クの立ち上がり信号で容量素子８が駆動され、内部被昇
圧端子７が容量カップリングによって上昇する。この
時、出力端子２の電位が内部被昇圧端子７の電位よりも
低い場合には、内部被昇圧端子７から第二のＮＭＯＳ２
７を通して流れる電流によって出力端子２の負荷が充電
される。次に、クロックの立ち下がり波形による容量カ
ップリングによって内部被昇圧端子７の電位が立ち下が
ると、出力負荷の充電によって失われた電荷が第一のＮ
ＭＯＳ２６によってＶＣＣ１から補充される。内部被昇
圧端子７廻りの寄生容量が容量素子８の容量に比べて十
分小さく、負荷を充電する電流量も少ない場合には、内
部被昇圧端子７の電位は電源電圧の２倍から第一のＮＭ
ＯＳ２６のＶT 分差し引いた電位まで上昇する。従って
上記理想的条件においては、出力端子の電位を電源電圧
の２倍の電位から、第一のＮＭＯＳ２６のしきい値電位
ＶT 、及び第二のＮＭＯＳ２７のしきい値電圧ＶT を差
し引いた電位まで昇圧できる事になる。なお、第一、第
二のＮＭＯＳ２６、２７はいわゆるダイオード接続とな
っているので、内部被昇圧端子７への出力端子２からの
電流の流入は起こらない。実際には、第一、第二のＮＭ
ＯＳのオン抵抗を十分小さくするためにゲート幅を大き
くとるため、ＭＯＳトランジスタの拡散容量、ゲート容
量が大きくなる。従って、十分な昇圧効果を得るために
は、容量素子８の容量値を大きくとらなければならず、
さらに、その容量素子を駆動するＣＭＯＳインバーター
も大きくとらなければならない。従って、容量素子８の
容量値と内部被昇圧端子７廻りの寄生容量の容量比が悪
化し、実用的に実現できるＣＭＯＳチャージポンプの昇
圧電圧は制限される。
図５に示すような回路構成であった。第一のＮチャンネ
ルＭＯＳトランジスタ（以下ＮＭＯＳと略称する）２６
のドレインをＶＣＣ１に、ゲート及びソースを内部被昇
圧端子７に、第二のＮＭＯＳ２７のドレインを内部被昇
圧端子７に、ゲート及びソースを出力端子２に接続して
いる。さらに内部被昇圧端子７は、容量素子８を介して
ＣＭＯＳインバーター９に接続されている。以下にこの
チャージポンプの動作を説明する。ＣＭＯＳインバータ
ーの入力端子にはクロック信号が入力されるが、クロッ
クの立ち上がり信号で容量素子８が駆動され、内部被昇
圧端子７が容量カップリングによって上昇する。この
時、出力端子２の電位が内部被昇圧端子７の電位よりも
低い場合には、内部被昇圧端子７から第二のＮＭＯＳ２
７を通して流れる電流によって出力端子２の負荷が充電
される。次に、クロックの立ち下がり波形による容量カ
ップリングによって内部被昇圧端子７の電位が立ち下が
ると、出力負荷の充電によって失われた電荷が第一のＮ
ＭＯＳ２６によってＶＣＣ１から補充される。内部被昇
圧端子７廻りの寄生容量が容量素子８の容量に比べて十
分小さく、負荷を充電する電流量も少ない場合には、内
部被昇圧端子７の電位は電源電圧の２倍から第一のＮＭ
ＯＳ２６のＶT 分差し引いた電位まで上昇する。従って
上記理想的条件においては、出力端子の電位を電源電圧
の２倍の電位から、第一のＮＭＯＳ２６のしきい値電位
ＶT 、及び第二のＮＭＯＳ２７のしきい値電圧ＶT を差
し引いた電位まで昇圧できる事になる。なお、第一、第
二のＮＭＯＳ２６、２７はいわゆるダイオード接続とな
っているので、内部被昇圧端子７への出力端子２からの
電流の流入は起こらない。実際には、第一、第二のＮＭ
ＯＳのオン抵抗を十分小さくするためにゲート幅を大き
くとるため、ＭＯＳトランジスタの拡散容量、ゲート容
量が大きくなる。従って、十分な昇圧効果を得るために
は、容量素子８の容量値を大きくとらなければならず、
さらに、その容量素子を駆動するＣＭＯＳインバーター
も大きくとらなければならない。従って、容量素子８の
容量値と内部被昇圧端子７廻りの寄生容量の容量比が悪
化し、実用的に実現できるＣＭＯＳチャージポンプの昇
圧電圧は制限される。
【０００３】
【発明が解決しようとする課題】この従来のチャージポ
ンプ回路は、負荷に接続された負荷が重い場合、すなわ
ち、大きな電流駆動能力を要求される場合には、内部被
昇圧端子から負荷を駆動するＭＯＳトランジスタ、およ
びＶＣＣ電源から内部被昇圧端子に電荷を補給するＭＯ
Ｓトランジスタのオン抵抗を下げるため、大きなゲート
幅を使用しなければならない。しかしながら、内部被昇
圧端子の上昇電圧は、容量素子と、内部被昇圧端子の寄
生容量の比で決定されるため、大きなゲート幅を持つＭ
ＯＳトランジスタを使用すると、その拡散領域等が大き
くなることにより増加した寄生容量のため、十分な昇圧
が行われなくなる。これを解決するためには容量素子を
大きくとって、前記容量素子と、内部被昇圧端子の寄生
容量の比を小さくしなければならず、チャージポンプの
占有面積が非常に大きくなってしまうという欠点があっ
た。
ンプ回路は、負荷に接続された負荷が重い場合、すなわ
ち、大きな電流駆動能力を要求される場合には、内部被
昇圧端子から負荷を駆動するＭＯＳトランジスタ、およ
びＶＣＣ電源から内部被昇圧端子に電荷を補給するＭＯ
Ｓトランジスタのオン抵抗を下げるため、大きなゲート
幅を使用しなければならない。しかしながら、内部被昇
圧端子の上昇電圧は、容量素子と、内部被昇圧端子の寄
生容量の比で決定されるため、大きなゲート幅を持つＭ
ＯＳトランジスタを使用すると、その拡散領域等が大き
くなることにより増加した寄生容量のため、十分な昇圧
が行われなくなる。これを解決するためには容量素子を
大きくとって、前記容量素子と、内部被昇圧端子の寄生
容量の比を小さくしなければならず、チャージポンプの
占有面積が非常に大きくなってしまうという欠点があっ
た。
【０００４】
【課題を解決するための手段】本発明のチャージポンプ
回路は、内部被昇圧端子から負荷を駆動するトランジス
タ、およびＶＣＣ電源から内部被昇圧端子に電荷を補給
するトランジスタにバイポーラトランジスタを使用す
る。
回路は、内部被昇圧端子から負荷を駆動するトランジス
タ、およびＶＣＣ電源から内部被昇圧端子に電荷を補給
するトランジスタにバイポーラトランジスタを使用す
る。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のチャージポンプの実施例の第一の回
路部分を示す回路図である。第一のＮＰＮバイポーラト
ランジスタ（以下ＮＰＮバイポーラと略称する）３のコ
レクタをＶＣＣ１に、エミッタを内部被昇圧端子７に、
ベースを第一の抵抗素子５を介してＶＣＣ１に接続す
る。第２のＮＰＮバイポーラ４のコレクタを内部被昇圧
端子７に、エミッタを出力端子２に、ベースを、第二の
抵抗素子６を介して内部被昇圧端子７に接続している。
また、チャージアップ用の容量素子８をＣＭＯＳインバ
ーター９の出力に接続している。このインバーター９は
ＶＣＣ１とＧＮＤ１０によって電源電圧の供給が行われ
る。インバーター９に供給されるクロック信号が立ち下
がり、インバーター９の出力端子が立ち上がると、容量
カップリングにより、内部被昇圧端子７の電位が上昇す
る。この時の内部被昇圧端子７の昇圧振幅Ｖpumpは、電
源電圧をＶＣＣ、内部被昇圧端子７に付加されるトラン
ジスタ、抵抗、配線等の寄生容量をＣpara、容量素子８
の容量値をＣpumpとすれば、 Ｖpump＝｛Ｃpump／（Ｃpara＋Ｃpump）｝・ＶＣＣ と表される。従って、ＣparaがＣpumpに比べて小さい事
が効率の良いチャージポンプを設計する基本的条件であ
る。この回路の例ではＣpumpを５ｐＦとした。このとき
内部被昇圧端子７に付加される寄生容量は、配線容量を
除くと、ＮＰＮバイポーラ７のエミッタ寄生容量、ＮＰ
Ｎバイポーラ３のコレクタ容量、抵抗素子６の寄生容量
であり、エミッタサイズ０．８×６．４μm2のＮＰＮバ
イポーラのコレクタ容量、エミッタ容量はそれぞれ２０
ｆＦ、４０ｆＦ程度と十分小さい。
る。図１は本発明のチャージポンプの実施例の第一の回
路部分を示す回路図である。第一のＮＰＮバイポーラト
ランジスタ（以下ＮＰＮバイポーラと略称する）３のコ
レクタをＶＣＣ１に、エミッタを内部被昇圧端子７に、
ベースを第一の抵抗素子５を介してＶＣＣ１に接続す
る。第２のＮＰＮバイポーラ４のコレクタを内部被昇圧
端子７に、エミッタを出力端子２に、ベースを、第二の
抵抗素子６を介して内部被昇圧端子７に接続している。
また、チャージアップ用の容量素子８をＣＭＯＳインバ
ーター９の出力に接続している。このインバーター９は
ＶＣＣ１とＧＮＤ１０によって電源電圧の供給が行われ
る。インバーター９に供給されるクロック信号が立ち下
がり、インバーター９の出力端子が立ち上がると、容量
カップリングにより、内部被昇圧端子７の電位が上昇す
る。この時の内部被昇圧端子７の昇圧振幅Ｖpumpは、電
源電圧をＶＣＣ、内部被昇圧端子７に付加されるトラン
ジスタ、抵抗、配線等の寄生容量をＣpara、容量素子８
の容量値をＣpumpとすれば、 Ｖpump＝｛Ｃpump／（Ｃpara＋Ｃpump）｝・ＶＣＣ と表される。従って、ＣparaがＣpumpに比べて小さい事
が効率の良いチャージポンプを設計する基本的条件であ
る。この回路の例ではＣpumpを５ｐＦとした。このとき
内部被昇圧端子７に付加される寄生容量は、配線容量を
除くと、ＮＰＮバイポーラ７のエミッタ寄生容量、ＮＰ
Ｎバイポーラ３のコレクタ容量、抵抗素子６の寄生容量
であり、エミッタサイズ０．８×６．４μm2のＮＰＮバ
イポーラのコレクタ容量、エミッタ容量はそれぞれ２０
ｆＦ、４０ｆＦ程度と十分小さい。
【０００６】さて、内部被昇圧端子７の電位が出力端子
２の電位より高く昇圧されると、第二のＮＰＮバイポー
ラ４がオンして出力端子２の充電が行われる。この時、
第一のＮＰＮバイポーラ３のベース・エミッタ間が逆バ
イアスされるので、内部被昇圧端子７からＶＣＣ１に電
流が逆流する事はない。従って内部被昇圧端子７の電位
が下降する。この下降電位は、出力端子２に供給された
電荷量と容量素子８の容量値でほぼ決定される。
２の電位より高く昇圧されると、第二のＮＰＮバイポー
ラ４がオンして出力端子２の充電が行われる。この時、
第一のＮＰＮバイポーラ３のベース・エミッタ間が逆バ
イアスされるので、内部被昇圧端子７からＶＣＣ１に電
流が逆流する事はない。従って内部被昇圧端子７の電位
が下降する。この下降電位は、出力端子２に供給された
電荷量と容量素子８の容量値でほぼ決定される。
【０００７】次にクロック信号が立ち上がり、内部被昇
圧端子７の電位が下降すると、第一のＮＰＮバイポーラ
３がオンし、ＶＣＣ１より、内部被昇圧端子７に電荷が
補充され、内部被昇圧端子７の電位はＶＣＣ１からＮＰ
Ｎバイポーラのベース・エミッタ間順方向電圧（以下Ｖ
F と記す）だけ低下した電位に固定される。この時、第
二のＮＰＮバイポーラ４のベース・エミッタ間が逆バイ
アスされるので出力端子２から内部被昇圧端子７に電流
が逆流する事はない。再びクロック信号が立ち下がると
内部被昇圧端子７の電位は、ＶＣＣ以上に昇圧される。
このような動作を繰り返して、出力端子の電位ＶOUT を ＶOUT ＝ＶＣＣ−ＶF ＋ＶPUMP−ＶF ＝ＶＣＣ−２ＶF ＋｛Ｃpump／（Ｃpara＋Ｃpump）｝・
ＶＣＣ の電圧まで昇圧できる事になる。ＣparaがＣpumpに比べ
無視できる時は、 ＶOUT ＝２（ＶＣＣ−ＶF ） となり、チャージポンプとしての昇圧効果を期待できる
最低電源電圧ＶＣＣminは、 ＶＣＣmin ＝２ＶF となる。
圧端子７の電位が下降すると、第一のＮＰＮバイポーラ
３がオンし、ＶＣＣ１より、内部被昇圧端子７に電荷が
補充され、内部被昇圧端子７の電位はＶＣＣ１からＮＰ
Ｎバイポーラのベース・エミッタ間順方向電圧（以下Ｖ
F と記す）だけ低下した電位に固定される。この時、第
二のＮＰＮバイポーラ４のベース・エミッタ間が逆バイ
アスされるので出力端子２から内部被昇圧端子７に電流
が逆流する事はない。再びクロック信号が立ち下がると
内部被昇圧端子７の電位は、ＶＣＣ以上に昇圧される。
このような動作を繰り返して、出力端子の電位ＶOUT を ＶOUT ＝ＶＣＣ−ＶF ＋ＶPUMP−ＶF ＝ＶＣＣ−２ＶF ＋｛Ｃpump／（Ｃpara＋Ｃpump）｝・
ＶＣＣ の電圧まで昇圧できる事になる。ＣparaがＣpumpに比べ
無視できる時は、 ＶOUT ＝２（ＶＣＣ−ＶF ） となり、チャージポンプとしての昇圧効果を期待できる
最低電源電圧ＶＣＣminは、 ＶＣＣmin ＝２ＶF となる。
【０００８】負荷が抵抗性負荷であり、チャージポンプ
によって絶えず電流を供給しなければならない時は、第
一、第二のＮＰＮバイポーラ３、４で電荷を補給しなけ
ればならない。本回路においては、第二のＮＰＮバイポ
ーラ４によって、内部被昇圧端子７に蓄積された電荷を
負荷に放電した後、クロック信号が立ち下がり、内部被
昇圧端子７の電位が、１サイクル前の状態よりも１００
ｍＶ程度下がっただけで、第一のＮＰＮバイポーラ３が
オンし、数ｍＶ〜１０ｍＡ程度のコレクタ電流で内部被
昇圧端子７の電位を回復させる。本発明では、このよう
な効率の良い電荷補給が可能である。
によって絶えず電流を供給しなければならない時は、第
一、第二のＮＰＮバイポーラ３、４で電荷を補給しなけ
ればならない。本回路においては、第二のＮＰＮバイポ
ーラ４によって、内部被昇圧端子７に蓄積された電荷を
負荷に放電した後、クロック信号が立ち下がり、内部被
昇圧端子７の電位が、１サイクル前の状態よりも１００
ｍＶ程度下がっただけで、第一のＮＰＮバイポーラ３が
オンし、数ｍＶ〜１０ｍＡ程度のコレクタ電流で内部被
昇圧端子７の電位を回復させる。本発明では、このよう
な効率の良い電荷補給が可能である。
【０００９】図２に本発明の実施例の第二の回路部分を
示す回路図を示す。この例では、第一の回路部分から第
二のＮＰＮバイポーラを省き、内部被昇圧端子７と出力
端子２の間には第二の抵抗素子１３のみを接続すること
が相違点である。
示す回路図を示す。この例では、第一の回路部分から第
二のＮＰＮバイポーラを省き、内部被昇圧端子７と出力
端子２の間には第二の抵抗素子１３のみを接続すること
が相違点である。
【００１０】ＮＰＮバイポーラ１１のコレクタがＶＣＣ
１に、ベースが抵抗素子１２を介してＶＣＣ１に接続さ
れ、容量素子８がＣＭＯＳインバーター９と内部被昇圧
端子７の間に接続されている。この例では、内部被昇圧
端子７から、出力端子２への電荷補給に対するインピー
ダンスが高いため電流駆動能力は小さいが、出力端子２
と、内部被昇圧端子７の間にＰＮ接合がないため、要求
される電流駆動能力が小さい場合には第一の回路部分よ
りも出力端子の電圧をＶF 分高く昇圧する事ができる
という利点を有する。すなわち、この第二の回路部分が
効果を有する最低電源電圧はＶF に等しい電圧という
事になる。
１に、ベースが抵抗素子１２を介してＶＣＣ１に接続さ
れ、容量素子８がＣＭＯＳインバーター９と内部被昇圧
端子７の間に接続されている。この例では、内部被昇圧
端子７から、出力端子２への電荷補給に対するインピー
ダンスが高いため電流駆動能力は小さいが、出力端子２
と、内部被昇圧端子７の間にＰＮ接合がないため、要求
される電流駆動能力が小さい場合には第一の回路部分よ
りも出力端子の電圧をＶF 分高く昇圧する事ができる
という利点を有する。すなわち、この第二の回路部分が
効果を有する最低電源電圧はＶF に等しい電圧という
事になる。
【００１１】図３に本発明の実施例を示す回路図を示
す。本実施例では第一の回路部分と第二の回路部分を組
み合わせ、昇圧効果を有する電源電圧が十分低く、しか
も電流駆動能力を確保している。第一のＮＰＮバイポー
ラ１４のコレクタをＶＣＣ１に、ベースを第一の抵抗素
子１７を介してＶＣＣ１に、エミッタを第一の内部被昇
圧端子２４に接続している。第二のＮＰＮバイポーラ１
５を、コレクタをＶＣＣ１に、ベースを抵抗１８を介し
て内部被昇圧端子２４に、エミッタを内部被昇圧端子２
５に接続している。さらに、第三のＮＰＮバイポーラ１
６を、コレクタを内部被昇圧端子２５に、ベースを抵抗
１９を介して第二の内部被昇圧端子２５に、エミッタを
出力端子２に接続している。また、内部被昇圧端子２４
を容量素子２０を介してＣＭＯＳインバーター２２に接
続、第２の内部被昇圧端子２５を容量素子２１を介して
ＣＭＯＳインバーター２３に接続している。
す。本実施例では第一の回路部分と第二の回路部分を組
み合わせ、昇圧効果を有する電源電圧が十分低く、しか
も電流駆動能力を確保している。第一のＮＰＮバイポー
ラ１４のコレクタをＶＣＣ１に、ベースを第一の抵抗素
子１７を介してＶＣＣ１に、エミッタを第一の内部被昇
圧端子２４に接続している。第二のＮＰＮバイポーラ１
５を、コレクタをＶＣＣ１に、ベースを抵抗１８を介し
て内部被昇圧端子２４に、エミッタを内部被昇圧端子２
５に接続している。さらに、第三のＮＰＮバイポーラ１
６を、コレクタを内部被昇圧端子２５に、ベースを抵抗
１９を介して第二の内部被昇圧端子２５に、エミッタを
出力端子２に接続している。また、内部被昇圧端子２４
を容量素子２０を介してＣＭＯＳインバーター２２に接
続、第２の内部被昇圧端子２５を容量素子２１を介して
ＣＭＯＳインバーター２３に接続している。
【００１２】内部被昇圧端子２４は第二のＮＰＮバイポ
ーラのベースだけを駆動すれば良いため、第二の実施例
で示したように内部被昇圧端子２４と第二のＮＰＮバイ
ポーラ１５のベース間にはＰＮ接合を挿入する必要はな
く、抵抗素子で十分である。従って、内部被昇圧端子２
４、すなわち第二のＮＰＮバイポーラ１５のベース端子
は、 ２ＶＣＣ−ＶF まで昇圧される。内部被昇圧端子２４の電位がＶＣＣよ
り上昇した場合に第二のＮＰＮバイポーラ１５のベース
・コレクタ間が順方向にバイアスされるが、抵抗１８が
内部被昇圧端子２４からＶＣＣ１に電流が流れるのを阻
止する。次に内部被昇圧端子２５は容量素子２１とＣＭ
ＯＳインバーター２３によって昇圧されるが、前記のよ
うに第二のＮＰＮバイポーラのベース電位がＶＣＣの電
位以上に昇圧されるタイミングがあるので、第二のＣＭ
ＯＳインバーター２３に供給されるクロック信号の位相
をＣＭＯＳインバーター２２に供給されるクロック信号
に対して１８０度ずらせば内部被昇圧端子２５の電位が
下降する時に、第二のＮＰＮバイポーラがオンし、内部
被昇圧端子２５の電位がＶＣＣから下降するのを防ぐ。
従って、内部被昇圧端子２５のハイレベルは ２ＶＣＣ まで上昇する。内部被昇圧端子２５の電位が出力端子２
の電位よりも上昇すると、第三のＮＰＮバイポーラ１６
がオンし、負荷に電荷を供給する。従って出力端子の電
位は、 ２ＶＣＣ−ＶF に昇圧される事になる。よって、ＶF の値を０．８Ｖと
すればＶＣＣ＝０．９Ｖまで昇圧効果を有し、負荷駆動
能力も十分確保する事ができる。図４に本実施例の動作
波形をＳＰＩＣＥでシミュレーションした結果を示す。
電源電圧１．５Ｖで昇圧電位２．１Ｖを得ている。
ーラのベースだけを駆動すれば良いため、第二の実施例
で示したように内部被昇圧端子２４と第二のＮＰＮバイ
ポーラ１５のベース間にはＰＮ接合を挿入する必要はな
く、抵抗素子で十分である。従って、内部被昇圧端子２
４、すなわち第二のＮＰＮバイポーラ１５のベース端子
は、 ２ＶＣＣ−ＶF まで昇圧される。内部被昇圧端子２４の電位がＶＣＣよ
り上昇した場合に第二のＮＰＮバイポーラ１５のベース
・コレクタ間が順方向にバイアスされるが、抵抗１８が
内部被昇圧端子２４からＶＣＣ１に電流が流れるのを阻
止する。次に内部被昇圧端子２５は容量素子２１とＣＭ
ＯＳインバーター２３によって昇圧されるが、前記のよ
うに第二のＮＰＮバイポーラのベース電位がＶＣＣの電
位以上に昇圧されるタイミングがあるので、第二のＣＭ
ＯＳインバーター２３に供給されるクロック信号の位相
をＣＭＯＳインバーター２２に供給されるクロック信号
に対して１８０度ずらせば内部被昇圧端子２５の電位が
下降する時に、第二のＮＰＮバイポーラがオンし、内部
被昇圧端子２５の電位がＶＣＣから下降するのを防ぐ。
従って、内部被昇圧端子２５のハイレベルは ２ＶＣＣ まで上昇する。内部被昇圧端子２５の電位が出力端子２
の電位よりも上昇すると、第三のＮＰＮバイポーラ１６
がオンし、負荷に電荷を供給する。従って出力端子の電
位は、 ２ＶＣＣ−ＶF に昇圧される事になる。よって、ＶF の値を０．８Ｖと
すればＶＣＣ＝０．９Ｖまで昇圧効果を有し、負荷駆動
能力も十分確保する事ができる。図４に本実施例の動作
波形をＳＰＩＣＥでシミュレーションした結果を示す。
電源電圧１．５Ｖで昇圧電位２．１Ｖを得ている。
【００１３】本実施例では、第一の回路部分を後段に、
第二の回路部分を前段に配した二段構成にしているが、
論旨を逸脱しない範囲で様々な構成が考えられる。例え
ば、第一の回路部分を複数段接続し、その次の段に第二
の回路部分を配した多段構成とすることによりさらに昇
圧電位を高くすることができる。
第二の回路部分を前段に配した二段構成にしているが、
論旨を逸脱しない範囲で様々な構成が考えられる。例え
ば、第一の回路部分を複数段接続し、その次の段に第二
の回路部分を配した多段構成とすることによりさらに昇
圧電位を高くすることができる。
【００１４】また、すべての実施例を通じバイポーラと
してＮＰＮタイプを使用したが、ＰＮＰタイプも使用で
きる事は言うまでもない。
してＮＰＮタイプを使用したが、ＰＮＰタイプも使用で
きる事は言うまでもない。
【００１５】
【発明の効果】以上説明したように、本発明ではチャー
ジポンプ回路にバイポーラを用い、また、必要に応じて
多段構成とする事で、面積が小さく、低電圧で動作し、
さらに電流駆動能力の高い、効率の良いチャージアンプ
を実現できるという効果を有する。
ジポンプ回路にバイポーラを用い、また、必要に応じて
多段構成とする事で、面積が小さく、低電圧で動作し、
さらに電流駆動能力の高い、効率の良いチャージアンプ
を実現できるという効果を有する。
【図１】本発明の実施例の第一の回路部分のチャージポ
ンプを示す回路図である。
ンプを示す回路図である。
【図２】本発明の実施例の第二の回路部分のチャージポ
ンプを示す回路図である。
ンプを示す回路図である。
【図３】本発明の実施例のチャージポンプを示す回路図
である。
である。
【図４】本発明の実施例のチャージポンプの動作波形図
である。
である。
【図５】従来のチャージポンプの回路図である。
１ 高電位側電源（ＶＣＣ） ２ 出力端子 ３、１４ 第一のＮＰＮバイポーラ ４、１５ 第二のＮＰＮバイポーラ ５、１２ 第一の抵抗素子 ６、１３ 第二の抵抗素子 ７ 内部被昇圧端子 ８ 容量素子 ９ ＣＭＯＳインバーター １０ 低電位側電源（ＧＮＤ） １１ ＮＰＮバイポーラ １６ 第三のＮＰＮバイポーラ １７ 第一の抵抗素子 １８ 第二の抵抗素子 １９ 第三の抵抗素子 ２０ 第一の容量素子 ２１ 第二の容量素子 ２２ 第一のＣＭＯＳインバーター ２３ 第二のＣＭＯＳインバーター ２４ 第一の内部被昇圧端子 ２５ 第二の内部被昇圧端子 ２６ 第一のＮＭＯＳ ２７ 第二のＮＭＯＳ
Claims (5)
- 【請求項１】規則的に電圧が変化する信号が第一の端子
に入力する第一の容量素子と、エミッタをこの容量素子
の第二の端子に接続し、電流を高電位側電源から供給す
る第一のＮＰＮバイポーラトランジスタと、第一の端子
を前記容量素子の第二の端子に接続した抵抗素子と、ベ
ースを前記抵抗素子の第二の端子に、エミッタを、前記
信号と逆相の信号によって第一の電極が駆動される第二
の容量素子の第二の電極に、コレクタを前記高電位側電
源にそれぞれ接続した第二のＮＰＮバイポーラトランジ
スタと、コレクタを第二の容量素子の第二の端子に接続
し、エミッタを被昇圧出力端子に接続された第三のＮＰ
Ｎバイポーラトランジスタを有する事を特徴としたチャ
ージポンプ回路。 - 【請求項２】第一のＮＰＮバイポーラトランジスタのベ
ースを、抵抗素子を介して高電位側電源に接続し、第三
のＮＰＮバイポーラトランジスタのベースを、抵抗素子
を介して第二の容量素子の第二の電極に接続した請求項
１のチャージポンプ回路。 - 【請求項３】規則的に電圧が変化する信号が第一の端子
に入力する第一の容量素子と、コレクタをこの容量素子
の第二の端子に接続し、電流を高電位側電源から供給す
る第一のＰＮＰバイポーラトランジスタと、第一の端子
を前記容量素子の第二の端子に接続した抵抗素子と、ベ
ースを前記抵抗素子の第二の端子に、エミッタを、前記
信号と逆相の信号によって第一の電極が駆動される第二
の容量素子の第二の電極に、コレクタを前記高電位側電
源にそれぞれ接続した第一のＮＰＮバイポーラトランジ
スタと、エミッタを第二の容量素子の第二の端子に接続
し、コレクタを被昇圧出力端子に接続された第二のＰＮ
Ｐバイポーラトランジスタを有する事を特徴としたチャ
ージポンプ回路。 - 【請求項４】第一のＰＮＰバイポーラトランジスタのベ
ースを、抵抗素子を介して第一の容量素子の第二の電極
に接続し、第二のＰＮＰバイポーラトランジスタのベー
スを、抵抗素子を介して被昇圧出力端子に接続した請求
項３のチャージポンプ回路。 - 【請求項５】規則的に電圧が変化する信号はクロック信
号である請求項１，２，３または４に記載のチャージポ
ンプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078298A JP2679617B2 (ja) | 1994-04-18 | 1994-04-18 | チャージポンプ回路 |
| US08/421,890 US5604671A (en) | 1994-04-18 | 1995-04-14 | Charge pump circuit for boosting voltage |
| DE69524987T DE69524987T2 (de) | 1994-04-18 | 1995-04-18 | Ladungspumpenschaltung |
| EP95105728A EP0678867B1 (en) | 1994-04-18 | 1995-04-18 | Charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078298A JP2679617B2 (ja) | 1994-04-18 | 1994-04-18 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288973A JPH07288973A (ja) | 1995-10-31 |
| JP2679617B2 true JP2679617B2 (ja) | 1997-11-19 |
Family
ID=13658027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6078298A Expired - Lifetime JP2679617B2 (ja) | 1994-04-18 | 1994-04-18 | チャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5604671A (ja) |
| EP (1) | EP0678867B1 (ja) |
| JP (1) | JP2679617B2 (ja) |
| DE (1) | DE69524987T2 (ja) |
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| JP4750530B2 (ja) * | 2005-10-27 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びそれを用いた非接触電子装置 |
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| JPS52155846A (en) * | 1976-06-18 | 1977-12-24 | Nikkei Kizai Kk | Braking machnism for door closer* etc* |
| JPS53106419A (en) * | 1977-02-28 | 1978-09-16 | Nec Corp | Dc booster |
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-
1994
- 1994-04-18 JP JP6078298A patent/JP2679617B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-14 US US08/421,890 patent/US5604671A/en not_active Expired - Fee Related
- 1995-04-18 DE DE69524987T patent/DE69524987T2/de not_active Expired - Fee Related
- 1995-04-18 EP EP95105728A patent/EP0678867B1/en not_active Expired - Lifetime
Also Published As
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| EP0678867A2 (en) | 1995-10-25 |
| DE69524987D1 (de) | 2002-02-21 |
| EP0678867A3 (en) | 1996-12-11 |
| JPH07288973A (ja) | 1995-10-31 |
| DE69524987T2 (de) | 2002-11-21 |
| EP0678867B1 (en) | 2002-01-16 |
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|---|---|---|---|
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