JP4337995B2 - 駆動回路およびそれを用いたチャージポンプ昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧と異なる電圧を供給するチャージポンプ昇圧回路および当該昇圧回路に用いられている駆動回路に関するものである。
【０００２】
【従来の技術】
電源電圧と異なる電圧レベルを持つ電圧、例えば、電源電圧より高い電圧あるいは負の電圧が必要な回路において、昇圧回路が広く使われている。通常の昇圧回路は、必要な昇圧電圧に応じてダイオードなどの整流素子とキャパシタで構成された昇圧段を複数段用いて構成されている、いわゆるチャージポンプ式昇圧回路である。
【０００３】
図２は、一般的な昇圧回路の一構成例を示す回路図である。図示のように、この昇圧回路は、駆動回路ＣＨ１とＣＨ２からなる昇圧制御回路１０と、複数のダイオードＤ１，Ｄ２，…，Ｄ７およびキャパシタＣ１，Ｃ２，…，Ｃ７により構成されている。
【０００４】
昇圧制御回路１０の入力端子に一定の周波数を有するクロック信号であるスイッチング信号ＳＷが入力されている。昇圧制御回路１０において、入力されたスイッチング信号ＳＷに応じて、駆動回路ＣＨ１，ＣＨ２によって、それぞれの出力端子Ｔ1 とＴ２が交互にハイレベルとローレベルに保持される。
【０００５】
ダイオードＤ１，Ｄ２，…，Ｄ７は電源電圧ＶCCの供給線と昇圧回路の出力端子ＴB との間に直列に接続されている。キャパシタＣ１，Ｃ２，…，Ｃ６の一方の端子がダイオードＤ１，Ｄ２，…，Ｄ７間の接続中点ＮＤ１，ＮＤ２，…，ＮＤ６に接続され、他方の端子は、交互に昇圧制御回路１０の出力端子Ｔ１とＴ２に接続されている。キャパシタＣ７は、昇圧回路の出力端子ＴB と接地電位ＧＮＤとの間に接続され、また、キャパシタＣ７と並列に、直列に接続されているｍ個のツェナーダイオードＺＤ１，…，ＺＤｍが接続されている。なお、ツェナーダイオードの段数ｍは、希望の昇圧電圧ＶB の値に応じて設定される。
【０００６】
図２に示す昇圧回路が動作するとき、昇圧制御回路１０は、入力されるスイッチング信号ＳＷに応じて、駆動回路ＣＨ１，ＣＨ２によって交互にハイレベルとローレベルに保持される制御信号が出力端子Ｔ1 とＴ２から出力される。これに応じて、例えば、出力端子Ｔ１がハイレベル、出力端子Ｔ２がローレベルのとき、キャパシタＣ１，Ｃ３およびＣ５の容量結合により、ノードＮＤ１，ＮＤ３およびＮＤ５の電位が持ち上げられ、これに応じてキャパシタＣ２，Ｃ４およびＣ６が充電される。一方、出力端子Ｔ１がローレベル、出力端子Ｔ２がハイレベルのとき、キャパシタＣ２，Ｃ４およびＣ６の容量結合により、ノードＮＤ２，ＮＤ４およびＮＤ６の電位が持ち上げられ、これに応じてキャパシタＣ３，Ｃ５およびＣ７が充電される。なお、このとき、キャパシタＣ１は、ダイオードＤ１のアノード側に接続されている電源電圧ＶCCにより充電され、電源電圧ＶCCよりダイオードＤ１の順方向電圧降下だけ低い電圧に充電される。
【０００７】
上述したように各昇圧段におけるキャパシタが昇圧制御回路１０からの制御信号に応じて順次充放電することにより、昇圧回路の出力端子から電源電圧ＶCCおよび昇圧段数に応じた昇圧電圧ＶB が出力される。図２に示す昇圧回路では、電源電圧ＶCCより高い昇圧電圧ＶB が出られるが、ダイオードＤ１〜Ｄ７の方向を変えることにより、負の昇圧電圧を発生することもできる。
【０００８】
図３は、昇圧制御回路１０を構成する駆動回路ＣＨ１，ＣＨ２の一構成例を示す回路図である。図示のように、駆動回路ＣＨｉ（ｉ＝１，２）は、抵抗素子Ｒ１，Ｒ２およびｐｎｐトランジスタＱ１、ｎｐｎトランジスタＱ２，Ｑ３，Ｑ４により構成されている。トランジスタＱ３とＱ４のベースはともに入力端子Ｔinに接続され、トランジスタＱ３のコレクタは抵抗素子Ｒ１を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。同様に、トランジスタＱ４のコレクタは抵抗素子Ｒ２を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。
【０００９】
トランジスタＱ１のベースはトランジスタＱ４のコレクタに接続され、エミッタは電源電圧ＶCCの供給線に接続され、トランジスタＱ２のベースはトランジスタＱ３のコレクタに接続され、エミッタは接地されている。さらにトランジスタＱ１とＱ２のコレクタ同士は接続され、その接続点は出力端子Ｔout に接続されている。
なお、図３に示す駆動回路ＣＨ１，ＣＨ２により図２に示す昇圧制御回路１０を構成する場合、二つの駆動回路ＣＨ１，ＣＨ２は直列に接続され、前段の駆動回路ＣＨ１の入力端子Ｔinはスイッチング信号ＳＷの入力端子に接続され、後段の駆動回路ＣＨ２の入力端子Ｔinは、前段の駆動回路の出力端子Ｔout に接続されている。さらに、前段の駆動回路ＣＨ１の出力端子は、図２に示す出力端子Ｔ１を構成し、後段の駆動回路ＣＨ２の出力端子は、図２に示す出力端子Ｔ２を構成している。
【００１０】
図３に示す駆動回路ＣＨ１，ＣＨ２において、入力端子Ｔinに入力される信号に応じて、出力端子Ｔout の信号レベルが制御される。例えば、入力端子Ｔinにハイレベルの信号が入力されるとき、トランジスタＱ３とＱ４がオンし、これらのトランジスタのコレクタはともにローレベルに保持されるので、トランジスタＱ１がオン、トランジスタＱ２がオフし、出力端子Ｔout がハイレベルに保持される。また、当該出力端子Ｔout からチャージ電流Ｉout が出力される。
逆に、入力端子Ｔinがローレベルに保持されているとき、トランジスタＱ３とＱ４がオフし、これらのトランジスタのコレクタはともにハイレベルに保持される。これに応じて、トランジスタＱ１がオフ、トランジスタＱ２がオンするので、出力端子Ｔout がローレベルに保持され、また、出力端子Ｔout からトランジスタＱ２を介して接地側に流れる引き込み電流、即ち、ディスチャージ電流が供給される。
【００１１】
このように、直列接続されている２段の駆動回路ＣＨ１，ＣＨ２により構成された昇圧制御回路において、入力されるスイッチング信号ＳＷに応じて、出力端子Ｔ１とＴ２が交互にハイレベルとローレベルに保持され、これに応じて図２の各昇圧段のキャパシタＣ１〜Ｃ６の充放電が繰り返される。その結果、例えば、電源電圧ＶCCより高い昇圧電圧ＶB が出力される。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来の昇圧回路では、回路素子が半導体基板の平面上に形成されるいわゆるプレーナ構造のアナログ集積回路を用いた場合、回路素子、特にトランジスタを所望の特性で形成することが困難な場合がある。例えば、図３に示すｐｎｐトランジスタＱ１をラテラル構成で形成した場合、その構造上、ベースと基板間に寄生の容量が付く。このため、トランジスタの電流増幅率βが１になる周波数ｆT （Transition frequency）が低くなり、即ち、トランジスタの高周波特性が悪くなるので、スイッチング信号ＳＷに応じてトランジスタＱ３とＱ４がオン／オフを繰り返すスイッチング動作を行うとき、トランジスタＱ１のオフタイミングが遅れ、トランジスタＱ１とＱ２が同時にオン状態になることがある。この場合、電源電圧ＶCCの供給線と接地電位ＧＮＤ間に貫通電流が流れ、これは消費電力増加の原因となる。さらに、スイッチング動作時の貫通電流の発生により、回路内に大電流が流れ、スイッチングノイズが大きくなるという不利益が生じる。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力を低減でき、スイッチング時に発生するノイズを低減できる駆動回路およびそれを用いたチャージポンプ昇圧回路を提供することにある。
【００１４】
上記目的を達成するため、本発明の駆動回路は、第１の電源電圧の供給端子と出力端子との間に電気的に接続されている第１導電型の第１のトランジスタと、第２の電源電圧の供給端子と上記出力端子との間に電気的に接続されている第２導電型の第２のトランジスタと、入力信号に応じて上記第１及び第２のトランジスタの一方を導通状態とすると共に他方を非導通状態とする第１の制御回路と、上記第１のトランジスタが導通状態から非導通状態に遷移するまで上記第２のトランジスタの非導通状態を保持する第２の制御回路とを有し、
上記第２の制御回路は、上記第１の電源電圧の供給端子に電気的に接続されている第１導電型の第３のトランジスタと、上記第３のトランジスタと上記第２の電源電圧の供給端子との間に電気的に接続されているカレントミラー回路とを含み、
上記第１のトランジスタの制御端子は上記第３のトランジスタの制御端子に電気的に接続されており、上記第２のトランジスタの制御端子は上記カレントミラー回路に電気的に接続されている。
【００１５】
好ましくは、上記第１の制御回路は、上記第１の電源電圧の供給端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第１の抵抗素子及び第２導電型の第４のトランジスタと、上記第１の電源電圧の供給端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第２の抵抗素子及び第２導電型の第５のトランジスタとを含み、上記第１のトランジスタの制御端子は上記第２の抵抗素子と上記第５のトランジスタとの接続中点に電気的に接続されており、上記第２のトランジスタの制御端子は上記第１の抵抗素子と上記第４のトランジスタとの接続中点に電気的に接続されている。
また好ましくは、上記カレントミラー回路は、上記第３のトランジスタと上記第２の電源電圧の供給端子との間に電気的に接続されている第２導電型の第６のトランジスタと、上記第２のトランジスタの制御端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第２導電型の第７のトランジスタとを含み、上記第７のトランジスタの制御端子は上記第６のトランジスタの制御端子及び上記第３のトランジスタに電気的に接続されている。
【００１６】
また本発明のチャージポンプ昇圧回路は、電圧入力端子と電圧出力端子との間に直列に接続されている複数の整流素子と、上記複数の整流素子同士の奇数番目の接続中点と第１の制御端子との間にそれぞれ接続されている複数のコンデンサと、上記複数の整流素子同士の偶数番目の接続中点と第２の制御端子との間にそれぞれ接続されている複数のコンデンサと、上記第１の制御端子に第１の制御信号を供給する第１の駆動回路と、上記第２の制御端子に上記第１の制御信号と論理が逆である第２の制御信号を供給する第２の駆動回路とを含む昇圧制御回路とを有し、上記第１及び第２の駆動回路が上記駆動回路である。
【００１７】
【発明の実施の形態】
図１は本発明に係る駆動回路の一実施形態を示す回路図である。
図示のように、本実施形態の駆動回路ＣＨａｉ（ｉ＝１，２）は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４、ｐｎｐトランジスタＱ１，Ｑ５およびｎｐｎトランジスタＱ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７により構成されている。
【００１８】
トランジスタＱ３とＱ４のベースはともに入力端子Ｔinに接続され、トランジスタＱ３のコレクタは抵抗素子Ｒ１を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。同様に、トランジスタＱ４のコレクタは抵抗素子Ｒ２を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。
【００１９】
トランジスタＱ１のベースはトランジスタＱ４のコレクタに接続され、エミッタは電源電圧ＶCCの供給線に接続され、トランジスタＱ２のベースはトランジスタＱ３のコレクタに接続され、エミッタは接地されている。さらにトランジスタＱ１とＱ２のコレクタ同士は接続され、その接続点が出力端子Ｔout に接続されている。
【００２０】
トランジスタＱ５のベースは抵抗素子Ｒ４を介してトランジスタＱ１のベースに接続され、エミッタは電源電圧ＶCCの供給線に接続されている。トランジスタＱ６とＱ７のベースは共通に接続され、その接続点はトランジスタＱ６のコレクタに接続される。さらに、その接続点は抵抗素子Ｒ３を介してトランジスタＱ５のコレクタに接続されている。
トランジスタＱ６とＱ７のエミッタは接地され、トランジスタＱ７のコレクタは、トランジスタＱ２のベースと同様にトランジスタＱ３のコレクタに接続されている。
【００２１】
上述した駆動回路において、トランジスタＱ６とＱ７は、カレントミラー回路を構成している。即ち、トランジスタＱ７のコレクタに流れる電流ｉb は、抵抗素子Ｒ３に流れる電流ｉa に応じて設定される。
【００２２】
以下、図１を参照しつつ、本実施形態の駆動回路の動作について説明する。
駆動回路ＣＨａ１，ＣＨａ２はそれぞれの入力端子Ｔinに入力される信号のレベルに応じて出力端子Ｔout の信号レベルが制御され、当該出力端子Ｔout にチャージ／ディスチャージ電流が出力される。例えば、入力信号がハイレベルのとき、トランジスタＱ３とＱ４がオンし、これらのトランジスタのコレクタはともにローレベルに保持される。これに応じて、トランジスタＱ１がオン、トランジスタＱ２がオフするので、出力端子Ｔout がハイレベルに保持される。また、当該出力端子Ｔout からチャージ電流Ｉout が出力される。
【００２３】
逆に、入力端子Ｔinがローレベルに保持されているとき、トランジスタＱ３とＱ４がオフし、これらのトランジスタのコレクタはともにハイレベルに保持される。これに応じて、トランジスタＱ１がオフ、トランジスタＱ２がオンするので、出力端子Ｔout がローレベルに保持され、また、出力端子Ｔout からトランジスタＱ２を介して接地側に流れる引き込み電流、即ち、ディスチャージ電流が供給される。
【００２４】
本実施形態において、トランジスタＱ５，Ｑ６およびＱ７を用いて、スイッチング動作時にトランジスタＱ１とＱ２を流れる貫通電流の発生を防止する。以下、これについてさらに詳細に説明する。
入力端子Ｔinの入力信号の立ち下がりに応じて、トランジスタＱ３とＱ４はオンからオフ状態に切り換わる。通常、トランジスタＱ３とＱ４のこの切り換えに伴い、トランジスタＱ１はオンからオフ状態に切り換わり、トランジスタＱ２はオフからオン状態に切り換わる。しかし、ラテラル構造を有するｐｎｐトランジスタＱ１の高周波特性が悪く、この切り換えはトランジスタＱ４の状態の切り換えより遅れて行われる。このため、もし何らの対策も施さない場合に、トランジスタＱ２が既にオン状態に切り換わったあと、トランジスタＱ１はまだオン状態にある。即ち、トランジスタＱ１とＱ２の切り換えに伴い、これらのトランジスタが同時にオンする状態が発生し、貫通電流が発生する。
【００２５】
本実施形態の駆動回路では、トランジスタＱ５およびトランジスタＱ６とＱ７で構成されたカレントミラー回路を用いて、貫通電流の発生を防止する切り換え制御手段を構成する。図１に示すように、トランジスタＱ５のベースは、抵抗素子Ｒ４を介してトランジスタＱ１のベースに接続されているので、トランジスタＱ５とＱ４のベース電圧はほぼ同じレベルに保持されている。このため、トランジスタＱ５とＱ１の特性が一致するようにこれらのトランジスタを形成すると、トランジスタＱ１がオンしているとき、トランジスタＱ５もオン状態にある。トランジスタＱ５のコレクタ電流ｉa はトランジスタＱ６とＱ７からなるカレントミラー回路に入力され、電流ｉa に応じた電流ｉb がトランジスタＱ７に流れる。
【００２６】
入力信号がローレベルに変化し、トランジスタＱ３がターンオフしたとき、電流ｉb が抵抗素子Ｒ１を流れて、抵抗素子Ｒ１に電圧降下（ｉb Ｒ１）が生じるので、トランジスタＱ２のベース電圧は（ＶCC−ｉb Ｒ１）となる。ここで、抵抗素子Ｒ１の抵抗値を適宜に設定することにより、トランジスタＱ２のベース電圧（ＶCC−ｉb Ｒ１）は、当該トランジスタＱ２のベース−エミッタ間電圧ＶBE2 より小さくすることができる。これによって、電流ｉb が抵抗素子Ｒ１を流れている間、トランジスタＱ２はオフ状態に保持される。
【００２７】
トランジスタＱ１がオンからオフ状態に切り換わると、これに従ってトランジスタＱ５もオフ状態に切り換わる。電流ｉa の低下に伴って電流ｉb も低下し、トランジスタＱ２のベース電圧が上昇する。トランジスタＱ２のベース−エミッタ間電圧ＶBE2 に達すると、トランジスタＱ２がオンする。
【００２８】
即ち、本実施形態の昇圧回路においては、入力端子Ｔinから入力される制御信号に応じてトランジスタＱ１とＱ２をオン／オフさせ、出力端子Ｔout にチャージ／ディスチャージ電流を出力する。トランジスタＱ１とほぼ同じ特性を持つトランジスタＱ５のベースをトランジスタＱ１のベースに接続し、トランジスタＱ５にトランジスタＱ１のオン／オフに応じた電流を発生させる。当該トランジスタＱ５の電流をトランジスタＱ６とＱ７からなるカレントミラー回路により抵抗素子Ｒ１側に折り返すことで、トランジスタＱ１がオンしている間、トランジスタＱ２のベース電圧を低く設定し、トランジスタＱ２をオフ状態に保持することにより、トランジスタＱ１とＱ２が同時にオンすることを回避させる。このため、トランジスタＱ１とＱ２を流れる貫通電流を低減でき、当該貫通電流により発生するスイッチングノイズを抑制できる。
【００２９】
本発明では、上述した駆動回路ＣＨａ１，ＣＨａ２を用いて、図２に示す昇圧制御回路１０が構成される。ただし、この場合、駆動回路ＣＨａ１の入力端子に交互にハイレベルとローレベルをとるスイッチング信号ＳＷ、例えば、所定の周波数を持つクロック信号が入力される。一方、駆動回路ＣＨａ２の入力端子Ｔinにはスイッチング信号ＳＷの論理反転信号が入力される。この場合、図２において、駆動回路ＣＨａ１の出力端子をインバータを介して駆動回路ＣＨａ２入力端子に接続すればよい。駆動回路ＣＨａ１の出力端子Ｔout は、例えば、図２に示すキャパシタＣ１，Ｃ３，Ｃ５に接続され、駆動回路ＣＨａ２の出力端子Ｔout は、図２に示すキャパシタＣ２，Ｃ４，Ｃ６に接続されている。このように構成された昇圧回路において、スイッチング信号ＳＷに応じて、キャパシタＣ１〜Ｃ６が順次チャージまたはディスチャージされるので、昇圧回路の出力端子から電源電圧より高い昇圧電圧ＶB が得られる。
【００３０】
上述した駆動回路ＣＨａ１，ＣＨａ２を用いて構成された昇圧回路において、それぞれの駆動回路ＣＨａ１，ＣＨａ２の貫通電流を低減させることにより昇圧回路全体の消費電力を低減でき、さらに、貫通電流によって発生するスイッチングノイズを低減できるので、昇圧回路とアナログ集積回路が混在する集積回路を容易に構成でき、多用途のＩＣ回路に適用することができる。
【００３１】
【発明の効果】
以上説明したように、本発明の駆動回路およびそれを用いた昇圧回路によれば、簡単な回路構成でスイッチング動作により発生する貫通電流を低減させることにより、消費電力を低減でき、さらに貫通電流によるスイッチングノイズの発生を抑制でき、アナログ回路が混在する多用途半導体集積回路を構成できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る駆動回路の一実施形態を示す回路図である。
【図２】駆動回路を含む昇圧回路の構成を示す回路図である。
【図３】従来の駆動回路の一例を示す回路図である。
【符号の説明】
１０…昇圧制御回路、ＣＨ１，ＣＨ２，ＣＨａ１，ＣＨａ２…駆動回路、Ｑ１，Ｑ５…ｐｎｐトランジスタ、Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７…ｎｐｎトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、電源電圧と異なる電圧を供給するチャージポンプ昇圧回路および当該昇圧回路に用いられている駆動回路に関するものである。
【０００２】
【従来の技術】
電源電圧と異なる電圧レベルを持つ電圧、例えば、電源電圧より高い電圧あるいは負の電圧が必要な回路において、昇圧回路が広く使われている。通常の昇圧回路は、必要な昇圧電圧に応じてダイオードなどの整流素子とキャパシタで構成された昇圧段を複数段用いて構成されている、いわゆるチャージポンプ式昇圧回路である。
【０００３】
図２は、一般的な昇圧回路の一構成例を示す回路図である。図示のように、この昇圧回路は、駆動回路ＣＨ１とＣＨ２からなる昇圧制御回路１０と、複数のダイオードＤ１，Ｄ２，…，Ｄ７およびキャパシタＣ１，Ｃ２，…，Ｃ７により構成されている。
【０００４】
昇圧制御回路１０の入力端子に一定の周波数を有するクロック信号であるスイッチング信号ＳＷが入力されている。昇圧制御回路１０において、入力されたスイッチング信号ＳＷに応じて、駆動回路ＣＨ１，ＣＨ２によって、それぞれの出力端子Ｔ1 とＴ２が交互にハイレベルとローレベルに保持される。
【０００５】
ダイオードＤ１，Ｄ２，…，Ｄ７は電源電圧ＶCCの供給線と昇圧回路の出力端子ＴB との間に直列に接続されている。キャパシタＣ１，Ｃ２，…，Ｃ６の一方の端子がダイオードＤ１，Ｄ２，…，Ｄ７間の接続中点ＮＤ１，ＮＤ２，…，ＮＤ６に接続され、他方の端子は、交互に昇圧制御回路１０の出力端子Ｔ１とＴ２に接続されている。キャパシタＣ７は、昇圧回路の出力端子ＴB と接地電位ＧＮＤとの間に接続され、また、キャパシタＣ７と並列に、直列に接続されているｍ個のツェナーダイオードＺＤ１，…，ＺＤｍが接続されている。なお、ツェナーダイオードの段数ｍは、希望の昇圧電圧ＶB の値に応じて設定される。
【０００６】
図２に示す昇圧回路が動作するとき、昇圧制御回路１０は、入力されるスイッチング信号ＳＷに応じて、駆動回路ＣＨ１，ＣＨ２によって交互にハイレベルとローレベルに保持される制御信号が出力端子Ｔ1 とＴ２から出力される。これに応じて、例えば、出力端子Ｔ１がハイレベル、出力端子Ｔ２がローレベルのとき、キャパシタＣ１，Ｃ３およびＣ５の容量結合により、ノードＮＤ１，ＮＤ３およびＮＤ５の電位が持ち上げられ、これに応じてキャパシタＣ２，Ｃ４およびＣ６が充電される。一方、出力端子Ｔ１がローレベル、出力端子Ｔ２がハイレベルのとき、キャパシタＣ２，Ｃ４およびＣ６の容量結合により、ノードＮＤ２，ＮＤ４およびＮＤ６の電位が持ち上げられ、これに応じてキャパシタＣ３，Ｃ５およびＣ７が充電される。なお、このとき、キャパシタＣ１は、ダイオードＤ１のアノード側に接続されている電源電圧ＶCCにより充電され、電源電圧ＶCCよりダイオードＤ１の順方向電圧降下だけ低い電圧に充電される。
【０００７】
上述したように各昇圧段におけるキャパシタが昇圧制御回路１０からの制御信号に応じて順次充放電することにより、昇圧回路の出力端子から電源電圧ＶCCおよび昇圧段数に応じた昇圧電圧ＶB が出力される。図２に示す昇圧回路では、電源電圧ＶCCより高い昇圧電圧ＶB が出られるが、ダイオードＤ１〜Ｄ７の方向を変えることにより、負の昇圧電圧を発生することもできる。
【０００８】
図３は、昇圧制御回路１０を構成する駆動回路ＣＨ１，ＣＨ２の一構成例を示す回路図である。図示のように、駆動回路ＣＨｉ（ｉ＝１，２）は、抵抗素子Ｒ１，Ｒ２およびｐｎｐトランジスタＱ１、ｎｐｎトランジスタＱ２，Ｑ３，Ｑ４により構成されている。トランジスタＱ３とＱ４のベースはともに入力端子Ｔinに接続され、トランジスタＱ３のコレクタは抵抗素子Ｒ１を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。同様に、トランジスタＱ４のコレクタは抵抗素子Ｒ２を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。
【０００９】
トランジスタＱ１のベースはトランジスタＱ４のコレクタに接続され、エミッタは電源電圧ＶCCの供給線に接続され、トランジスタＱ２のベースはトランジスタＱ３のコレクタに接続され、エミッタは接地されている。さらにトランジスタＱ１とＱ２のコレクタ同士は接続され、その接続点は出力端子Ｔout に接続されている。
なお、図３に示す駆動回路ＣＨ１，ＣＨ２により図２に示す昇圧制御回路１０を構成する場合、二つの駆動回路ＣＨ１，ＣＨ２は直列に接続され、前段の駆動回路ＣＨ１の入力端子Ｔinはスイッチング信号ＳＷの入力端子に接続され、後段の駆動回路ＣＨ２の入力端子Ｔinは、前段の駆動回路の出力端子Ｔout に接続されている。さらに、前段の駆動回路ＣＨ１の出力端子は、図２に示す出力端子Ｔ１を構成し、後段の駆動回路ＣＨ２の出力端子は、図２に示す出力端子Ｔ２を構成している。
【００１０】
図３に示す駆動回路ＣＨ１，ＣＨ２において、入力端子Ｔinに入力される信号に応じて、出力端子Ｔout の信号レベルが制御される。例えば、入力端子Ｔinにハイレベルの信号が入力されるとき、トランジスタＱ３とＱ４がオンし、これらのトランジスタのコレクタはともにローレベルに保持されるので、トランジスタＱ１がオン、トランジスタＱ２がオフし、出力端子Ｔout がハイレベルに保持される。また、当該出力端子Ｔout からチャージ電流Ｉout が出力される。
逆に、入力端子Ｔinがローレベルに保持されているとき、トランジスタＱ３とＱ４がオフし、これらのトランジスタのコレクタはともにハイレベルに保持される。これに応じて、トランジスタＱ１がオフ、トランジスタＱ２がオンするので、出力端子Ｔout がローレベルに保持され、また、出力端子Ｔout からトランジスタＱ２を介して接地側に流れる引き込み電流、即ち、ディスチャージ電流が供給される。
【００１１】
このように、直列接続されている２段の駆動回路ＣＨ１，ＣＨ２により構成された昇圧制御回路において、入力されるスイッチング信号ＳＷに応じて、出力端子Ｔ１とＴ２が交互にハイレベルとローレベルに保持され、これに応じて図２の各昇圧段のキャパシタＣ１〜Ｃ６の充放電が繰り返される。その結果、例えば、電源電圧ＶCCより高い昇圧電圧ＶB が出力される。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来の昇圧回路では、回路素子が半導体基板の平面上に形成されるいわゆるプレーナ構造のアナログ集積回路を用いた場合、回路素子、特にトランジスタを所望の特性で形成することが困難な場合がある。例えば、図３に示すｐｎｐトランジスタＱ１をラテラル構成で形成した場合、その構造上、ベースと基板間に寄生の容量が付く。このため、トランジスタの電流増幅率βが１になる周波数ｆT （Transition frequency）が低くなり、即ち、トランジスタの高周波特性が悪くなるので、スイッチング信号ＳＷに応じてトランジスタＱ３とＱ４がオン／オフを繰り返すスイッチング動作を行うとき、トランジスタＱ１のオフタイミングが遅れ、トランジスタＱ１とＱ２が同時にオン状態になることがある。この場合、電源電圧ＶCCの供給線と接地電位ＧＮＤ間に貫通電流が流れ、これは消費電力増加の原因となる。さらに、スイッチング動作時の貫通電流の発生により、回路内に大電流が流れ、スイッチングノイズが大きくなるという不利益が生じる。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力を低減でき、スイッチング時に発生するノイズを低減できる駆動回路およびそれを用いたチャージポンプ昇圧回路を提供することにある。
【００１４】
上記目的を達成するため、本発明の駆動回路は、第１の電源電圧の供給端子と出力端子との間に電気的に接続されている第１導電型の第１のトランジスタと、第２の電源電圧の供給端子と上記出力端子との間に電気的に接続されている第２導電型の第２のトランジスタと、入力信号に応じて上記第１及び第２のトランジスタの一方を導通状態とすると共に他方を非導通状態とする第１の制御回路と、上記第１のトランジスタが導通状態から非導通状態に遷移するまで上記第２のトランジスタの非導通状態を保持する第２の制御回路とを有し、
上記第２の制御回路は、上記第１の電源電圧の供給端子に電気的に接続されている第１導電型の第３のトランジスタと、上記第３のトランジスタと上記第２の電源電圧の供給端子との間に電気的に接続されているカレントミラー回路とを含み、
上記第１のトランジスタの制御端子は上記第３のトランジスタの制御端子に電気的に接続されており、上記第２のトランジスタの制御端子は上記カレントミラー回路に電気的に接続されている。
【００１５】
好ましくは、上記第１の制御回路は、上記第１の電源電圧の供給端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第１の抵抗素子及び第２導電型の第４のトランジスタと、上記第１の電源電圧の供給端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第２の抵抗素子及び第２導電型の第５のトランジスタとを含み、上記第１のトランジスタの制御端子は上記第２の抵抗素子と上記第５のトランジスタとの接続中点に電気的に接続されており、上記第２のトランジスタの制御端子は上記第１の抵抗素子と上記第４のトランジスタとの接続中点に電気的に接続されている。
また好ましくは、上記カレントミラー回路は、上記第３のトランジスタと上記第２の電源電圧の供給端子との間に電気的に接続されている第２導電型の第６のトランジスタと、上記第２のトランジスタの制御端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第２導電型の第７のトランジスタとを含み、上記第７のトランジスタの制御端子は上記第６のトランジスタの制御端子及び上記第３のトランジスタに電気的に接続されている。
【００１６】
また本発明のチャージポンプ昇圧回路は、電圧入力端子と電圧出力端子との間に直列に接続されている複数の整流素子と、上記複数の整流素子同士の奇数番目の接続中点と第１の制御端子との間にそれぞれ接続されている複数のコンデンサと、上記複数の整流素子同士の偶数番目の接続中点と第２の制御端子との間にそれぞれ接続されている複数のコンデンサと、上記第１の制御端子に第１の制御信号を供給する第１の駆動回路と、上記第２の制御端子に上記第１の制御信号と論理が逆である第２の制御信号を供給する第２の駆動回路とを含む昇圧制御回路とを有し、上記第１及び第２の駆動回路が上記駆動回路である。
【００１７】
【発明の実施の形態】
図１は本発明に係る駆動回路の一実施形態を示す回路図である。
図示のように、本実施形態の駆動回路ＣＨａｉ（ｉ＝１，２）は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４、ｐｎｐトランジスタＱ１，Ｑ５およびｎｐｎトランジスタＱ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７により構成されている。
【００１８】
トランジスタＱ３とＱ４のベースはともに入力端子Ｔinに接続され、トランジスタＱ３のコレクタは抵抗素子Ｒ１を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。同様に、トランジスタＱ４のコレクタは抵抗素子Ｒ２を介して電源電圧ＶCCの供給線に接続され、エミッタは接地されている。
【００１９】
トランジスタＱ１のベースはトランジスタＱ４のコレクタに接続され、エミッタは電源電圧ＶCCの供給線に接続され、トランジスタＱ２のベースはトランジスタＱ３のコレクタに接続され、エミッタは接地されている。さらにトランジスタＱ１とＱ２のコレクタ同士は接続され、その接続点が出力端子Ｔout に接続されている。
【００２０】
トランジスタＱ５のベースは抵抗素子Ｒ４を介してトランジスタＱ１のベースに接続され、エミッタは電源電圧ＶCCの供給線に接続されている。トランジスタＱ６とＱ７のベースは共通に接続され、その接続点はトランジスタＱ６のコレクタに接続される。さらに、その接続点は抵抗素子Ｒ３を介してトランジスタＱ５のコレクタに接続されている。
トランジスタＱ６とＱ７のエミッタは接地され、トランジスタＱ７のコレクタは、トランジスタＱ２のベースと同様にトランジスタＱ３のコレクタに接続されている。
【００２１】
上述した駆動回路において、トランジスタＱ６とＱ７は、カレントミラー回路を構成している。即ち、トランジスタＱ７のコレクタに流れる電流ｉb は、抵抗素子Ｒ３に流れる電流ｉa に応じて設定される。
【００２２】
以下、図１を参照しつつ、本実施形態の駆動回路の動作について説明する。
駆動回路ＣＨａ１，ＣＨａ２はそれぞれの入力端子Ｔinに入力される信号のレベルに応じて出力端子Ｔout の信号レベルが制御され、当該出力端子Ｔout にチャージ／ディスチャージ電流が出力される。例えば、入力信号がハイレベルのとき、トランジスタＱ３とＱ４がオンし、これらのトランジスタのコレクタはともにローレベルに保持される。これに応じて、トランジスタＱ１がオン、トランジスタＱ２がオフするので、出力端子Ｔout がハイレベルに保持される。また、当該出力端子Ｔout からチャージ電流Ｉout が出力される。
【００２３】
逆に、入力端子Ｔinがローレベルに保持されているとき、トランジスタＱ３とＱ４がオフし、これらのトランジスタのコレクタはともにハイレベルに保持される。これに応じて、トランジスタＱ１がオフ、トランジスタＱ２がオンするので、出力端子Ｔout がローレベルに保持され、また、出力端子Ｔout からトランジスタＱ２を介して接地側に流れる引き込み電流、即ち、ディスチャージ電流が供給される。
【００２４】
本実施形態において、トランジスタＱ５，Ｑ６およびＱ７を用いて、スイッチング動作時にトランジスタＱ１とＱ２を流れる貫通電流の発生を防止する。以下、これについてさらに詳細に説明する。
入力端子Ｔinの入力信号の立ち下がりに応じて、トランジスタＱ３とＱ４はオンからオフ状態に切り換わる。通常、トランジスタＱ３とＱ４のこの切り換えに伴い、トランジスタＱ１はオンからオフ状態に切り換わり、トランジスタＱ２はオフからオン状態に切り換わる。しかし、ラテラル構造を有するｐｎｐトランジスタＱ１の高周波特性が悪く、この切り換えはトランジスタＱ４の状態の切り換えより遅れて行われる。このため、もし何らの対策も施さない場合に、トランジスタＱ２が既にオン状態に切り換わったあと、トランジスタＱ１はまだオン状態にある。即ち、トランジスタＱ１とＱ２の切り換えに伴い、これらのトランジスタが同時にオンする状態が発生し、貫通電流が発生する。
【００２５】
本実施形態の駆動回路では、トランジスタＱ５およびトランジスタＱ６とＱ７で構成されたカレントミラー回路を用いて、貫通電流の発生を防止する切り換え制御手段を構成する。図１に示すように、トランジスタＱ５のベースは、抵抗素子Ｒ４を介してトランジスタＱ１のベースに接続されているので、トランジスタＱ５とＱ４のベース電圧はほぼ同じレベルに保持されている。このため、トランジスタＱ５とＱ１の特性が一致するようにこれらのトランジスタを形成すると、トランジスタＱ１がオンしているとき、トランジスタＱ５もオン状態にある。トランジスタＱ５のコレクタ電流ｉa はトランジスタＱ６とＱ７からなるカレントミラー回路に入力され、電流ｉa に応じた電流ｉb がトランジスタＱ７に流れる。
【００２６】
入力信号がローレベルに変化し、トランジスタＱ３がターンオフしたとき、電流ｉb が抵抗素子Ｒ１を流れて、抵抗素子Ｒ１に電圧降下（ｉb Ｒ１）が生じるので、トランジスタＱ２のベース電圧は（ＶCC−ｉb Ｒ１）となる。ここで、抵抗素子Ｒ１の抵抗値を適宜に設定することにより、トランジスタＱ２のベース電圧（ＶCC−ｉb Ｒ１）は、当該トランジスタＱ２のベース−エミッタ間電圧ＶBE2 より小さくすることができる。これによって、電流ｉb が抵抗素子Ｒ１を流れている間、トランジスタＱ２はオフ状態に保持される。
【００２７】
トランジスタＱ１がオンからオフ状態に切り換わると、これに従ってトランジスタＱ５もオフ状態に切り換わる。電流ｉa の低下に伴って電流ｉb も低下し、トランジスタＱ２のベース電圧が上昇する。トランジスタＱ２のベース−エミッタ間電圧ＶBE2 に達すると、トランジスタＱ２がオンする。
【００２８】
即ち、本実施形態の昇圧回路においては、入力端子Ｔinから入力される制御信号に応じてトランジスタＱ１とＱ２をオン／オフさせ、出力端子Ｔout にチャージ／ディスチャージ電流を出力する。トランジスタＱ１とほぼ同じ特性を持つトランジスタＱ５のベースをトランジスタＱ１のベースに接続し、トランジスタＱ５にトランジスタＱ１のオン／オフに応じた電流を発生させる。当該トランジスタＱ５の電流をトランジスタＱ６とＱ７からなるカレントミラー回路により抵抗素子Ｒ１側に折り返すことで、トランジスタＱ１がオンしている間、トランジスタＱ２のベース電圧を低く設定し、トランジスタＱ２をオフ状態に保持することにより、トランジスタＱ１とＱ２が同時にオンすることを回避させる。このため、トランジスタＱ１とＱ２を流れる貫通電流を低減でき、当該貫通電流により発生するスイッチングノイズを抑制できる。
【００２９】
本発明では、上述した駆動回路ＣＨａ１，ＣＨａ２を用いて、図２に示す昇圧制御回路１０が構成される。ただし、この場合、駆動回路ＣＨａ１の入力端子に交互にハイレベルとローレベルをとるスイッチング信号ＳＷ、例えば、所定の周波数を持つクロック信号が入力される。一方、駆動回路ＣＨａ２の入力端子Ｔinにはスイッチング信号ＳＷの論理反転信号が入力される。この場合、図２において、駆動回路ＣＨａ１の出力端子をインバータを介して駆動回路ＣＨａ２入力端子に接続すればよい。駆動回路ＣＨａ１の出力端子Ｔout は、例えば、図２に示すキャパシタＣ１，Ｃ３，Ｃ５に接続され、駆動回路ＣＨａ２の出力端子Ｔout は、図２に示すキャパシタＣ２，Ｃ４，Ｃ６に接続されている。このように構成された昇圧回路において、スイッチング信号ＳＷに応じて、キャパシタＣ１〜Ｃ６が順次チャージまたはディスチャージされるので、昇圧回路の出力端子から電源電圧より高い昇圧電圧ＶB が得られる。
【００３０】
上述した駆動回路ＣＨａ１，ＣＨａ２を用いて構成された昇圧回路において、それぞれの駆動回路ＣＨａ１，ＣＨａ２の貫通電流を低減させることにより昇圧回路全体の消費電力を低減でき、さらに、貫通電流によって発生するスイッチングノイズを低減できるので、昇圧回路とアナログ集積回路が混在する集積回路を容易に構成でき、多用途のＩＣ回路に適用することができる。
【００３１】
【発明の効果】
以上説明したように、本発明の駆動回路およびそれを用いた昇圧回路によれば、簡単な回路構成でスイッチング動作により発生する貫通電流を低減させることにより、消費電力を低減でき、さらに貫通電流によるスイッチングノイズの発生を抑制でき、アナログ回路が混在する多用途半導体集積回路を構成できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る駆動回路の一実施形態を示す回路図である。
【図２】駆動回路を含む昇圧回路の構成を示す回路図である。
【図３】従来の駆動回路の一例を示す回路図である。
【符号の説明】
１０…昇圧制御回路、ＣＨ１，ＣＨ２，ＣＨａ１，ＣＨａ２…駆動回路、Ｑ１，Ｑ５…ｐｎｐトランジスタ、Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７…ｎｐｎトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (4)
- 第１の電源電圧の供給端子と出力端子との間に電気的に接続されている第１導電型の第１のトランジスタと、
第２の電源電圧の供給端子と上記出力端子との間に電気的に接続されている第２導電型の第２のトランジスタと、
入力信号に応じて上記第１及び第２のトランジスタの一方を導通状態とすると共に他方を非導通状態とする第１の制御回路と、
上記第１のトランジスタが導通状態から非導通状態に遷移するまで上記第２のトランジスタの非導通状態を保持する第２の制御回路と、
を有し、
上記第２の制御回路は、上記第１の電源電圧の供給端子に電気的に接続されている第１導電型の第３のトランジスタと、上記第３のトランジスタと上記第２の電源電圧の供給端子との間に電気的に接続されているカレントミラー回路とを含み、
上記第１のトランジスタの制御端子は上記第３のトランジスタの制御端子に電気的に接続されており、上記第２のトランジスタの制御端子は上記カレントミラー回路に電気的に接続されている、
駆動回路。 - 上記第１の制御回路は、上記第１の電源電圧の供給端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第１の抵抗素子及び第２導電型の第４のトランジスタと、上記第１の電源電圧の供給端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第２の抵抗素子及び第２導電型の第５のトランジスタとを含み、
上記第１のトランジスタの制御端子は上記第２の抵抗素子と上記第５のトランジスタとの接続中点に電気的に接続されており、上記第２のトランジスタの制御端子は上記第１の抵抗素子と上記第４のトランジスタとの接続中点に電気的に接続されている、
請求項１に記載の駆動回路。 - 上記カレントミラー回路は、上記第３のトランジスタと上記第２の電源電圧の供給端子との間に電気的に接続されている第２導電型の第６のトランジスタと、上記第２のトランジスタの制御端子と上記第２の電源電圧の供給端子との間に電気的に接続されている第２導電型の第７のトランジスタとを含み、
上記第７のトランジスタの制御端子は上記第６のトランジスタの制御端子及び上記第３のトランジスタに電気的に接続されている、
請求項１または２に記載の駆動回路。 - 電圧入力端子と電圧出力端子との間に直列に接続されている複数の整流素子と、
上記複数の整流素子同士の奇数番目の接続中点と第１の制御端子との間にそれぞれ接続されている複数のコンデンサと、
上記複数の整流素子同士の偶数番目の接続中点と第２の制御端子との間にそれぞれ接続されている複数のコンデンサと、
上記第１の制御端子に第１の制御信号を供給する第１の駆動回路と、上記第２の制御端子に上記第１の制御信号と論理が逆である第２の制御信号を供給する第２の駆動回路とを含む昇圧制御回路と、
を有するチャージポンプ昇圧回路において、
上記第１及び第２の駆動回路が請求項１、２、又は３に記載の駆動回路であるチャージポンプ昇圧回路。
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