JP3380604B2 - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JP3380604B2 JP3380604B2 JP26000293A JP26000293A JP3380604B2 JP 3380604 B2 JP3380604 B2 JP 3380604B2 JP 26000293 A JP26000293 A JP 26000293A JP 26000293 A JP26000293 A JP 26000293A JP 3380604 B2 JP3380604 B2 JP 3380604B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- transistor
- base
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 16
- 238000004088 simulation Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチングレギュレ
ータなどのスイッチング素子を高速に動作させるオーバ
ードライブ機能を有する駆動回路に関するものである。
ータなどのスイッチング素子を高速に動作させるオーバ
ードライブ機能を有する駆動回路に関するものである。
【０００２】
【従来の技術】従来、スイッチングレギュレータなどで
ＩＣ外部に取り付けられたスイッチング素子としてのｐ
ｎｐ型あるいはｎｐｎ型トランジスタのコレクタ電圧を
高速に変化（上昇または下降）させる場合、ドライブ回
路に外付けの容量素子（キャパシタ）を付加することに
より、外付けトランジスタのベース電流を一時的に増加
させ、高速動作を行っている。
ＩＣ外部に取り付けられたスイッチング素子としてのｐ
ｎｐ型あるいはｎｐｎ型トランジスタのコレクタ電圧を
高速に変化（上昇または下降）させる場合、ドライブ回
路に外付けの容量素子（キャパシタ）を付加することに
より、外付けトランジスタのベース電流を一時的に増加
させ、高速動作を行っている。
【０００３】図５は、従来のオーバードライブ回路の第
１の構成例を示す回路図である。図５において、Ｉe1は
電流源、Ｑ1 ，Ｑ2 はｎｐｎ型トランジスタ、Ｄ1 はダ
イオード、Ｒ1 は抵抗素子、Ｃ1 は外付けキャパシタ、
ＱＰＴ1 は外付けのｐｎｐ型トランジスタ、ＳＤ1 はシ
ョットキーダイオード、Ｌ1 はコイル、Ｃ2 はキャパシ
タ、ＶCCは電源電圧、Ｔ1 ，Ｔ2 ，Ｔ3 はＩＣの入出力
端子（以下、ＩＣ端子という）をそれぞれ示している。
１の構成例を示す回路図である。図５において、Ｉe1は
電流源、Ｑ1 ，Ｑ2 はｎｐｎ型トランジスタ、Ｄ1 はダ
イオード、Ｒ1 は抵抗素子、Ｃ1 は外付けキャパシタ、
ＱＰＴ1 は外付けのｐｎｐ型トランジスタ、ＳＤ1 はシ
ョットキーダイオード、Ｌ1 はコイル、Ｃ2 はキャパシ
タ、ＶCCは電源電圧、Ｔ1 ，Ｔ2 ，Ｔ3 はＩＣの入出力
端子（以下、ＩＣ端子という）をそれぞれ示している。
【０００４】本回路では、ＩＣ内部に電流源Ｉe1、ｎｐ
ｎ型トランジスタＱ1 ，Ｑ2 、ダイオードＤ1 、抵抗素
子Ｒ1 が形成されており、各素子は以下のように接続さ
れている。すなわち、トランジスタＱ1 のコレクタおよ
びベースは電流源Ｉe1に接続され、エミッタはダイオー
ドＤ1 のアノードに接続されている。ダイオードＤ1 の
カソードは接地されている。トランジスタＱ1 のコレク
タとベースとの接続中点はトランジスタＱ2 のベースに
接続されている。トランジスタＱ2 のコレクタはＩＣ端
子Ｔ1 に接続され、エミッタは抵抗素子Ｒ1 の一端およ
びＩＣ端子Ｔ2 に接続されており、抵抗素子Ｒ1 の他端
は接地されている。外付けキャパシタＣ1 の一方の電極
はＩＣ端子Ｔ2 に接続され、他方の電極はＩＣ端子Ｔ3
に接続されている。また、外付けのトランジスタＱＰＴ
1 のエミッタは電源電圧ＶCCの供給ラインに接続され、
ベースはＩＣ端子Ｔ1 に接続され、コレクタはショット
キーダイオードＳＤ1 のカソードおよびコイルＬ1 の一
端に接続されている。ショットキーダイオードＳＤ1 の
アノードは接地され、コイルＬ1 の他端はキャパシタＣ
2 の一方の電極に接続され、キャパシタＣ2 の他方の電
極は接地されており、コイルＬ1 の他端とキャパシタＣ
2 の一方の電極との接続中点が図示しない負荷に接続さ
れる。
ｎ型トランジスタＱ1 ，Ｑ2 、ダイオードＤ1 、抵抗素
子Ｒ1 が形成されており、各素子は以下のように接続さ
れている。すなわち、トランジスタＱ1 のコレクタおよ
びベースは電流源Ｉe1に接続され、エミッタはダイオー
ドＤ1 のアノードに接続されている。ダイオードＤ1 の
カソードは接地されている。トランジスタＱ1 のコレク
タとベースとの接続中点はトランジスタＱ2 のベースに
接続されている。トランジスタＱ2 のコレクタはＩＣ端
子Ｔ1 に接続され、エミッタは抵抗素子Ｒ1 の一端およ
びＩＣ端子Ｔ2 に接続されており、抵抗素子Ｒ1 の他端
は接地されている。外付けキャパシタＣ1 の一方の電極
はＩＣ端子Ｔ2 に接続され、他方の電極はＩＣ端子Ｔ3
に接続されている。また、外付けのトランジスタＱＰＴ
1 のエミッタは電源電圧ＶCCの供給ラインに接続され、
ベースはＩＣ端子Ｔ1 に接続され、コレクタはショット
キーダイオードＳＤ1 のカソードおよびコイルＬ1 の一
端に接続されている。ショットキーダイオードＳＤ1 の
アノードは接地され、コイルＬ1 の他端はキャパシタＣ
2 の一方の電極に接続され、キャパシタＣ2 の他方の電
極は接地されており、コイルＬ1 の他端とキャパシタＣ
2 の一方の電極との接続中点が図示しない負荷に接続さ
れる。
【０００５】このような構成において、電流源Ｉe1によ
る電流がトランジスタＱ1 のコレクタ、ベースおよびト
ランジスタＱ2 のベースに供給される。これにより、ト
ランジスタＱ1 およびＱ2 がオン状態となり、トランジ
スタで構成されるダイオードＤ1 のベース・エミッタ電
圧ＶBE分が電圧Ｖ1 として抵抗素子Ｒ1 の両端に印加さ
れる。このとき、初期状態では、外付けキャパシタＣ1
にトランジスタＱ2 から電荷が流れ込む時間だけ、図６
に示すようになオーバードライブ電流ＩOVR が流れ、こ
の電流が外付けトランジスタＱＰＴ1 のベースに供給さ
れる。したがって、外付けトランジスタＱＰＴ1 のコレ
クタ電ＶP1は、図７に示すように、立ち上がりが急速に
変化する。これにより、高速動作が実現されて、変換効
率が上がる。
る電流がトランジスタＱ1 のコレクタ、ベースおよびト
ランジスタＱ2 のベースに供給される。これにより、ト
ランジスタＱ1 およびＱ2 がオン状態となり、トランジ
スタで構成されるダイオードＤ1 のベース・エミッタ電
圧ＶBE分が電圧Ｖ1 として抵抗素子Ｒ1 の両端に印加さ
れる。このとき、初期状態では、外付けキャパシタＣ1
にトランジスタＱ2 から電荷が流れ込む時間だけ、図６
に示すようになオーバードライブ電流ＩOVR が流れ、こ
の電流が外付けトランジスタＱＰＴ1 のベースに供給さ
れる。したがって、外付けトランジスタＱＰＴ1 のコレ
クタ電ＶP1は、図７に示すように、立ち上がりが急速に
変化する。これにより、高速動作が実現されて、変換効
率が上がる。
【０００６】図８は、従来のオーバードライブ回路の第
２の構成例を示す回路図である。図８において、Ｉe2は
電流源、Ｐ1 はｐｎｐ型トランジスタ、Ｑ3 ，Ｑ4 はｎ
ｐｎ型トランジスタ、Ｄ2 ，Ｄ3 はダイオード、Ｒ2 は
抵抗素子、Ｃ3 は外付けキャパシタ、ＱＰＴ1 は外付け
のｐｎｐ型トランジスタ、ＳＤ1 はショットキーダイオ
ード、Ｌ1 はコイル、Ｃ2 はキャパシタ、ＶCCは電源電
圧、Ｔ1 ，Ｔ2 ，Ｔ3 はＩＣの入出力端子をそれぞれ示
している。
２の構成例を示す回路図である。図８において、Ｉe2は
電流源、Ｐ1 はｐｎｐ型トランジスタ、Ｑ3 ，Ｑ4 はｎ
ｐｎ型トランジスタ、Ｄ2 ，Ｄ3 はダイオード、Ｒ2 は
抵抗素子、Ｃ3 は外付けキャパシタ、ＱＰＴ1 は外付け
のｐｎｐ型トランジスタ、ＳＤ1 はショットキーダイオ
ード、Ｌ1 はコイル、Ｃ2 はキャパシタ、ＶCCは電源電
圧、Ｔ1 ，Ｔ2 ，Ｔ3 はＩＣの入出力端子をそれぞれ示
している。
【０００７】本回路は、図５の回路のトランジスタ
Ｑ1 ，Ｑ2 およびダイオードＤ1 を、ダイオードＤ3 ，
トランジスタＰ1 およびダイオードＤ2 により置き換え
た構成となっており、外付けキャパシタＣ3 および抵抗
素子Ｒ2 は図５の外付けキャパシタＣ1 および抵抗素子
Ｒ1 と同様の役割を果たしており、以下に示すように、
ＩＣ内の各素子の接続関係が図５の回路と異なる。
Ｑ1 ，Ｑ2 およびダイオードＤ1 を、ダイオードＤ3 ，
トランジスタＰ1 およびダイオードＤ2 により置き換え
た構成となっており、外付けキャパシタＣ3 および抵抗
素子Ｒ2 は図５の外付けキャパシタＣ1 および抵抗素子
Ｒ1 と同様の役割を果たしており、以下に示すように、
ＩＣ内の各素子の接続関係が図５の回路と異なる。
【０００８】すなわち、ダイオードＤ2 のアノードが電
源電圧ＶCCに接続され、カソードはダイオードＤ3 のア
ノードに接続されている。ダイオードＤ3 のカソードは
電流源Ｉe2およびトランジスタＰ1 のベースに接続され
ている。トランジスタＰ1 のエミッタは抵抗素子Ｒ2 の
一端およびＩＣ端子Ｔ3 に接続され、コレクタはトラン
ジスタＱ3 のコレクタおよびベースに接続されている。
抵抗素子Ｒ2 の他端は電源電圧ＶCCおよびＩＣ端子Ｔ2
に接続されている。外付けキャパシタＣ3 の一方の電極
はＩＣ端子Ｔ2 に接続され、他方の電極はＩＣ端子Ｔ3
に接続されている。トランジスタＱ3 のエミッタは接地
され、コレクタとベースとの接続中点はトランジスタＱ
4 のベースに接続されている。トランジスタＱ4 のコレ
クタはＩＣ端子Ｔ1 に接続され、エミッタは接地されて
いる。
源電圧ＶCCに接続され、カソードはダイオードＤ3 のア
ノードに接続されている。ダイオードＤ3 のカソードは
電流源Ｉe2およびトランジスタＰ1 のベースに接続され
ている。トランジスタＰ1 のエミッタは抵抗素子Ｒ2 の
一端およびＩＣ端子Ｔ3 に接続され、コレクタはトラン
ジスタＱ3 のコレクタおよびベースに接続されている。
抵抗素子Ｒ2 の他端は電源電圧ＶCCおよびＩＣ端子Ｔ2
に接続されている。外付けキャパシタＣ3 の一方の電極
はＩＣ端子Ｔ2 に接続され、他方の電極はＩＣ端子Ｔ3
に接続されている。トランジスタＱ3 のエミッタは接地
され、コレクタとベースとの接続中点はトランジスタＱ
4 のベースに接続されている。トランジスタＱ4 のコレ
クタはＩＣ端子Ｔ1 に接続され、エミッタは接地されて
いる。
【０００９】図８の回路においては、電流源Ｉe2による
電流が流れはじめると、初期状態では、外付けキャパシ
タＣ3 の電荷がトランジスタＰ1 を介して流れ出す時間
だけ、トランジスタＰ1 のコレクタに、図９に示すよう
なオーバードライブ電流ＩOVR が流れる。すなわち、ト
ランジスタＰ1 のコレクタ電流Ｉ P1は、図９に示すよう
に、一時的にオーバードライブ電流ＩOVR が流れる。こ
のようなトランジスタＰ1 のコレクタ電流はＩP1は、カ
レントミラー回路を構成するトランジスタＱ3 ，Ｑ4 に
より増幅されて、電流ＩQ4として外付けトランジスタＱ
ＰＴ1 のベースに供給される。したがって、外付けトラ
ンジスタＱＰＴ1 のコレクタ電圧ＶP1は、図７に示すよ
うに、立ち上がりが急速に変化し、これにより、高速動
作が実現されて、変換効率が上がる。
電流が流れはじめると、初期状態では、外付けキャパシ
タＣ3 の電荷がトランジスタＰ1 を介して流れ出す時間
だけ、トランジスタＰ1 のコレクタに、図９に示すよう
なオーバードライブ電流ＩOVR が流れる。すなわち、ト
ランジスタＰ1 のコレクタ電流Ｉ P1は、図９に示すよう
に、一時的にオーバードライブ電流ＩOVR が流れる。こ
のようなトランジスタＰ1 のコレクタ電流はＩP1は、カ
レントミラー回路を構成するトランジスタＱ3 ，Ｑ4 に
より増幅されて、電流ＩQ4として外付けトランジスタＱ
ＰＴ1 のベースに供給される。したがって、外付けトラ
ンジスタＱＰＴ1 のコレクタ電圧ＶP1は、図７に示すよ
うに、立ち上がりが急速に変化し、これにより、高速動
作が実現されて、変換効率が上がる。
【００１０】
【発明が解決しようとする課題】ところで、近年、ビデ
オカメラなどの携帯用機器などにおいては、ＩＣの外付
け部品を一つでも減らして、実装面積を小さくしようと
する傾向にある。しかしながら、上述した従来の回路で
は、図５の回路におけるキャパシタＣ1の容量として数
百〜数千ｐＦ、図８の回路におけるキャパシタＣ3 の容
量として数十〜数百ｐＦが必要となる。数十ｐＦのキャ
パシタをＩＣ内部に形成することも考えられるが、これ
ではチップ面積の増大を招き、ＩＣコストの増加につな
がるなどの問題がある。したがって、上述のキャパシタ
はＩＣに外付けするしかなく、実状に反した構成をとら
ざるを得ず、装置の大型化を招く要因になっている。
オカメラなどの携帯用機器などにおいては、ＩＣの外付
け部品を一つでも減らして、実装面積を小さくしようと
する傾向にある。しかしながら、上述した従来の回路で
は、図５の回路におけるキャパシタＣ1の容量として数
百〜数千ｐＦ、図８の回路におけるキャパシタＣ3 の容
量として数十〜数百ｐＦが必要となる。数十ｐＦのキャ
パシタをＩＣ内部に形成することも考えられるが、これ
ではチップ面積の増大を招き、ＩＣコストの増加につな
がるなどの問題がある。したがって、上述のキャパシタ
はＩＣに外付けするしかなく、実状に反した構成をとら
ざるを得ず、装置の大型化を招く要因になっている。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、チップ面積の増大、ＩＣコスト
の増加を招くことなく、外付け部品の減少を図れるオー
バードライブ機能を有する駆動回路を提供することにあ
る。
のであり、その目的は、チップ面積の増大、ＩＣコスト
の増加を招くことなく、外付け部品の減少を図れるオー
バードライブ機能を有する駆動回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の駆動回路は、スイッチングトランジスタを
駆動するための駆動回路であって、共通ノードに対して
上記スイッチングトランジスタを駆動するためのオーバ
ードライブ電流に対応する第１の電流を供給する第１の
電流源回路と、上記第１の電流源回路に接続され、上記
第１の電流源回路が所定の期間に上記第１の電流を供給
するように制御する第１の回路と、上記共通ノードに対
して上記スイッチングトランジスタを駆動する通常電流
に対応する上記第１の電流よりも小さい第２の電流を供
給する第２の電流源回路と、上記第１の回路と上記第２
の電流源回路とに接続され、上記所定の期間経過後に上
記第１の電流源回路が上記第１の電流の供給を停止する
ように制御するとともに上記第２の電流源回路が上記第
２の電流を供給するように制御する第２の回路とを有す
る。
め、本発明の駆動回路は、スイッチングトランジスタを
駆動するための駆動回路であって、共通ノードに対して
上記スイッチングトランジスタを駆動するためのオーバ
ードライブ電流に対応する第１の電流を供給する第１の
電流源回路と、上記第１の電流源回路に接続され、上記
第１の電流源回路が所定の期間に上記第１の電流を供給
するように制御する第１の回路と、上記共通ノードに対
して上記スイッチングトランジスタを駆動する通常電流
に対応する上記第１の電流よりも小さい第２の電流を供
給する第２の電流源回路と、上記第１の回路と上記第２
の電流源回路とに接続され、上記所定の期間経過後に上
記第１の電流源回路が上記第１の電流の供給を停止する
ように制御するとともに上記第２の電流源回路が上記第
２の電流を供給するように制御する第２の回路とを有す
る。
【００１３】
【作用】本発明のオーバードライブ機能を有する駆動回
路によれば、スイッチングトランジスタへの駆動用電流
の供給が開始されると、まず、第１の回路により第１の
電流源回路が起動される。これにより、第１の電流源回
路から大きな値の第１の電流が、オーバードライブ電流
に対応する電流として外付けのスイッチングトランジス
タの駆動のために供給される。第１の電流の供給開始か
ら所定時間が経過すると、第２の回路により第１の回路
による第１の電流源回路の動作が停止される。これと同
時に、第２の回路により第２の電流源回路が起動され
る。これにより、第２の電流源回路から第１の電流より
小さな値の第２の電流が、スイッチングトランジスタの
定常電流に対応する電流として外付けのスイッチングト
ランジスタの駆動のために供給される。
路によれば、スイッチングトランジスタへの駆動用電流
の供給が開始されると、まず、第１の回路により第１の
電流源回路が起動される。これにより、第１の電流源回
路から大きな値の第１の電流が、オーバードライブ電流
に対応する電流として外付けのスイッチングトランジス
タの駆動のために供給される。第１の電流の供給開始か
ら所定時間が経過すると、第２の回路により第１の回路
による第１の電流源回路の動作が停止される。これと同
時に、第２の回路により第２の電流源回路が起動され
る。これにより、第２の電流源回路から第１の電流より
小さな値の第２の電流が、スイッチングトランジスタの
定常電流に対応する電流として外付けのスイッチングト
ランジスタの駆動のために供給される。
【００１４】
【実施例】図１は、本発明に係るオーバードライブ機能
を有する駆動回路の第１の実施例を示す回路図である。
図１において、Ｉe11 は電流源、Ｑ11〜Ｑ13はｎｐｎ型
トランジスタ、ＰＧ11，ＰＧ12はｐｎｐ型トランジスタ
群、Ｒ11〜Ｒ14は抵抗素子、ＱM11 〜ＱM15 はカレント
ミラー回路ＭＲ用ｎｐｎ型トランジスタ、ＱＰＴ1 は外
付けｐｎｐ型トランジスタ、Ｔ1 はＩＣ端子、ＶCCは電
源電圧をそれぞれ示している。
を有する駆動回路の第１の実施例を示す回路図である。
図１において、Ｉe11 は電流源、Ｑ11〜Ｑ13はｎｐｎ型
トランジスタ、ＰＧ11，ＰＧ12はｐｎｐ型トランジスタ
群、Ｒ11〜Ｒ14は抵抗素子、ＱM11 〜ＱM15 はカレント
ミラー回路ＭＲ用ｎｐｎ型トランジスタ、ＱＰＴ1 は外
付けｐｎｐ型トランジスタ、Ｔ1 はＩＣ端子、ＶCCは電
源電圧をそれぞれ示している。
【００１５】ｐｎｐ型トランジスタ群ＰＧ11は、ｐｎｐ
型トランジスタＰ111 〜Ｐ113 のベース同士、エミッタ
同士、並びにコレクタ同士を接続して構成されている。
同様に、ｐｎｐ型トランジスタ群ＰＧ12は、ｐｎｐ型ト
ランジスタＰ121 〜Ｐ 123 のベース同士、エミッタ同
士、並びにコレクタ同士を接続して構成されている。ま
た、カレントミラー回路ＭＲのｎｐｎ型トランジスタＱ
M13 〜ＱM15 のベース同士、エミッタ同士、並びにコレ
クタ同士が接続されている。
型トランジスタＰ111 〜Ｐ113 のベース同士、エミッタ
同士、並びにコレクタ同士を接続して構成されている。
同様に、ｐｎｐ型トランジスタ群ＰＧ12は、ｐｎｐ型ト
ランジスタＰ121 〜Ｐ 123 のベース同士、エミッタ同
士、並びにコレクタ同士を接続して構成されている。ま
た、カレントミラー回路ＭＲのｎｐｎ型トランジスタＱ
M13 〜ＱM15 のベース同士、エミッタ同士、並びにコレ
クタ同士が接続されている。
【００１６】以下に、図１における各素子の接続関係に
ついて説明する。ｎｐｎ型トランジスタＱ11のコレクタ
はｐｎｐ型トランジスタ群ＰＧ11のベース同士の接続中
点、抵抗素子Ｒ13の一端およびｎｐｎ型トランジスタＱ
12のベースにそれぞれ接続され、ベースはｎｐｎ型トラ
ンジスタＱ13のエミッタおよび抵抗素子Ｒ11の一端に接
続され、エミッタは抵抗素子Ｒ11の他端およびｎｐｎ型
トランジスタＱ12のエミッタにそれぞれ接続されてい
る。トランジスタＱ11のエミッタと抵抗素子Ｒ11の他端
との接続中点はノードＮＤ 1 を構成し、定電流源Ｉe11
に接続されている。また、ｎｐｎトランジスタＱ12のコ
レクタはｐｎｐ型トランジスタ群ＰＧ12のベース同士の
接続中点に接続されている。
ついて説明する。ｎｐｎ型トランジスタＱ11のコレクタ
はｐｎｐ型トランジスタ群ＰＧ11のベース同士の接続中
点、抵抗素子Ｒ13の一端およびｎｐｎ型トランジスタＱ
12のベースにそれぞれ接続され、ベースはｎｐｎ型トラ
ンジスタＱ13のエミッタおよび抵抗素子Ｒ11の一端に接
続され、エミッタは抵抗素子Ｒ11の他端およびｎｐｎ型
トランジスタＱ12のエミッタにそれぞれ接続されてい
る。トランジスタＱ11のエミッタと抵抗素子Ｒ11の他端
との接続中点はノードＮＤ 1 を構成し、定電流源Ｉe11
に接続されている。また、ｎｐｎトランジスタＱ12のコ
レクタはｐｎｐ型トランジスタ群ＰＧ12のベース同士の
接続中点に接続されている。
【００１７】ｐｎｐ型トランジスタ群ＰＧ11のコレクタ
同士の接続中点はｐｎｐ型トランジスタ群ＰＧ12のコレ
クタ同士の接続中点、並びにカレントミラー回路ＭＲの
トランジスタＱM11 のベースおよびトランジスタＱM12
のコレクタにそれぞれ接続され、エミッタ同士の接続中
点は抵抗素子Ｒ12の一端に接続されている。ｐｎｐ型ト
ランジスタ群ＰＧ12のエミッタ同士の接続中点は抵抗素
子Ｒ14の一端に接続されている。また、抵抗素子Ｒ12，
Ｒ13およびＲ14の他端は電源電圧ＶCCに接続されてい
る。これら抵抗素子Ｒ12，Ｒ13およびＲ14の抵抗値は、
たとえば抵抗素子Ｒ12の抵抗値が２ｋΩ、抵抗素子Ｒ13
の抵抗値が５０ｋΩ、抵抗素子Ｒ14の抵抗値が２００Ω
に設定される。
同士の接続中点はｐｎｐ型トランジスタ群ＰＧ12のコレ
クタ同士の接続中点、並びにカレントミラー回路ＭＲの
トランジスタＱM11 のベースおよびトランジスタＱM12
のコレクタにそれぞれ接続され、エミッタ同士の接続中
点は抵抗素子Ｒ12の一端に接続されている。ｐｎｐ型ト
ランジスタ群ＰＧ12のエミッタ同士の接続中点は抵抗素
子Ｒ14の一端に接続されている。また、抵抗素子Ｒ12，
Ｒ13およびＲ14の他端は電源電圧ＶCCに接続されてい
る。これら抵抗素子Ｒ12，Ｒ13およびＲ14の抵抗値は、
たとえば抵抗素子Ｒ12の抵抗値が２ｋΩ、抵抗素子Ｒ13
の抵抗値が５０ｋΩ、抵抗素子Ｒ14の抵抗値が２００Ω
に設定される。
【００１８】カレントミラー回路ＭＲのトランジスタＱ
M11 のコレクタは電源電圧ＶCCに接続され、エミッタは
トランジスタＱM12 のベースおよびトランジスタＱM13
〜Ｑ M15 のベース同士の接続中点に接続されている。ま
た、トランジスタＱM12 のエミッタとトランジスタＱ
M13 〜ＱM15 のエミッタ同士の接続中点とはともに接地
され、トランジスタＱM13 〜ＱM15 のコレクタ同士の接
続中点がＩＣ端子Ｔ1 に接続されている。このＩＣ端子
Ｔ1 は外付けｐｎｐ型トランジスタＱＰＴ1 のベースに
接続されている。外付けｐｎｐ型トランジスタＱＰＴ1
のエミッタは電源電圧ＶCCに接続され、コレクタは図５
と同様にショットキーダイオードＳＤ1 、コイルＬ1 に
接続される。
M11 のコレクタは電源電圧ＶCCに接続され、エミッタは
トランジスタＱM12 のベースおよびトランジスタＱM13
〜Ｑ M15 のベース同士の接続中点に接続されている。ま
た、トランジスタＱM12 のエミッタとトランジスタＱ
M13 〜ＱM15 のエミッタ同士の接続中点とはともに接地
され、トランジスタＱM13 〜ＱM15 のコレクタ同士の接
続中点がＩＣ端子Ｔ1 に接続されている。このＩＣ端子
Ｔ1 は外付けｐｎｐ型トランジスタＱＰＴ1 のベースに
接続されている。外付けｐｎｐ型トランジスタＱＰＴ1
のエミッタは電源電圧ＶCCに接続され、コレクタは図５
と同様にショットキーダイオードＳＤ1 、コイルＬ1 に
接続される。
【００１９】次に、上記構成による動作を説明する。ま
ず、電流源Ｉe11 に電流が流れはじめ、ノードＮＤ1 の
電圧が降下しはじめると、トランジスタＱ11のベース・
エミッタ間に抵抗素子Ｒ11が接続され、トランジスタＱ
12のベースには電源電圧ＶCCより抵抗素子Ｒ13が接続さ
れていることから、トランジスタＱ11とＱ12とでは、ト
ランジスタＱ12が先にオン状態となる。トランジスタＱ
12のコレクタはｐｎｐ型トランジスタ群ＰＧ12のベース
同士の接続中点に接続されていることから、トランジス
タＱ12がオン状態になったことに伴いｐｎｐ型トランジ
スタ群ＰＧ12にベース電流が流れる。
ず、電流源Ｉe11 に電流が流れはじめ、ノードＮＤ1 の
電圧が降下しはじめると、トランジスタＱ11のベース・
エミッタ間に抵抗素子Ｒ11が接続され、トランジスタＱ
12のベースには電源電圧ＶCCより抵抗素子Ｒ13が接続さ
れていることから、トランジスタＱ11とＱ12とでは、ト
ランジスタＱ12が先にオン状態となる。トランジスタＱ
12のコレクタはｐｎｐ型トランジスタ群ＰＧ12のベース
同士の接続中点に接続されていることから、トランジス
タＱ12がオン状態になったことに伴いｐｎｐ型トランジ
スタ群ＰＧ12にベース電流が流れる。
【００２０】ここで、抵抗素子Ｒ11およびトランジスタ
Ｑ13に流れる電流を無視すると、ノードＮＤ1 の電位
が、（ＶCC−２ＶBE）になるときまで、トランジスタＱ
12のエミッタには電流ＩQ12 が流れる。トランジスタＱ
12の飽和電圧ＶCESATQ12を仮に０．１Ｖとすると、抵抗
素子Ｒ 14にかかる電圧Ｖ14は、次式に示すようになる。 Ｖ14＝ＶBEQ13 ＋ＶBEQ11 −ＶCESATQ12−ＶBEPG12 ＝ ０．７＋０．７ − ０．１ −０．７ ＝ ０．６ …(1)
Ｑ13に流れる電流を無視すると、ノードＮＤ1 の電位
が、（ＶCC−２ＶBE）になるときまで、トランジスタＱ
12のエミッタには電流ＩQ12 が流れる。トランジスタＱ
12の飽和電圧ＶCESATQ12を仮に０．１Ｖとすると、抵抗
素子Ｒ 14にかかる電圧Ｖ14は、次式に示すようになる。 Ｖ14＝ＶBEQ13 ＋ＶBEQ11 −ＶCESATQ12−ＶBEPG12 ＝ ０．７＋０．７ − ０．１ −０．７ ＝ ０．６ …(1)
【００２１】したがって、ｐｎｐ型トランジスタ群ＰＧ
12の電流増幅率ｈfeを無限大とすると、ｐｎｐ型トラン
ジスタ群ＰＧ12のコレクタには次式で示す値の電流Ｉ
PG12がオーバードライブ電流として流れる。 ＩPG12＝０．６Ｖ／Ｒ14V …(2) ここで、Ｒ14V は抵抗素子Ｒ14の抵抗値を示している。
ただし、実際には、過渡的に動作するため、ｐｎｐ型ト
ランジスタ群ＰＧ12のコレクタ電流ＩPG12の値は、上記
（２）式で与えられる値より小さくなる。このオーバー
ドライブ電流は、カレントミラー回路ＭＲで増幅作用を
受け、ＩＣ端子Ｔ1 を介して外付けトランジスタＱＰＴ
1 のベースに供給される。増幅されたオーバードライブ
電流の供給に伴い、外付けトランジスタＱＰＴ1のコレ
クタ電圧ＶP1はその立ち上がりが急速に変化し、これに
より、高速動作が実現されて、変換効率が上がる。
12の電流増幅率ｈfeを無限大とすると、ｐｎｐ型トラン
ジスタ群ＰＧ12のコレクタには次式で示す値の電流Ｉ
PG12がオーバードライブ電流として流れる。 ＩPG12＝０．６Ｖ／Ｒ14V …(2) ここで、Ｒ14V は抵抗素子Ｒ14の抵抗値を示している。
ただし、実際には、過渡的に動作するため、ｐｎｐ型ト
ランジスタ群ＰＧ12のコレクタ電流ＩPG12の値は、上記
（２）式で与えられる値より小さくなる。このオーバー
ドライブ電流は、カレントミラー回路ＭＲで増幅作用を
受け、ＩＣ端子Ｔ1 を介して外付けトランジスタＱＰＴ
1 のベースに供給される。増幅されたオーバードライブ
電流の供給に伴い、外付けトランジスタＱＰＴ1のコレ
クタ電圧ＶP1はその立ち上がりが急速に変化し、これに
より、高速動作が実現されて、変換効率が上がる。
【００２２】そして、やがてノードＮＤ1 の電位が（Ｖ
CC−２ＶBE）になると、トランジスタＱ11がオン状態と
なる。トランジスタＱ11のコレクタはトランジスタＱ12
のベースに接続されているため、トランジスタＱ11がオ
ン状態になったことに伴い、トランジスタＱ12はオン状
態からオフ状態に切り替わる。その結果、ｐｎｐ型トラ
ンジスタ群ＰＧ12はオフ状態となり、ｐｎｐ型トランジ
スタ群ＰＧ12によるオーバードライブ電流の供給は停止
される。
CC−２ＶBE）になると、トランジスタＱ11がオン状態と
なる。トランジスタＱ11のコレクタはトランジスタＱ12
のベースに接続されているため、トランジスタＱ11がオ
ン状態になったことに伴い、トランジスタＱ12はオン状
態からオフ状態に切り替わる。その結果、ｐｎｐ型トラ
ンジスタ群ＰＧ12はオフ状態となり、ｐｎｐ型トランジ
スタ群ＰＧ12によるオーバードライブ電流の供給は停止
される。
【００２３】このとき、トランジスタＱ11のコレクタは
ｐｎｐ型トランジスタ群ＰＧ11のベース同士の接続中点
に接続されていることから、トランジスタＱ11がオン状
態になったことに伴い、ｐｎｐ型トランジスタ群ＰＧ11
がオン状態となる。これにより、ｐｎｐ型トランジスタ
群ＰＧ11のコレクタに定常電流として電流ＩPG11が流れ
る。
ｐｎｐ型トランジスタ群ＰＧ11のベース同士の接続中点
に接続されていることから、トランジスタＱ11がオン状
態になったことに伴い、ｐｎｐ型トランジスタ群ＰＧ11
がオン状態となる。これにより、ｐｎｐ型トランジスタ
群ＰＧ11のコレクタに定常電流として電流ＩPG11が流れ
る。
【００２４】ここで、トランジスタＱ11の飽和電圧Ｖ
CESATQ11を仮に０．１Ｖとすると、抵抗素子Ｒ12にかか
る電圧Ｖ12は、次式に示すようになる。 Ｖ12＝ＶBEQ13 ＋ＶBEQ11 −ＶCESATQ11−ＶBEPG11 ＝ ０．７＋０．７ − ０．１ −０．７ ＝ ０．６ …(3)
CESATQ11を仮に０．１Ｖとすると、抵抗素子Ｒ12にかか
る電圧Ｖ12は、次式に示すようになる。 Ｖ12＝ＶBEQ13 ＋ＶBEQ11 −ＶCESATQ11−ＶBEPG11 ＝ ０．７＋０．７ − ０．１ −０．７ ＝ ０．６ …(3)
【００２５】したがって、ｐｎｐ型トランジスタ群ＰＧ
11の電流増幅率ｈfeを無限大とすると、ｐｎｐ型トラン
ジスタ群ＰＧ11のコレクタに流れる定常電流ＩPG11の値
は次式で与えられる ＩPG11＝０．６Ｖ／Ｒ12V …(4) ここで、Ｒ12V は抵抗素子Ｒ12の抵抗値を示している。
この定常電流は、カレントミラー回路ＭＲで増幅作用を
受け、ＩＣ端子Ｔ1 を介して外付けトランジスタＱＰＴ
1 のベースに供給される。
11の電流増幅率ｈfeを無限大とすると、ｐｎｐ型トラン
ジスタ群ＰＧ11のコレクタに流れる定常電流ＩPG11の値
は次式で与えられる ＩPG11＝０．６Ｖ／Ｒ12V …(4) ここで、Ｒ12V は抵抗素子Ｒ12の抵抗値を示している。
この定常電流は、カレントミラー回路ＭＲで増幅作用を
受け、ＩＣ端子Ｔ1 を介して外付けトランジスタＱＰＴ
1 のベースに供給される。
【００２６】以上のように、本回路では、オーバードラ
イブ電流は抵抗素子Ｒ14で決定され、定常電流は抵抗素
子Ｒ12で決定される。
イブ電流は抵抗素子Ｒ14で決定され、定常電流は抵抗素
子Ｒ12で決定される。
【００２７】図２は、外付けキャパシタを用いない図１
の回路と外付けキャパシタを用いた従来の回路によるシ
ミュレーション結果を示す図である。本シミュレーショ
ンにいては、周囲温度１２５°Ｃおよび−２５°Ｃの雰
囲気下において行った。図２において、横軸は時間（μ
ｓ）を、縦軸は外付けトランジスタＱＰＴ1 のベース電
流（Ａ）をそれぞれ表している。また、図２中、Ｘ125
で示す太い実線の曲線は図１の回路の１２５°Ｃの雰囲
気下におけるシミュレーション結果を、Ｘ-25 で示す太
い実線の曲線は図１の回路の−２５°Ｃの雰囲気下にお
けるシミュレーション結果を、Ｙ125 で示す細い実線の
曲線は従来回路の１２５°Ｃの雰囲気下におけるシミュ
レーション結果を、Ｙ-25 で示す細い実線の曲線は従来
回路の−２５°Ｃの雰囲気下におけるシミュレーション
結果をそれぞれ示している。
の回路と外付けキャパシタを用いた従来の回路によるシ
ミュレーション結果を示す図である。本シミュレーショ
ンにいては、周囲温度１２５°Ｃおよび−２５°Ｃの雰
囲気下において行った。図２において、横軸は時間（μ
ｓ）を、縦軸は外付けトランジスタＱＰＴ1 のベース電
流（Ａ）をそれぞれ表している。また、図２中、Ｘ125
で示す太い実線の曲線は図１の回路の１２５°Ｃの雰囲
気下におけるシミュレーション結果を、Ｘ-25 で示す太
い実線の曲線は図１の回路の−２５°Ｃの雰囲気下にお
けるシミュレーション結果を、Ｙ125 で示す細い実線の
曲線は従来回路の１２５°Ｃの雰囲気下におけるシミュ
レーション結果を、Ｙ-25 で示す細い実線の曲線は従来
回路の−２５°Ｃの雰囲気下におけるシミュレーション
結果をそれぞれ示している。
【００２８】図２からわかるように、図１の回路は、オ
ーバードライブ電流を良好に誘起でき、ひいては高速動
作を実現でき、変換効率の向上を図ることができる。
ーバードライブ電流を良好に誘起でき、ひいては高速動
作を実現でき、変換効率の向上を図ることができる。
【００２９】以上説明したように、本実施例によれば、
外付けのキャパシタを用いることなく、ロジック回路の
みでオーバードライブ電流を良好に誘起できることか
ら、チップ面積の増大、ＩＣコストの増加を招くことな
く、外付け部品の減少を図れる。また、オーバードライ
ブ電流および定常電流を抵抗素子Ｒ14，Ｒ12で別々に設
定でき、たとえば外付けの抵抗素子などを用いて任意に
設定できる。
外付けのキャパシタを用いることなく、ロジック回路の
みでオーバードライブ電流を良好に誘起できることか
ら、チップ面積の増大、ＩＣコストの増加を招くことな
く、外付け部品の減少を図れる。また、オーバードライ
ブ電流および定常電流を抵抗素子Ｒ14，Ｒ12で別々に設
定でき、たとえば外付けの抵抗素子などを用いて任意に
設定できる。
【００３０】なお、本実施例では、ｐｎｐトランジスタ
群ＰＧ11，ＰＧ12の結合するトランジスタ数を３つの場
合を例に説明したが、このトランジスタ結合数は本実施
例に限定されるものではない。すなわち、外付けトラン
ジスタＱＰＴ1 のベースに大電流を流すことが可能であ
れば、トランジスタ１つでもよく、その数は、製造プロ
セスなどにより決まる。
群ＰＧ11，ＰＧ12の結合するトランジスタ数を３つの場
合を例に説明したが、このトランジスタ結合数は本実施
例に限定されるものではない。すなわち、外付けトラン
ジスタＱＰＴ1 のベースに大電流を流すことが可能であ
れば、トランジスタ１つでもよく、その数は、製造プロ
セスなどにより決まる。
【００３１】図３は、本発明に係るオーバードライブ機
能を有する駆動回路の第２の実施例を示す回路図であ
る。本第２の実施例が上記第１の実施例と異なる点は、
トランジスタＱ13の代わりにショットキーダイオードＳ
Ｄ11で構成し、電流源Ｉe11 として外部信号Ｓ11がベー
スに供給されるｎｐｎ型トランジスタＱ14により構成
し、かつ、カレントミラー回路ＭＲを１つのｎｐｎ型ト
ランジスタＱM16 により構成したことにある。この構成
において、ｎｐｎ型トランジスタＱM16 のベースがｐｎ
ｐ型トランジスタ群ＰＧ11およびＰＧ12のコレクタ同士
の接続中点に接続され、コレクタがＩＣ端子Ｔ1 に接続
され、エミッタが接地されている。その他の構成は上述
した第１の実施例と同様であり、本実施例においても上
述した第１の実施例と同様の効果を得ることができる。
能を有する駆動回路の第２の実施例を示す回路図であ
る。本第２の実施例が上記第１の実施例と異なる点は、
トランジスタＱ13の代わりにショットキーダイオードＳ
Ｄ11で構成し、電流源Ｉe11 として外部信号Ｓ11がベー
スに供給されるｎｐｎ型トランジスタＱ14により構成
し、かつ、カレントミラー回路ＭＲを１つのｎｐｎ型ト
ランジスタＱM16 により構成したことにある。この構成
において、ｎｐｎ型トランジスタＱM16 のベースがｐｎ
ｐ型トランジスタ群ＰＧ11およびＰＧ12のコレクタ同士
の接続中点に接続され、コレクタがＩＣ端子Ｔ1 に接続
され、エミッタが接地されている。その他の構成は上述
した第１の実施例と同様であり、本実施例においても上
述した第１の実施例と同様の効果を得ることができる。
【００３２】図４は、本発明に係るオーバードライブ機
能を有する駆動回路の第３の実施例を示す回路図であ
る。本第３の実施例が上記第１の実施例と異なる点は、
外付けトランジスタとしてｐｎｐ型トランジスタＱＰＴ
1 の代わりに、ｎｐｎ型トランジスタＱＮＴ1 により構
成し、カレントミラー回路ＭＲのトランジスタＱM12 〜
ＱM15 のエミッタ同士の接続中点をＩＣ端子Ｔ1 に接続
したことにある。また、上記第１の実施例は降圧型チョ
ッパ回路となっているが、本第３の実施例は昇圧型チョ
ッパ回路となっており、トランジスタＱＮＴ1 のエミッ
タは接地され、コレクタはコイルＬ1 の一端とダイオー
ドＳＤ1 のアノードに接続されている。本実施例におい
ては、トランジスタＱＮＴ1 のコレクタ電位の立ち下が
りが速くなり、上記第１の実施例と同様に、回路の高速
動作を実現でき、変換効率を向上させることができる。
能を有する駆動回路の第３の実施例を示す回路図であ
る。本第３の実施例が上記第１の実施例と異なる点は、
外付けトランジスタとしてｐｎｐ型トランジスタＱＰＴ
1 の代わりに、ｎｐｎ型トランジスタＱＮＴ1 により構
成し、カレントミラー回路ＭＲのトランジスタＱM12 〜
ＱM15 のエミッタ同士の接続中点をＩＣ端子Ｔ1 に接続
したことにある。また、上記第１の実施例は降圧型チョ
ッパ回路となっているが、本第３の実施例は昇圧型チョ
ッパ回路となっており、トランジスタＱＮＴ1 のエミッ
タは接地され、コレクタはコイルＬ1 の一端とダイオー
ドＳＤ1 のアノードに接続されている。本実施例におい
ては、トランジスタＱＮＴ1 のコレクタ電位の立ち下が
りが速くなり、上記第１の実施例と同様に、回路の高速
動作を実現でき、変換効率を向上させることができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
外付けのキャパシタを用いることなく、ロジック回路の
みでオーバードライブ電流を良好に誘起でき、チップ面
積の増大、ＩＣコストの増加を招くことなく、外付け部
品の減少を図れる利点がある。また、本発明によれば、
キャパシタの充放電電流を利用することなく、トランジ
スタ、抵抗素子等で構成される回路により、スイッチン
グ素子にオーバードライブ電流を供給することができ、
半導体集積回路の製造が容易になる、コストが安くな
る、回路全体を１つの半導体チップに集積できる等の効
果を得ることができる。
外付けのキャパシタを用いることなく、ロジック回路の
みでオーバードライブ電流を良好に誘起でき、チップ面
積の増大、ＩＣコストの増加を招くことなく、外付け部
品の減少を図れる利点がある。また、本発明によれば、
キャパシタの充放電電流を利用することなく、トランジ
スタ、抵抗素子等で構成される回路により、スイッチン
グ素子にオーバードライブ電流を供給することができ、
半導体集積回路の製造が容易になる、コストが安くな
る、回路全体を１つの半導体チップに集積できる等の効
果を得ることができる。
【図１】本発明に係るオーバードライブ機能を有する駆
動回路の第１の実施例を示す回路図である。
動回路の第１の実施例を示す回路図である。
【図２】外付けキャパシタを用いない図１の回路と外付
けキャパシタを用いた従来の回路によるシミュレーショ
ン結果を示す図である。
けキャパシタを用いた従来の回路によるシミュレーショ
ン結果を示す図である。
【図３】本発明に係るオーバードライブ機能を有する駆
動回路の第２の実施例を示す回路図である。
動回路の第２の実施例を示す回路図である。
【図４】本発明に係るオーバードライブ機能を有する駆
動回路の第３の実施例を示す回路図である。
動回路の第３の実施例を示す回路図である。
【図５】従来のオーバードライブ回路の第１の構成例を
示す回路図である。
示す回路図である。
【図６】図５の回路の外付けトランジスタのベース電流
を示す図である。
を示す図である。
【図７】外付けトランジスタのコレクタ電圧を示す図で
ある。
ある。
【図８】従来のオーバードライブ回路の第２の構成例を
示す回路図である。
示す回路図である。
【図９】図８の回路のトランジスタＰ1 のコレクタ電流
を示す図である。
を示す図である。
【符号の説明】
Ｉe11 …電流源
Ｑ11〜Ｑ14…ｎｐｎ型トランジスタ
ＰＧ11，ＰＧ12…ｐｎｐ型トランジスタ群
Ｒ11〜Ｒ14…抵抗素子
ＭＲ…カレントミラー回路
ＱM11 〜ＱM16 …カレントミラー回路ＭＲ用ｎｐｎ型ト
ランジスタ ＱＰＴ1 …外付けｐｎｐ型トランジスタ ＱＮＴ1 …外付けｎｐｎ型トランジスタ Ｔ1 …ＩＣ端子 ＶCC…電源電圧
ランジスタ ＱＰＴ1 …外付けｐｎｐ型トランジスタ ＱＮＴ1 …外付けｎｐｎ型トランジスタ Ｔ1 …ＩＣ端子 ＶCC…電源電圧
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/04
H03K 17/64
Claims (4)
- 【請求項１】スイッチングトランジスタを駆動するため
の駆動回路であって、 共通ノードに対して上記スイッチングトランジスタを駆
動するためのオーバードライブ電流に対応する第１の電
流を供給する第１の電流源回路と、 上記第１の電流源回路に接続され、上記第１の電流源回
路が所定の期間に上記第１の電流を供給するように制御
する第１の回路と、 上記共通ノードに対して上記スイッチングトランジスタ
を駆動する通常電流に対応する上記第１の電流よりも小
さい第２の電流を供給する第２の電流源回路と、 上記第１の回路と上記第２の電流源回路とに接続され、
上記所定の期間経過後に上記第１の電流源回路が上記第
１の電流の供給を停止するように制御するとともに上記
第２の電流源回路が上記第２の電流を供給するように制
御する第２の回路と、 を有する駆動回路。 - 【請求項２】上記共通ノードに接続され、上記第１の電
流または上記第２の電流を増幅して上記スイッチングト
ランジスタに供給する電流増幅回路を有する請求項１に
記載の駆動回路。 - 【請求項３】上記第１の電流源回路が、上記共通ノード
に接続されたコレクタ、エミッタ及びベースを有する第
１のバイポーラトランジスタと、上記第１のバイポーラ
トランジスタのエミッタと電源電圧端子との間に接続さ
れた第１の抵抗素子とを含み、 上記第１の回路が、上記バイポーラトランジスタのベー
スに接続されたコレクタ、エミッタ及びベースを有する
第２のバイポーラトランジスタと、上記第２のバイポー
ラトランジスタのベースと電源電圧端子との間に接続さ
れた第２の抵抗素子とを含み、 上記第２の電流源回路が、上記共通ノードに接続された
コレクタ、エミッタ及びベースを有する第３のバイポー
ラトランジスタと、上記第３のバイポーラトランジスタ
のエミッタと電源電圧端子との間に接続された第３の抵
抗素子とを含み、 上記第２の回路が、上記第３のバイポーラトランジスタ
のベース及び上記第２のバイポーラトランジスタのベー
スに接続されたコレクタ、上記第２のバイポーラトラン
ジスタのエミッタに接続されたエミッタ及びベースを有
する第４のバイポーラトランジスタと、上位第４のバイ
ポーラトランジスタのベースとエミッタとの間に接続さ
れた第４の抵抗素子とを含む、 請求項１又は２に記載の駆動回路。 - 【請求項４】上記電流増幅回路がカレントミラー回路で
構成される請求項２又は３に記載の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26000293A JP3380604B2 (ja) | 1993-10-18 | 1993-10-18 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26000293A JP3380604B2 (ja) | 1993-10-18 | 1993-10-18 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115353A JPH07115353A (ja) | 1995-05-02 |
| JP3380604B2 true JP3380604B2 (ja) | 2003-02-24 |
Family
ID=17341938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26000293A Expired - Lifetime JP3380604B2 (ja) | 1993-10-18 | 1993-10-18 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380604B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6295514B2 (ja) * | 2013-03-26 | 2018-03-20 | セイコーエプソン株式会社 | スイッチングレギュレーターの制御回路、集積回路装置、スイッチングレギュレーター及び電子機器 |
-
1993
- 1993-10-18 JP JP26000293A patent/JP3380604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07115353A (ja) | 1995-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03185916A (ja) | パワーｆｅｔ用適応ゲート充電回路 | |
| JP2679617B2 (ja) | チャージポンプ回路 | |
| JP3380604B2 (ja) | 駆動回路 | |
| US4187472A (en) | Amplifier employing matched transistors to provide linear current feedback | |
| JP3453918B2 (ja) | 広帯域増幅回路 | |
| JPH07212156A (ja) | リミッタ回路 | |
| JPS6159566B2 (ja) | ||
| US4506176A (en) | Comparator circuit | |
| US5642001A (en) | Overdrive circuit | |
| JP3332991B2 (ja) | 駆動回路 | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| JPH0413692Y2 (ja) | ||
| JP2797621B2 (ja) | コンパレータ回路 | |
| JP3297256B2 (ja) | 高速スイッチング回路 | |
| JP2961909B2 (ja) | バッファアンプ | |
| JP2508501B2 (ja) | クロツクドライバ | |
| JPH0213980Y2 (ja) | ||
| JPH0542489Y2 (ja) | ||
| JPH0786895A (ja) | 出力回路 | |
| JP3461879B2 (ja) | 半導体集積回路 | |
| JP2003150259A (ja) | 電源回路 | |
| JPH0785534B2 (ja) | パルス電流出力回路 | |
| JPS62220010A (ja) | スイツチング電流発生回路 | |
| JPS60245464A (ja) | チヤ−ジポンプ形昇圧回路 | |
| JPH01259623A (ja) | 非飽和型論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021126 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071213 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131213 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |