JP3461879B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明はアクティブプルダウン回
路付出力回路を構成する半導体集積回路に関する。
路付出力回路を構成する半導体集積回路に関する。
【０００２】
【従来の技術】ＥＣＬ回路の代表的な出力形式としてエ
ミッタフォロアが知られている。図６は従来のエミッタ
フォロアの回路構成を示すものである。この図におい
て、トランジスタＱ1 は入力信号Ｘが“Ｈ”（ハイレベ
ル）のときにはオンとなり、入力信号Ｘが“Ｌ”（ロー
レベル）のときにはオフとなる。トランジスタＱ1 のエ
ミッタには入力信号Ｘのレベルに応じた電流が流れ、負
荷容量ＣL がチャージアップ状態となって出力信号Ｙが
立上がり、トランジスタＱ1 がオフのときには定電流源
ｉ1 の電流Ｉ1 により負荷容量ＣL がディスチャージ状
態となって出力信号Ｙが立下がるようになる。ゆえに、
この回路は、定電流源ｉ1 の電流Ｉ1 を大きくすること
で、この負荷容量ＣL のディスチャージレートを大きく
し、出力信号Ｙの立下がりを早めることができる反面、
定電流源ｉ1 の電流Ｉ1 を大きくすると消費電力が大き
くなるという問題を生ずるものであった。
ミッタフォロアが知られている。図６は従来のエミッタ
フォロアの回路構成を示すものである。この図におい
て、トランジスタＱ1 は入力信号Ｘが“Ｈ”（ハイレベ
ル）のときにはオンとなり、入力信号Ｘが“Ｌ”（ロー
レベル）のときにはオフとなる。トランジスタＱ1 のエ
ミッタには入力信号Ｘのレベルに応じた電流が流れ、負
荷容量ＣL がチャージアップ状態となって出力信号Ｙが
立上がり、トランジスタＱ1 がオフのときには定電流源
ｉ1 の電流Ｉ1 により負荷容量ＣL がディスチャージ状
態となって出力信号Ｙが立下がるようになる。ゆえに、
この回路は、定電流源ｉ1 の電流Ｉ1 を大きくすること
で、この負荷容量ＣL のディスチャージレートを大きく
し、出力信号Ｙの立下がりを早めることができる反面、
定電流源ｉ1 の電流Ｉ1 を大きくすると消費電力が大き
くなるという問題を生ずるものであった。
【０００３】そこで、従来、その改善策として立下がり
時にのみエミッタフォロアの電流を増加させるアクティ
ブプルダウン回路が存在する。図７はそのアクティブプ
ルダウン回路付の出力回路を示すものである。この図に
おいて、トランジスタＱ2 ，Ｑ4 は、前者を入力デバイ
ス、後者を出力デバイスとするカレントミラー回路を構
成している。トランジスタＱ4 のコレクタにはトランジ
スタＱ3 のエミッタが接続され、このトランジスタＱ3
のベースは入力信号Ｘの入力端とされている。トランジ
スタＱ2 のベース・コレクタ共通接続点にはコンデンサ
Ｃ1 の一端が接続され、その他端は入力信号Ｘの逆相信
号バー（以下、＊と表わす。）Ｘの入力端とされてい
る。トランジスタＱ2 のベース・コレクタ共通接続点に
は定電流源回路ｉ2 の一端が接続され、その他端とトラ
ンジスタＱ3 のコレクタとが共通に電源電位φに接続さ
れている。
時にのみエミッタフォロアの電流を増加させるアクティ
ブプルダウン回路が存在する。図７はそのアクティブプ
ルダウン回路付の出力回路を示すものである。この図に
おいて、トランジスタＱ2 ，Ｑ4 は、前者を入力デバイ
ス、後者を出力デバイスとするカレントミラー回路を構
成している。トランジスタＱ4 のコレクタにはトランジ
スタＱ3 のエミッタが接続され、このトランジスタＱ3
のベースは入力信号Ｘの入力端とされている。トランジ
スタＱ2 のベース・コレクタ共通接続点にはコンデンサ
Ｃ1 の一端が接続され、その他端は入力信号Ｘの逆相信
号バー（以下、＊と表わす。）Ｘの入力端とされてい
る。トランジスタＱ2 のベース・コレクタ共通接続点に
は定電流源回路ｉ2 の一端が接続され、その他端とトラ
ンジスタＱ3 のコレクタとが共通に電源電位φに接続さ
れている。
【０００４】この構成において、信号Ｘが“Ｈ”のとき
にはトランジスタＱ3 がオンとなり、このトランジスタ
Ｑ3 のエミッタには信号Ｘのレベルに応じた電流ＩE(Q
3) が流れ、トランジスタＱ4 のコレクタにはトランジ
スタＱ2 とのディメンジョン比Ｎで決まる電流ＩC(Q4)
＝Ｎ・Ｉ2 が流れる。これにより、 Ｉout ＝ＩE(Q3) −Ｎ・Ｉ2 がコンデンサＣL に向かって流れ、コンデンサＣL がチ
ャージアップ状態となる。このとき、コンデンサＣ1 の
電流ＩC1は流れない。
にはトランジスタＱ3 がオンとなり、このトランジスタ
Ｑ3 のエミッタには信号Ｘのレベルに応じた電流ＩE(Q
3) が流れ、トランジスタＱ4 のコレクタにはトランジ
スタＱ2 とのディメンジョン比Ｎで決まる電流ＩC(Q4)
＝Ｎ・Ｉ2 が流れる。これにより、 Ｉout ＝ＩE(Q3) −Ｎ・Ｉ2 がコンデンサＣL に向かって流れ、コンデンサＣL がチ
ャージアップ状態となる。このとき、コンデンサＣ1 の
電流ＩC1は流れない。
【０００５】次に、入力信号Ｘが“Ｌ”のときにはトラ
ンジスタＱ3 はオフとなり、トランジスタＱ4 には、電
流源ｉ2 からの電流Ｉ2 とコンデンサＣ1 を流れる電流
ＩC1との和に相当する電流をディメンジョン比Ｎ倍した
電流 Ｉout ＝Ｎ（Ｉ2 ＋ＩC1） が負荷容量ＣL のディスチャージによって流れる。換言
すれば、負荷容量ＣL のチャージアップ時よりもＮ・Ｉ
C1分だけ速く、負荷容量ＣL のディスチャージが行われ
ることとなる。
ンジスタＱ3 はオフとなり、トランジスタＱ4 には、電
流源ｉ2 からの電流Ｉ2 とコンデンサＣ1 を流れる電流
ＩC1との和に相当する電流をディメンジョン比Ｎ倍した
電流 Ｉout ＝Ｎ（Ｉ2 ＋ＩC1） が負荷容量ＣL のディスチャージによって流れる。換言
すれば、負荷容量ＣL のチャージアップ時よりもＮ・Ｉ
C1分だけ速く、負荷容量ＣL のディスチャージが行われ
ることとなる。
【０００６】ここで、逆相信号＊Ｘの電圧変化分を（ｄ
Ｖ／ｄｔ）とすると、コンデンサＣ1 に流れる電流ＩC1
は、 ＩC1＝Ｃ1 （ｄＶ／ｄｔ） と表すことができる。ゆえに、出力電流Ｉout は、 Ｉout ＝Ｎ（Ｉ2 ＋Ｃ1 （ｄＶ／ｄｔ）） と書直すことができる。この式から明らかなように、デ
ィスチャージレートはコンデンサＣ1 の値、あるいはデ
ィメンジョンＮを大きくすれば、チャージアップ時とデ
ィスチャージ時とで大きな電流差が得られることとな
る。
Ｖ／ｄｔ）とすると、コンデンサＣ1 に流れる電流ＩC1
は、 ＩC1＝Ｃ1 （ｄＶ／ｄｔ） と表すことができる。ゆえに、出力電流Ｉout は、 Ｉout ＝Ｎ（Ｉ2 ＋Ｃ1 （ｄＶ／ｄｔ）） と書直すことができる。この式から明らかなように、デ
ィスチャージレートはコンデンサＣ1 の値、あるいはデ
ィメンジョンＮを大きくすれば、チャージアップ時とデ
ィスチャージ時とで大きな電流差が得られることとな
る。
【０００７】しかし、カレントミラー回路のトランジス
タＱ2 ，Ｑ4 へのベース電流補償用コンデンサＣ1 やデ
ィメンジョンＮの値を大きくすると、それらの素子サイ
ズが大きくなるという問題がある。
タＱ2 ，Ｑ4 へのベース電流補償用コンデンサＣ1 やデ
ィメンジョンＮの値を大きくすると、それらの素子サイ
ズが大きくなるという問題がある。
【０００８】また、特に、ベース電流補償用コンデンサ
Ｃ1 を大きくすると、その分だけ前段回路の駆動能力を
上げなければならず、消費電力が大きくなり、反って回
路の目的に沿わないものとなってしまう。
Ｃ1 を大きくすると、その分だけ前段回路の駆動能力を
上げなければならず、消費電力が大きくなり、反って回
路の目的に沿わないものとなってしまう。
【０００９】
【発明が解決しようとする課題】このように、従来の回
路にあってはディスチャージレートを上げようとする
と、素子サイズが大型化し、結局のところ消費電流の増
大を招いてしまうという問題がある。
路にあってはディスチャージレートを上げようとする
と、素子サイズが大型化し、結局のところ消費電流の増
大を招いてしまうという問題がある。
【００１０】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、可及
的にベース電流補償用コンデンサやカレントミラー回路
のトランジスタ等の素子サイズを大型化することなくデ
ィスチャージレートを向上させるアクティブプルダウン
回路付出力回路を構成する半導体集積回路を提供するこ
とにある。
鑑みてなされたもので、その目的とするところは、可及
的にベース電流補償用コンデンサやカレントミラー回路
のトランジスタ等の素子サイズを大型化することなくデ
ィスチャージレートを向上させるアクティブプルダウン
回路付出力回路を構成する半導体集積回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、入力信号レベルが第１の状態のとき負荷容量をチャ
ージアップするエミッタフォロワ回路と、前記入力信号
レベルが第２の状態のとき前記負荷容量の電荷をディス
チャージするカレントミラー回路からなる出力プルダウ
ン回路と、一端が前記カレントミラー回路の入力トラン
ジスタのベースに接続され、前記入力信号レベルが前記
第１の状態から前記第２の状態へ遷移するときに前記カ
レントミラー回路の入力トランジスタ及び出力トランジ
スタにベース電流を供給するベース電流補償用コンデン
サと、前記カレントミラー回路の入力トランジスタにお
けるコレクタとベースとの間に順方向に挿入され、前記
コンデンサから前記入力トランジスタ及び出力トランジ
スタへのベース電流が前記入力トランジスタのコレクタ
へ流れるのを阻止するベース電流補償用能動デバイスと
を備えていることを特徴とする。このベース電流補償用
能動デバイスはＮＰＮ型トランジスタやダイオードによ
って構成することができる。
は、入力信号レベルが第１の状態のとき負荷容量をチャ
ージアップするエミッタフォロワ回路と、前記入力信号
レベルが第２の状態のとき前記負荷容量の電荷をディス
チャージするカレントミラー回路からなる出力プルダウ
ン回路と、一端が前記カレントミラー回路の入力トラン
ジスタのベースに接続され、前記入力信号レベルが前記
第１の状態から前記第２の状態へ遷移するときに前記カ
レントミラー回路の入力トランジスタ及び出力トランジ
スタにベース電流を供給するベース電流補償用コンデン
サと、前記カレントミラー回路の入力トランジスタにお
けるコレクタとベースとの間に順方向に挿入され、前記
コンデンサから前記入力トランジスタ及び出力トランジ
スタへのベース電流が前記入力トランジスタのコレクタ
へ流れるのを阻止するベース電流補償用能動デバイスと
を備えていることを特徴とする。このベース電流補償用
能動デバイスはＮＰＮ型トランジスタやダイオードによ
って構成することができる。
【００１２】また、本発明の半導体集積回路は、更に、
カレントミラー回路の入力トランジスタのコレクタ・エ
ミッタ間のバイアスを能動領域に設定するバイアス補償
用能動デバイスを備える構成とすることができる。この
バイアス補償用能動デバイスはＮＰＮ型トランジスタや
ダイオードによって構成することができる。
カレントミラー回路の入力トランジスタのコレクタ・エ
ミッタ間のバイアスを能動領域に設定するバイアス補償
用能動デバイスを備える構成とすることができる。この
バイアス補償用能動デバイスはＮＰＮ型トランジスタや
ダイオードによって構成することができる。
【００１３】出力プルダウン回路は、各トランジスタの
エミッタ側に補正抵抗素子を有するカレントミラー回路
を備えてもよい。
エミッタ側に補正抵抗素子を有するカレントミラー回路
を備えてもよい。
【００１４】
【作用】本発明の回路によれば、出力の立下がり時にお
いてベース電流補償用コンデンサに流れる電流はカレン
トミラー回路のトランジスタのベースにのみ流れ込み、
特に入力トランジスタのベースから同トランジスタのコ
レクタへの回り込みはベース電流補償用能動デバイスに
よって阻止されるようになっているので、ベース電流補
償用コンデンサに流れる電流をカレントミラー回路のト
ランジスタの電流増幅率βにより増幅した大きさの電流
がプルダウン回路の電流増加分となってその駆動能力が
高められるため、トランジスタの電流増幅率βの効き目
が大きい分だけベース電流補償用コンデンサやカレント
ミラー回路のトランジスタ等の素子サイズを大型化する
ことなくディスチャージレートを向上させることができ
ることとなる。
いてベース電流補償用コンデンサに流れる電流はカレン
トミラー回路のトランジスタのベースにのみ流れ込み、
特に入力トランジスタのベースから同トランジスタのコ
レクタへの回り込みはベース電流補償用能動デバイスに
よって阻止されるようになっているので、ベース電流補
償用コンデンサに流れる電流をカレントミラー回路のト
ランジスタの電流増幅率βにより増幅した大きさの電流
がプルダウン回路の電流増加分となってその駆動能力が
高められるため、トランジスタの電流増幅率βの効き目
が大きい分だけベース電流補償用コンデンサやカレント
ミラー回路のトランジスタ等の素子サイズを大型化する
ことなくディスチャージレートを向上させることができ
ることとなる。
【００１５】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の第１実施例に係るアクテ
ィブプルダウン回路付出力回路の構成を示すものであ
る。この図において、Ｑ5 はエミッタフォロア出力回路
を構成するＮＰＮ型トランジスタである。また、Ｑ6 は
カレントミラー回路の入力トランジスタを構成するＮＰ
Ｎ型トランジスタ、Ｑ7 はカレントミラー回路の出力ト
ランジスタを構成するＮＰＮ型トランジスタであり、そ
れらのディメンジョン比はＮとされている。トランジス
タＱ7 のコレクタにはトランジスタＱ5 のエミッタが接
続されており、このトランジスタＱ5 のベースが入力信
号Ｘの入力端とされている。トランジスタＱ6 のベース
にはコンデンサＣ2 の一端が接続され、他端は逆相信号
＊Ｘの入力端とされている。トランジスタＱ6 のコレク
タには定電流源回路ｉ3 の一端が接続され、その他端と
トランジスタＱ5 のコレクタとが共通に電源電位φに接
続されている。Ｑ8 はトランジスタＱ6 のベース電流補
償用のトランジスタであり、そのベース・エミッタライ
ンがトランジスタＱ6 のベース・コレクタ間に順方向に
接続され、コレクタは電源電位φに接続されている。
つつ説明する。図１は本発明の第１実施例に係るアクテ
ィブプルダウン回路付出力回路の構成を示すものであ
る。この図において、Ｑ5 はエミッタフォロア出力回路
を構成するＮＰＮ型トランジスタである。また、Ｑ6 は
カレントミラー回路の入力トランジスタを構成するＮＰ
Ｎ型トランジスタ、Ｑ7 はカレントミラー回路の出力ト
ランジスタを構成するＮＰＮ型トランジスタであり、そ
れらのディメンジョン比はＮとされている。トランジス
タＱ7 のコレクタにはトランジスタＱ5 のエミッタが接
続されており、このトランジスタＱ5 のベースが入力信
号Ｘの入力端とされている。トランジスタＱ6 のベース
にはコンデンサＣ2 の一端が接続され、他端は逆相信号
＊Ｘの入力端とされている。トランジスタＱ6 のコレク
タには定電流源回路ｉ3 の一端が接続され、その他端と
トランジスタＱ5 のコレクタとが共通に電源電位φに接
続されている。Ｑ8 はトランジスタＱ6 のベース電流補
償用のトランジスタであり、そのベース・エミッタライ
ンがトランジスタＱ6 のベース・コレクタ間に順方向に
接続され、コレクタは電源電位φに接続されている。
【００１６】以上のような構成において、トランジスタ
Ｑ5 のベースには図２（ａ）に示すような信号Ｘが入力
され、コンデンサＣ2 には同図（ａ）に示すようなその
逆相信号＊Ｘが入力される。これにより、信号Ｘが
“Ｈ”のときに負荷容量ＣL がチャージアップされ、信
号Ｘが“Ｌ”のときに負荷容量ＣL がディスチャージさ
れ、その結果、出力信号Ｙとして図２（ｂ）に示すよう
な信号が出力される。その動作を詳細に検討すると次の
通りである。
Ｑ5 のベースには図２（ａ）に示すような信号Ｘが入力
され、コンデンサＣ2 には同図（ａ）に示すようなその
逆相信号＊Ｘが入力される。これにより、信号Ｘが
“Ｈ”のときに負荷容量ＣL がチャージアップされ、信
号Ｘが“Ｌ”のときに負荷容量ＣL がディスチャージさ
れ、その結果、出力信号Ｙとして図２（ｂ）に示すよう
な信号が出力される。その動作を詳細に検討すると次の
通りである。
【００１７】トランジスタＱ5 は入力信号Ｘが“Ｈ”の
ときにオンとなり、このトランジスタＱ5 のエミッタに
は入力信号Ｘの大きさに応じた電流ＩE(Q5) が流れ、ト
ランジスタＱ7 のコレクタにはトランジスタＱ6 とのデ
ィメンジョン比Ｎで決まる電流ＩC(Q7) ＝Ｎ・ＩC(Q6)
が流れる。これにより、 Ｉout ＝ＩC(Q7) −Ｎ・Ｉ3 がコンデンサＣL に向かって流れ、コンデンサＣL がチ
ャージアップ状態となる。このとき、コンデンサＣ1 の
電流ＩC2は図２（ｃ）に示すように、信号Ｘの立上がり
時を除いて流れない。この時に流れる電流ＩC2は、図示
する矢印の方向とは逆方向である。
ときにオンとなり、このトランジスタＱ5 のエミッタに
は入力信号Ｘの大きさに応じた電流ＩE(Q5) が流れ、ト
ランジスタＱ7 のコレクタにはトランジスタＱ6 とのデ
ィメンジョン比Ｎで決まる電流ＩC(Q7) ＝Ｎ・ＩC(Q6)
が流れる。これにより、 Ｉout ＝ＩC(Q7) −Ｎ・Ｉ3 がコンデンサＣL に向かって流れ、コンデンサＣL がチ
ャージアップ状態となる。このとき、コンデンサＣ1 の
電流ＩC2は図２（ｃ）に示すように、信号Ｘの立上がり
時を除いて流れない。この時に流れる電流ＩC2は、図示
する矢印の方向とは逆方向である。
【００１８】次に信号Ｘが“Ｌ”のときにはトランジス
タＱ5 はオフとなるが、定電流源回路ｉ3 の電流Ｉ3 と
コンデンサＣ2 を流れる電流ＩC2とがトランジスタＱ6
，Ｑ7 のベース電流となる。このベース電流ＩB(Q7)
は、 ＩB(Q7) ＝ＩC2（Ｎ/(Ｎ＋１))＝Ｃ2 （ｄＶ／ｄｔ）（Ｎ/(Ｎ＋１)) そして、このときのトランジスタＱ7 のコレクタ電流Ｉ
C(Q7) は、 ＩC(Q7) ＝ＩC2＋（Ｎ/(Ｎ＋１))β＝Ｃ2(ｄＶ／ｄｔ）＋（Ｎ/(Ｎ＋１))β この式中、βは電流増幅率である。よって、定常状態と
立下がり時（図２（ａ）の期間ｔ）との電流差 ΔＩは、 ΔＩ＝β（Ｎ／（Ｎ＋１））ＩC2−Ｎ・Ｉ3 となる。コンデンサＣ2 を流れる電流はトランジスタＱ
6 ，Ｑ7 のベース電流となり、これらトランジスタによ
って電流増幅されるため従来回路より大きな電流が得ら
れることとなる。例えば、Ｎ＝５、（ｄＶ／ｄｔ）＝
０．１×１０9 Ｖ／Ｓ、Ｃ1 ＝Ｃ2 ＝１ｐＦ、β＝１０
０、Ｉ3 ＝１００μＡとした場合、 従来回路では、 ΔＩ＝Ｎ・ＩC1 ＝５×１×１０-12 ×０．１×１０9 ＝５００μＡ 本実施例の回路では、 ΔＩ＝β（Ｎ／（Ｎ＋１））Ｉ
C2−Ｎ・Ｉ3 ＝７．８ｍＡ となり、１５倍以上の電流差が得られることとなる。
タＱ5 はオフとなるが、定電流源回路ｉ3 の電流Ｉ3 と
コンデンサＣ2 を流れる電流ＩC2とがトランジスタＱ6
，Ｑ7 のベース電流となる。このベース電流ＩB(Q7)
は、 ＩB(Q7) ＝ＩC2（Ｎ/(Ｎ＋１))＝Ｃ2 （ｄＶ／ｄｔ）（Ｎ/(Ｎ＋１)) そして、このときのトランジスタＱ7 のコレクタ電流Ｉ
C(Q7) は、 ＩC(Q7) ＝ＩC2＋（Ｎ/(Ｎ＋１))β＝Ｃ2(ｄＶ／ｄｔ）＋（Ｎ/(Ｎ＋１))β この式中、βは電流増幅率である。よって、定常状態と
立下がり時（図２（ａ）の期間ｔ）との電流差 ΔＩは、 ΔＩ＝β（Ｎ／（Ｎ＋１））ＩC2−Ｎ・Ｉ3 となる。コンデンサＣ2 を流れる電流はトランジスタＱ
6 ，Ｑ7 のベース電流となり、これらトランジスタによ
って電流増幅されるため従来回路より大きな電流が得ら
れることとなる。例えば、Ｎ＝５、（ｄＶ／ｄｔ）＝
０．１×１０9 Ｖ／Ｓ、Ｃ1 ＝Ｃ2 ＝１ｐＦ、β＝１０
０、Ｉ3 ＝１００μＡとした場合、 従来回路では、 ΔＩ＝Ｎ・ＩC1 ＝５×１×１０-12 ×０．１×１０9 ＝５００μＡ 本実施例の回路では、 ΔＩ＝β（Ｎ／（Ｎ＋１））Ｉ
C2−Ｎ・Ｉ3 ＝７．８ｍＡ となり、１５倍以上の電流差が得られることとなる。
【００１９】図３は本発明の第２実施例に係るアクティ
ブプルダウン回路付出力回路の構成を示すものである。
この図に示すものは図１に示す回路にトランジスタＱ6
の飽和防止用のダイオードＤ1 を追加したものに相当す
る。このダイオードＤ1 はそのアノードがトランジスタ
Ｑ6 のコレクタに接続されて基準電圧Ｖref をトランジ
スタＱ6 のコレクタに印加する。これにより、トランジ
スタＱ6 が確実に能動領域で動作するようにＶCEが与え
られるようになっている。その他の動作は図１に示すも
のと同様である。
ブプルダウン回路付出力回路の構成を示すものである。
この図に示すものは図１に示す回路にトランジスタＱ6
の飽和防止用のダイオードＤ1 を追加したものに相当す
る。このダイオードＤ1 はそのアノードがトランジスタ
Ｑ6 のコレクタに接続されて基準電圧Ｖref をトランジ
スタＱ6 のコレクタに印加する。これにより、トランジ
スタＱ6 が確実に能動領域で動作するようにＶCEが与え
られるようになっている。その他の動作は図１に示すも
のと同様である。
【００２０】図４は本発明の第３実施例に係るアクティ
ブプルダウン回路付出力回路の構成を示すものである。
この図に示すものは図３に示すダイオードＤ1 の代りに
トランジスタＱ9 を設けたものに相当する。トランジス
タＱ9 はＮＰＮ型のもので、そのエミッタはトランジス
タＱ6 のコレクタに接続され、コレクタは信号Ｙの出力
端子に接続され、ベースには基準電圧Ｖref が印加され
る。これにより、トランジスタＱ6 が確実に能動領域で
動作するようにＶCEが与えられるようになっている。そ
の他の動作は図１に示すものと同様である。
ブプルダウン回路付出力回路の構成を示すものである。
この図に示すものは図３に示すダイオードＤ1 の代りに
トランジスタＱ9 を設けたものに相当する。トランジス
タＱ9 はＮＰＮ型のもので、そのエミッタはトランジス
タＱ6 のコレクタに接続され、コレクタは信号Ｙの出力
端子に接続され、ベースには基準電圧Ｖref が印加され
る。これにより、トランジスタＱ6 が確実に能動領域で
動作するようにＶCEが与えられるようになっている。そ
の他の動作は図１に示すものと同様である。
【００２１】さらに、本実施例によれば、カレントミラ
ーの電流増加分を出力端より供給するようになっている
ため、Ｎ／Ｎ＋１をほぼ“１”とすることができる。こ
れにより、ΔＩは、ほぼ、β・ＩC2−Ｎ・Ｉ3 となる。
ーの電流増加分を出力端より供給するようになっている
ため、Ｎ／Ｎ＋１をほぼ“１”とすることができる。こ
れにより、ΔＩは、ほぼ、β・ＩC2−Ｎ・Ｉ3 となる。
【００２２】図５は本発明の第４実施例に係るアクティ
ブプルダウン回路付出力回路の構成を示すものである。
この図に示すものは図３に示すもののカレントミラー回
路を構成するトランジスタＱ6 ，Ｑ7 各々のエミッタに
補正抵抗素子Ｒ1 ，Ｒ2 を設け、カレントミラーを抵抗
補正型としたものである。
ブプルダウン回路付出力回路の構成を示すものである。
この図に示すものは図３に示すもののカレントミラー回
路を構成するトランジスタＱ6 ，Ｑ7 各々のエミッタに
補正抵抗素子Ｒ1 ，Ｒ2 を設け、カレントミラーを抵抗
補正型としたものである。
【００２３】
【発明の効果】以上説明したように本発明によれば、出
力の立下がり時においてベース電流補償用コンデンサに
流れる電流はカレントミラー回路のトランジスタのベー
スにのみ流れ込み、特に入力トランジスタのベースから
同トランジスタのコレクタへの回り込みはベース電流補
償用能動デバイスによって阻止されるようになっている
ので、ベース電流補償用コンデンサに流れる電流をカレ
ントミラー回路のトランジスタの電流増幅率βにより増
幅した大きさの電流がプルダウン回路の電流増加分とな
ってその駆動能力が高められるため、トランジスタの電
流増幅率βの効き目が大きい分だけベース電流補償用コ
ンデンサやカレントミラー回路のトランジスタ等の素子
サイズを大型化することなくディスチャージレートを向
上させることができることとなる。
力の立下がり時においてベース電流補償用コンデンサに
流れる電流はカレントミラー回路のトランジスタのベー
スにのみ流れ込み、特に入力トランジスタのベースから
同トランジスタのコレクタへの回り込みはベース電流補
償用能動デバイスによって阻止されるようになっている
ので、ベース電流補償用コンデンサに流れる電流をカレ
ントミラー回路のトランジスタの電流増幅率βにより増
幅した大きさの電流がプルダウン回路の電流増加分とな
ってその駆動能力が高められるため、トランジスタの電
流増幅率βの効き目が大きい分だけベース電流補償用コ
ンデンサやカレントミラー回路のトランジスタ等の素子
サイズを大型化することなくディスチャージレートを向
上させることができることとなる。
【図１】本発明の第１実施例に係るアクティブプルダウ
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
【図２】図１に示す回路の動作説明用タイムチャート。
【図３】本発明の第２実施例に係るアクティブプルダウ
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
【図４】本発明の第３実施例に係るアクティブプルダウ
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
【図５】本発明の第４実施例に係るアクティブプルダウ
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
ン回路付出力回路を形成する半導体集積回路の構成を示
す回路図。
【図６】従来のエミッタフォロア形式のアクティブプル
ダウン回路付出力回路の基本構成を示す回路図。
ダウン回路付出力回路の基本構成を示す回路図。
【図７】図６に示す回路の詳細図。
Ｘ 入力信号
＊Ｘ Ｘの逆相信号
Ｙ 出力信号
ＣL 負荷容量
Ｑ5 エミッタフォロア回路を構成するトランジスタ
Ｑ6 カレントミラー回路の入力トランジスタ
Ｑ7 カレントミラー回路の出力トランジスタ
Ｑ8 ベース電流補償用トランジスタ
Ｃ2 ベース電流補償用コンデンサ
Ｄ1 Ｑ6 のＶCE補償用ダイオード
Ｑ9 Ｑ6 のＶCE補償用トランジスタ
Ｒ1 ，Ｒ2 カレントミラー回路の補正抵抗
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/04
H03K 19/086
Claims (3)
- 【請求項１】入力信号レベルが第１の状態のとき負荷容
量をチャージアップするエミッタフォロワ回路と、 前記入力信号レベルが第２の状態のとき前記負荷容量の
電荷をディスチャージするカレントミラー回路からなる
出力プルダウン回路と、 一端が前記カレントミラー回路の入力トランジスタのベ
ースに接続され、前記入力信号レベルが前記第１の状態
から前記第２の状態へ遷移するときに前記カレントミラ
ー回路の入力トランジスタ及び出力トランジスタにベー
ス電流を供給するベース電流補償用コンデンサと、 前記カレントミラー回路の入力トランジスタにおけるコ
レクタとベースとの間に順方向に挿入され、前記コンデ
ンサから前記入力トランジスタ及び出力トランジスタへ
のベース電流が前記入力トランジスタのコレクタへ流れ
るのを阻止するベース電流補償用能動デバイスとを備え
ていることを特徴とする半導体集積回路。 - 【請求項２】カレントミラー回路の入力トランジスタの
コレクタ・エミッタ間のバイアスを能動領域に設定する
バイアス補償用能動デバイスを備えていることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項３】前記出力プルダウン回路は、各トランジス
タのエミッタ側に補正抵抗素子を有するカレントミラー
回路を備えていることを特徴とする請求項１、２のうち
いずれか１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30908693A JP3461879B2 (ja) | 1993-12-09 | 1993-12-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30908693A JP3461879B2 (ja) | 1993-12-09 | 1993-12-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162287A JPH07162287A (ja) | 1995-06-23 |
| JP3461879B2 true JP3461879B2 (ja) | 2003-10-27 |
Family
ID=17988719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30908693A Expired - Fee Related JP3461879B2 (ja) | 1993-12-09 | 1993-12-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3461879B2 (ja) |
-
1993
- 1993-12-09 JP JP30908693A patent/JP3461879B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162287A (ja) | 1995-06-23 |
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