JPH0622325B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0622325B2 JPH0622325B2 JP2083920A JP8392090A JPH0622325B2 JP H0622325 B2 JPH0622325 B2 JP H0622325B2 JP 2083920 A JP2083920 A JP 2083920A JP 8392090 A JP8392090 A JP 8392090A JP H0622325 B2 JPH0622325 B2 JP H0622325B2
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- potential
- circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特にＥＣＬ（emitter coupledlogic）回路の
電源電圧レベルをＴＴＬ（transistor transistor logi
c）回路の電源電圧レベルに変換するレベル変換回路に
関する。
電源電圧レベルをＴＴＬ（transistor transistor logi
c）回路の電源電圧レベルに変換するレベル変換回路に
関する。
（従来の技術） 電源電圧を負電源とするＥＣＬ回路レベルの信号を用い
て電源電圧を正電源とするＴＴＬ回路を動作させるには
レベル変換回路が必要である。
て電源電圧を正電源とするＴＴＬ回路を動作させるには
レベル変換回路が必要である。
第３図は従来のＥＣＬ−ＴＴＬレベル変換回路の構成を
示す回路図である。
示す回路図である。
ＮＰＮトランジスタＱ1，Ｑ2のベースはそれぞれＥＣＬ
レベルの信号の入力端子ＩＮ，▲▼となっている。
この両トランジスタＱ1，Ｑ2は差動回路Ａ１の差動対で
ある。トランジスタＱ1，Ｑ2のエミッタはＮＰＮトラン
ジスタＱ3のコレクタに接続されている。このトランジ
スタＱ3のベースは定電圧源ＶＣＳに接続され、エミッ
タは抵抗Ｒ1を介して負電源ＶＥＥに接続されている。
レベルの信号の入力端子ＩＮ，▲▼となっている。
この両トランジスタＱ1，Ｑ2は差動回路Ａ１の差動対で
ある。トランジスタＱ1，Ｑ2のエミッタはＮＰＮトラン
ジスタＱ3のコレクタに接続されている。このトランジ
スタＱ3のベースは定電圧源ＶＣＳに接続され、エミッ
タは抵抗Ｒ1を介して負電源ＶＥＥに接続されている。
上記トランジスタＱ1のコレクタは接地電圧ＧＮＤに接
続されると共に抵抗Ｒ2の一端に接続されている。抵抗
Ｒ2の他端は上記トランジスタＱ2のコレクタに接続さ
れ、さらに抵抗Ｒ3，Ｒ4を直列に介して正電源ＶＣＣに
接続されている。
続されると共に抵抗Ｒ2の一端に接続されている。抵抗
Ｒ2の他端は上記トランジスタＱ2のコレクタに接続さ
れ、さらに抵抗Ｒ3，Ｒ4を直列に介して正電源ＶＣＣに
接続されている。
上記抵抗Ｒ3とＲ4の接続点には出力ノードＶ１が、抵抗
Ｒ3と抵抗Ｒ2及びトランジスタＱ2のコレクタとの接続
点には出力ノードＶ2が接続されている。
Ｒ3と抵抗Ｒ2及びトランジスタＱ2のコレクタとの接続
点には出力ノードＶ2が接続されている。
上記回路について動作を説明する。ＥＣＬレベルの入力
信号が入力端子ＩＮ，▲▼に供給される。差動回路
Ａ１内のトランジスタＱ1、Ｑ2のスイッチングにより、
入力信号は電流に切換えられ、ＴＴＬレベルの出力ノー
ドＶ１，Ｖ２にレベル変換された電圧信号となって出力
される。この出力信号がＴＴＬ出力回路を経てＴＴＬレ
ベルの信号に変換される。
信号が入力端子ＩＮ，▲▼に供給される。差動回路
Ａ１内のトランジスタＱ1、Ｑ2のスイッチングにより、
入力信号は電流に切換えられ、ＴＴＬレベルの出力ノー
ドＶ１，Ｖ２にレベル変換された電圧信号となって出力
される。この出力信号がＴＴＬ出力回路を経てＴＴＬレ
ベルの信号に変換される。
上記構成の回路は、電流／電圧切換え部として直列接続
された抵抗Ｒ4，Ｒ3を用いている。従って、トランジス
タＱ2が電流を引き込むか否かによって直接的に出力ノ
ードＶ１，Ｖ２の電位が上下することになる。なお、抵
抗Ｒ2はトランジスタＱ2がオフ状態で電流を引かない場
合にも抵抗Ｒ4，Ｒ3にある程度の電流を流しておくため
のものである。このようにして、出力ノードＶ１，Ｖ２
のレベル補正、動作速度の安定化を図っている。
された抵抗Ｒ4，Ｒ3を用いている。従って、トランジス
タＱ2が電流を引き込むか否かによって直接的に出力ノ
ードＶ１，Ｖ２の電位が上下することになる。なお、抵
抗Ｒ2はトランジスタＱ2がオフ状態で電流を引かない場
合にも抵抗Ｒ4，Ｒ3にある程度の電流を流しておくため
のものである。このようにして、出力ノードＶ１，Ｖ２
のレベル補正、動作速度の安定化を図っている。
しかしながら、このような構成の回路では、抵抗Ｒ4，
Ｒ3，Ｒ2は出力ノードＶ１，Ｖ２に寄生する容量Ｃを充
放電する際の時定数を規定するものとなる。よって、こ
れらの抵抗Ｒ4，Ｒ3，Ｒ2の存在がレベル切換えの速度
を遅らせる原因となる。また、特にノードＶ１はＴＴＬ
出力回路中の主なトランジスタに飽和を防止するための
クランプ電位を与えるノードとして用いられ、ノードＶ
１の電位が電流の切換えであまり大きく上下することは
好ましくない。
Ｒ3，Ｒ2は出力ノードＶ１，Ｖ２に寄生する容量Ｃを充
放電する際の時定数を規定するものとなる。よって、こ
れらの抵抗Ｒ4，Ｒ3，Ｒ2の存在がレベル切換えの速度
を遅らせる原因となる。また、特にノードＶ１はＴＴＬ
出力回路中の主なトランジスタに飽和を防止するための
クランプ電位を与えるノードとして用いられ、ノードＶ
１の電位が電流の切換えであまり大きく上下することは
好ましくない。
（発明が解決しようとする課題） このように、従来では、電源から接続されているレベル
切換え用の抵抗と共に出力ノード間の抵抗、レベル補正
用の抵抗と直列に抵抗が設けられている。これにより、
出力ノードに寄生する容量とで生じる時定数分の動作遅
延が問題となっている。また、ＴＴＬ出力回路中の主な
トランジスタへ飽和を防止するためのクランプ電位を与
える出力ノードもレベル切換え用の抵抗で電位が生成さ
れるのでは、差動回路における電流の切換えでクランプ
電位を変動させるという欠点がある。
切換え用の抵抗と共に出力ノード間の抵抗、レベル補正
用の抵抗と直列に抵抗が設けられている。これにより、
出力ノードに寄生する容量とで生じる時定数分の動作遅
延が問題となっている。また、ＴＴＬ出力回路中の主な
トランジスタへ飽和を防止するためのクランプ電位を与
える出力ノードもレベル切換え用の抵抗で電位が生成さ
れるのでは、差動回路における電流の切換えでクランプ
電位を変動させるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作速度の向上を図り、かつＴＴＬ
出力回路中へ与えるクランプ電位の安定化が実現される
レベル変換回路を提供することにある。
あり、その目的は、動作速度の向上を図り、かつＴＴＬ
出力回路中へ与えるクランプ電位の安定化が実現される
レベル変換回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のレベル変換回路は、入力信号により負電圧で
動作する差動対トランジスタで構成された電流切換え手
段と、前記差動対の一方トランジスタのコレクタが接続
される第１の電位と、前記差動対の他方トランジスタの
コレクタに設けられ前記電流切換え手段により電位が切
換わる第１の出力ノードと、前記第１の出力ノードと第
１の電位との間に挿入された第１の負荷素子と、一方の
端子に第２の電位が印加され、制御端子に第３の電位が
印加されることにより他方の端子に一定電位を供給する
レベル変換用のトランジスタと、前記レベル変換用のト
ランジスタの他方の端子に設けられた第２の出力ノード
と、前記第１の出力ノードと第２の出力ノードとの間に
挿入された第２の負荷素子とから構成される。
動作する差動対トランジスタで構成された電流切換え手
段と、前記差動対の一方トランジスタのコレクタが接続
される第１の電位と、前記差動対の他方トランジスタの
コレクタに設けられ前記電流切換え手段により電位が切
換わる第１の出力ノードと、前記第１の出力ノードと第
１の電位との間に挿入された第１の負荷素子と、一方の
端子に第２の電位が印加され、制御端子に第３の電位が
印加されることにより他方の端子に一定電位を供給する
レベル変換用のトランジスタと、前記レベル変換用のト
ランジスタの他方の端子に設けられた第２の出力ノード
と、前記第１の出力ノードと第２の出力ノードとの間に
挿入された第２の負荷素子とから構成される。
（作用） この発明では、第２の電位と第２の出力ノードとの間に
接続されるレベル変換用のトランジスタにより、出力ノ
ードの寄生容量を充放電する際の時定数を削減する。レ
ベル変換用のトランジスタの制御端子を第３の電位、つ
まり定電圧源に接続することにより第２の出力ノードの
電圧を安定化させる。
接続されるレベル変換用のトランジスタにより、出力ノ
ードの寄生容量を充放電する際の時定数を削減する。レ
ベル変換用のトランジスタの制御端子を第３の電位、つ
まり定電圧源に接続することにより第２の出力ノードの
電圧を安定化させる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の一実施例によるレベル変換回路の構
成を示す回路図である。
成を示す回路図である。
この回路では、上記第３図の回路において、正電源ＶＣ
Ｃと一方の出力ノードＶ１との間に挿入されていた抵抗
Ｒ4の部分をＮＰＮトランジスタＱ4に変更している。こ
のトランジスタＱ4は定電圧源ＶＢＢに接続されてお
り、出力ノードＶ１は仮想的な定電位点になる。この出
力ノードＶ１の電位を利用して図示しないＴＴＬ出力回
路中のトランジスタに供給する飽和防止のためのクラン
プ電圧が容易に生成される。
Ｃと一方の出力ノードＶ１との間に挿入されていた抵抗
Ｒ4の部分をＮＰＮトランジスタＱ4に変更している。こ
のトランジスタＱ4は定電圧源ＶＢＢに接続されてお
り、出力ノードＶ１は仮想的な定電位点になる。この出
力ノードＶ１の電位を利用して図示しないＴＴＬ出力回
路中のトランジスタに供給する飽和防止のためのクラン
プ電圧が容易に生成される。
このように、抵抗Ｒ4の部分をトランジスタＱ4に変更し
たので、レベル変換動作の速度を左右する抵抗がＲ2，
Ｒ3の２個になり、抵抗値が低減される。これにより、
出力ノードＶ１，Ｖ２の寄生容量によってきまる充放電
の時定数が削減される。この結果、ＥＣＬ回路からＴＴ
Ｌ回路へのレベル変換動作の速度が向上される。
たので、レベル変換動作の速度を左右する抵抗がＲ2，
Ｒ3の２個になり、抵抗値が低減される。これにより、
出力ノードＶ１，Ｖ２の寄生容量によってきまる充放電
の時定数が削減される。この結果、ＥＣＬ回路からＴＴ
Ｌ回路へのレベル変換動作の速度が向上される。
第２図はこの発明のレベル変換回路を用いてＴＴＬ出力
回路に接続した構成の回路図であり、それと共に第１図
中の定電圧源ＶＢＢ、及びＴＴＬ出力回路の具体的な実
施例の構成を示している。
回路に接続した構成の回路図であり、それと共に第１図
中の定電圧源ＶＢＢ、及びＴＴＬ出力回路の具体的な実
施例の構成を示している。
定電圧源ＶＢＢは電源ＶＣＣの変動を受けにくいものが
よく、次のように構成されている。ＮＰＮトランジスタ
Ｑ11のコレクタは正電源ＶＣＣに接続され、ベースは抵
抗Ｒ11を介して正電源ＶＣＣに接続されている。このト
ランジスタＱ11のエミッタはレベル変換回路中のトラン
ジスタＱ4のベースに接続されると共に抵抗Ｒ12，Ｒ13
を直列に介して接地電圧ＧＮＤに接続されている。上記
抵抗Ｒ12とＲ13の接続点にはＮＰＮトランジスタＱ12，
Ｑ13それぞれのベースが接続されている。トランジスタ
Ｑ12のコレクタは上記トランジスタＱ4のベースに接続
され、トランジスタＱ13のコレクタは上記トランジスタ
Ｑ11のベースに接続されている。これらトランジスタＱ
12，Ｑ13それぞれのエミッタは共に接地電圧ＧＮＤに接
続されている。
よく、次のように構成されている。ＮＰＮトランジスタ
Ｑ11のコレクタは正電源ＶＣＣに接続され、ベースは抵
抗Ｒ11を介して正電源ＶＣＣに接続されている。このト
ランジスタＱ11のエミッタはレベル変換回路中のトラン
ジスタＱ4のベースに接続されると共に抵抗Ｒ12，Ｒ13
を直列に介して接地電圧ＧＮＤに接続されている。上記
抵抗Ｒ12とＲ13の接続点にはＮＰＮトランジスタＱ12，
Ｑ13それぞれのベースが接続されている。トランジスタ
Ｑ12のコレクタは上記トランジスタＱ4のベースに接続
され、トランジスタＱ13のコレクタは上記トランジスタ
Ｑ11のベースに接続されている。これらトランジスタＱ
12，Ｑ13それぞれのエミッタは共に接地電圧ＧＮＤに接
続されている。
ＴＴＬ出力回路は次のように構成されている。
レベル変換回路中の一方の出力ノードＶ１には、コレク
タが正電源ＶＣＣに接続されたＮＰＮトランジスタ
Ｑ21，Ｑ22それぞれのベースが接続されている。トラン
ジスタＱ21のエミッタはＲ21，Ｒ22を直列に介して接地
電圧ＧＮＤに接続されている。トランジスタＱ22のエミ
ッタには、ベースがレベル変換回路中の他方の出力ノー
ドＶ２に接続されているＮＰＮトランジスタＱ23のコレ
クタに接続されている。このトランジスタＱ23のコレク
タは抵抗Ｒ23を介して電源電圧ＶＣＣに接続され、エミ
ッタは抵抗Ｒ24を介して接地電圧ＧＮＤに接続されると
共にコレクタが出力端子ＯＵＴに接続されたＮＰＮトラ
ンジスタＱ24のベースに接続されている。このトランジ
スタＱ24のコレクタにはＮＰＮトランジスタＱ25のエミ
ッタが接続されている。このトランジスタＱ25のベース
は上記Ｒ21とＲ22の接続点に接続され、コレクタは上記
出力ノードＶ２に接続されている。
タが正電源ＶＣＣに接続されたＮＰＮトランジスタ
Ｑ21，Ｑ22それぞれのベースが接続されている。トラン
ジスタＱ21のエミッタはＲ21，Ｒ22を直列に介して接地
電圧ＧＮＤに接続されている。トランジスタＱ22のエミ
ッタには、ベースがレベル変換回路中の他方の出力ノー
ドＶ２に接続されているＮＰＮトランジスタＱ23のコレ
クタに接続されている。このトランジスタＱ23のコレク
タは抵抗Ｒ23を介して電源電圧ＶＣＣに接続され、エミ
ッタは抵抗Ｒ24を介して接地電圧ＧＮＤに接続されると
共にコレクタが出力端子ＯＵＴに接続されたＮＰＮトラ
ンジスタＱ24のベースに接続されている。このトランジ
スタＱ24のコレクタにはＮＰＮトランジスタＱ25のエミ
ッタが接続されている。このトランジスタＱ25のベース
は上記Ｒ21とＲ22の接続点に接続され、コレクタは上記
出力ノードＶ２に接続されている。
上記トランジスタＱ23と抵抗Ｒ23との接続点にはＮＰＮ
トランジスタＱ26のベースが接続されている。このトラ
ンジスタＱ26のコレクタは正電源ＶＣＣに接続され、エ
ミッタは抵抗Ｒ25を介して接地電圧ＧＮＤに接続されて
いる。トランジスタＱ26のエミッタと抵抗Ｒ25の接続点
にはエミッタが出力端子ＯＵＴに接続されたＮＰＮトラ
ンジスタＱ27のベースが接続されている。このトランジ
スタＱ27のコレクタは抵抗Ｒ26を介して正電源ＶＣＣに
接続されている。
トランジスタＱ26のベースが接続されている。このトラ
ンジスタＱ26のコレクタは正電源ＶＣＣに接続され、エ
ミッタは抵抗Ｒ25を介して接地電圧ＧＮＤに接続されて
いる。トランジスタＱ26のエミッタと抵抗Ｒ25の接続点
にはエミッタが出力端子ＯＵＴに接続されたＮＰＮトラ
ンジスタＱ27のベースが接続されている。このトランジ
スタＱ27のコレクタは抵抗Ｒ26を介して正電源ＶＣＣに
接続されている。
上記トランジスタＱ26のベースとトランジスタＱ27のコ
レクタとの間にはベースがコレクタに接続されたＮＰＮ
トランジスタＱ28のコレクタ，エミッタ間が接続されて
いる。また、トランジスタＱ26のエミッタとベースとの
間にはベースがコレクタに接続されたＮＰＮトランジス
タＱ29のコレクタ，エミッタ間が接続されている。
レクタとの間にはベースがコレクタに接続されたＮＰＮ
トランジスタＱ28のコレクタ，エミッタ間が接続されて
いる。また、トランジスタＱ26のエミッタとベースとの
間にはベースがコレクタに接続されたＮＰＮトランジス
タＱ29のコレクタ，エミッタ間が接続されている。
上記構成の回路を用いてこの発明のレベル変換回路の動
作を説明する。
作を説明する。
ＥＣＬレベルの入力信号が入力端子ＩＮ，▲▼に供
給される。ＩＮが“Ｈ”レベル、▲▼が“Ｌ”レベ
ルのとき、差動回路Ａ１内のトランジスタＱ1はオン状
態、トランジスタＱ2はオフ状態になる。トランジスタ
Ｑ2は電流を引き込まないため、出力ノードＶ２の電位
は高い。よって、トランジスタＱ23，Ｑ24がオン状態と
なり、Ｑ26，Ｑ27はオフ状態となる。これにより、出力
端子ＯＵＴの電位は下がる。
給される。ＩＮが“Ｈ”レベル、▲▼が“Ｌ”レベ
ルのとき、差動回路Ａ１内のトランジスタＱ1はオン状
態、トランジスタＱ2はオフ状態になる。トランジスタ
Ｑ2は電流を引き込まないため、出力ノードＶ２の電位
は高い。よって、トランジスタＱ23，Ｑ24がオン状態と
なり、Ｑ26，Ｑ27はオフ状態となる。これにより、出力
端子ＯＵＴの電位は下がる。
ＩＮが“Ｌ”レベル、▲▼が“Ｈ”レベルのとき、
差動回路Ａ１内のトランジスタＱ1はオフ状態、トラン
ジスタＱ2はオン状態になる。トランジスタＱ2は電流を
引き込むため、出力ノードＶ2の電位は低くなる。よっ
て、トランジスタＱ23，Ｑ24がオフ状態となり、Ｑ26，
Ｑ27はオン状態となる。これにより、出力端子ＯＵＴの
電位は上がる。この間、トランジスタＱ22がＱ23の飽和
防止用のクランプ電圧を与え、トランジスタＱ25がＱ24
の飽和防止用のクランプ電圧を与えている。このクラン
プ電圧は出力ノードＶ１が決定している。電流の切換え
に伴い、出力ノードＶ２の電位は上下に揺れるが、出力
ノードＶ１の電位は、定電圧源ＶＢＢで動作しているト
ランジスタＱ4によって、ほぼ一定の電位に保持され
る。
差動回路Ａ１内のトランジスタＱ1はオフ状態、トラン
ジスタＱ2はオン状態になる。トランジスタＱ2は電流を
引き込むため、出力ノードＶ2の電位は低くなる。よっ
て、トランジスタＱ23，Ｑ24がオフ状態となり、Ｑ26，
Ｑ27はオン状態となる。これにより、出力端子ＯＵＴの
電位は上がる。この間、トランジスタＱ22がＱ23の飽和
防止用のクランプ電圧を与え、トランジスタＱ25がＱ24
の飽和防止用のクランプ電圧を与えている。このクラン
プ電圧は出力ノードＶ１が決定している。電流の切換え
に伴い、出力ノードＶ２の電位は上下に揺れるが、出力
ノードＶ１の電位は、定電圧源ＶＢＢで動作しているト
ランジスタＱ4によって、ほぼ一定の電位に保持され
る。
上記実施例回路によれば、レベル切換え部の抵抗をトラ
ンジスタＱ4に置き換えたことにより、電流の切換えに
伴う寄生容量の充放電にかかる時定数が削減される。こ
の結果、ＥＣＬ回路からＴＴＬ回路へのレベル変換動作
の速度が向上される。さらに、レベル切換え部のトラン
ジスタのエミッタに仮想的に定電位点がつくれるのでＴ
ＴＬ出力回路中のクランプ電位のレベルを設定しやすく
している。
ンジスタＱ4に置き換えたことにより、電流の切換えに
伴う寄生容量の充放電にかかる時定数が削減される。こ
の結果、ＥＣＬ回路からＴＴＬ回路へのレベル変換動作
の速度が向上される。さらに、レベル切換え部のトラン
ジスタのエミッタに仮想的に定電位点がつくれるのでＴ
ＴＬ出力回路中のクランプ電位のレベルを設定しやすく
している。
［発明の効果］ 以上説明したようにこの発明によれば、レベル切換え部
を、ベースに定電位を与えるトランジスタとしたので、
抵抗が減り、出力ノードの寄生容量を充放電する際の時
定数が削減され、動作速度の向上が図れる。しかも、Ｔ
ＴＬ出力回路内へ与えるクランプ電位の安定化が実現さ
れ、信頼性の高いレベル変換回路を提供することができ
る。
を、ベースに定電位を与えるトランジスタとしたので、
抵抗が減り、出力ノードの寄生容量を充放電する際の時
定数が削減され、動作速度の向上が図れる。しかも、Ｔ
ＴＬ出力回路内へ与えるクランプ電位の安定化が実現さ
れ、信頼性の高いレベル変換回路を提供することができ
る。
第１図はこの発明の一実施例による構成の回路図、第２
図はこの発明のレベル変換回路を用いてＴＴＬ出力回路
に接続した具体的構成の回路図、第３図は従来のレベル
変換回路の構成を示す回路図である。 Ｑ1，Ｑ2，Ｑ3，Ｑ4，……ＮＰＮトランジスタ、Ｒ1，
Ｒ2，Ｒ3……抵抗、Ｖ１，Ｖ２……出力ノード。
図はこの発明のレベル変換回路を用いてＴＴＬ出力回路
に接続した具体的構成の回路図、第３図は従来のレベル
変換回路の構成を示す回路図である。 Ｑ1，Ｑ2，Ｑ3，Ｑ4，……ＮＰＮトランジスタ、Ｒ1，
Ｒ2，Ｒ3……抵抗、Ｖ１，Ｖ２……出力ノード。
Claims (1)
- 【請求項１】入力信号により負電圧で動作する差動対ト
ランジスタで構成された電流切換え手段と、 前記差動対の一方トランジスタのコレクタが接続される
第１の電位と、 前記差動対の他方トランジスタのコレクタに設けられ前
記電流切換え手段により電位が切換わる第１の出力ノー
ドと、 前記第１の出力ノードと第１の電位との間に挿入された
第１の負荷素子と、 一方の端子に第２の電位が印加され、制御端子に第３の
電位が印加されることにより他方の端子に一定電位を供
給するレベル変換用のトランジスタと、 前記レベル変換用のトランジスタの他方の端子に設けら
れた第２の出力ノードと、 前記第１の出力ノードと第２の出力ノードとの間に挿入
された第２の負荷素子と を具備したことを特徴とするレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083920A JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
| US07/674,786 US5081376A (en) | 1990-03-30 | 1991-03-25 | Level converter for converting ecl-level signal voltage to ttl-level signal voltage |
| EP91104774A EP0449208B1 (en) | 1990-03-30 | 1991-03-26 | Level converter for converting ECL-level signal voltage to TTL-level signal voltage |
| DE69119283T DE69119283T2 (de) | 1990-03-30 | 1991-03-26 | ECL/TTL-Pegelumsetzer |
| KR1019910004844A KR940010675B1 (ko) | 1990-03-30 | 1991-03-28 | 레벨변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083920A JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283811A JPH03283811A (ja) | 1991-12-13 |
| JPH0622325B2 true JPH0622325B2 (ja) | 1994-03-23 |
Family
ID=13816041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083920A Expired - Fee Related JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081376A (ja) |
| EP (1) | EP0449208B1 (ja) |
| JP (1) | JPH0622325B2 (ja) |
| KR (1) | KR940010675B1 (ja) |
| DE (1) | DE69119283T2 (ja) |
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|---|---|---|---|---|
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