JP2528028B2 - レベル変換回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、論理振幅値が規定された第１規格の論理
回路と、論理振幅値が第１規格のそれよりも高い値に規
定される第２規格の論理回路との間に接続され、第１規
格の論理回路からの信号を第２規格の信号の論理振幅値
に変換するレベル変換回路の改良に関し、特に電源電圧
のレベルを下げることを可能にするレベル変換回路に関
する。
回路と、論理振幅値が第１規格のそれよりも高い値に規
定される第２規格の論理回路との間に接続され、第１規
格の論理回路からの信号を第２規格の信号の論理振幅値
に変換するレベル変換回路の改良に関し、特に電源電圧
のレベルを下げることを可能にするレベル変換回路に関
する。
［従来の技術］ 最近の半導体技術の発展により、比較的低速のTTL（T
ransistor Transistor Logic）からECL（Emitter Coupl
ed Logic）などの各種の規格の論理回路が開発されてい
る。
ransistor Transistor Logic）からECL（Emitter Coupl
ed Logic）などの各種の規格の論理回路が開発されてい
る。
第10図はTTL論理回路により構成されるコンピュータ
システムの一例を示すブロック図である。同図を参照し
て、バスライン１には、たとえばTTL素子により構成さ
れるCPU2、主メモリ３、キャッシュメモリ４、入出力装
置５が接続され、入出力装置５には、プリンタ６、キー
ボード７などの外部装置が接続される。
システムの一例を示すブロック図である。同図を参照し
て、バスライン１には、たとえばTTL素子により構成さ
れるCPU2、主メモリ３、キャッシュメモリ４、入出力装
置５が接続され、入出力装置５には、プリンタ６、キー
ボード７などの外部装置が接続される。
しかしながら、高速処理を行なう必要から、たとえば
CPU2とキャッシュメモリ４をECL素子によって構成され
るCPU2′、キャッシュメモリ４′に変えることがある。
この場合には、第11図に示すごとく、CPU2′とバスライ
ン１との間およびキャッシュメモリ４′とバスライン１
との間にレベル変換回路９を接続する必要がある。すな
わち、比較的高速な動作が可能なECL素子と比較的低速
なTTL素子を混在させて使う場合には、互いのレベルの
整合をとる必要がある。
CPU2とキャッシュメモリ４をECL素子によって構成され
るCPU2′、キャッシュメモリ４′に変えることがある。
この場合には、第11図に示すごとく、CPU2′とバスライ
ン１との間およびキャッシュメモリ４′とバスライン１
との間にレベル変換回路９を接続する必要がある。すな
わち、比較的高速な動作が可能なECL素子と比較的低速
なTTL素子を混在させて使う場合には、互いのレベルの
整合をとる必要がある。
第12図はECL集積回路８とTTL集積回路10とを従来のレ
ベル変換回路９により接続する例を示すブロック図であ
る。ECL集積回路８には、−5.2〜−4.5ボルトの電源電
圧VEEが供給され、その出力信号は、50Ωの抵抗Rgによ
り終端される。この抵抗Rgには、−２ボルトの電源電圧
VTTが供給される。ECL集積回路８の論理振幅値のハイレ
ベル（Ｈ）は、−0.8ボルトにされ、論理振幅値のロー
レベル（Ｌ）は−1.6ボルトにされる。一方、TTL集積回
路10には、＋５ボルトの電源電圧VTLが接続される。TTL
集積回路10の論理振幅値のハイレベルは、2.4ボルト以
上にされ、論理振幅値のローレベルは0.4ボルト以下に
される。
ベル変換回路９により接続する例を示すブロック図であ
る。ECL集積回路８には、−5.2〜−4.5ボルトの電源電
圧VEEが供給され、その出力信号は、50Ωの抵抗Rgによ
り終端される。この抵抗Rgには、−２ボルトの電源電圧
VTTが供給される。ECL集積回路８の論理振幅値のハイレ
ベル（Ｈ）は、−0.8ボルトにされ、論理振幅値のロー
レベル（Ｌ）は−1.6ボルトにされる。一方、TTL集積回
路10には、＋５ボルトの電源電圧VTLが接続される。TTL
集積回路10の論理振幅値のハイレベルは、2.4ボルト以
上にされ、論理振幅値のローレベルは0.4ボルト以下に
される。
レベル変換回路９は、＋５ボルトおよび−５ボルトの
２つの電源電圧VTL,VEEが供給され、ECLレベル（Ｈ＝−
0.8,L＝−1.6V）をTTLレベル（Ｈ＞2.4V,L＜0.4V）に変
換する。
２つの電源電圧VTL,VEEが供給され、ECLレベル（Ｈ＝−
0.8,L＝−1.6V）をTTLレベル（Ｈ＞2.4V,L＜0.4V）に変
換する。
第13図は、前記従来のレベル変換回路９の一例を示す
回路図である。この回路は、モトローラ社の資料MECL I
NTEGRATED CIRCUITS DATA BOOK 1971年に記載されてい
る。第13図を参照して、このレベル変換回路は、ECL入
力端子Vi、TTL出力端子Vo、5Vの電圧が供給される電源
端子Vcc、−5Vの電圧が供給される電源端子VEE,接地電
源端子GNDの各端子を含む。トランジスタQ21,Q22,Q23お
よび抵抗R25は入力スイッチ回路Ａを構成し、トランジ
スタQ27,Q28、ダイオードD24、D25および抵抗R26,R27,R
28,R29は基準電圧発生回路Ｂを構成しており、前記入力
スイッチ回路Ａへ電圧Vbb,Vcsを供給している。ここでV
bbは、入力のしきい値を決めるための基準電圧であり、
概ねECLの論理振幅値のハイレベルとローレベルの中間
電位（−1.2V）にされる。Vcsは入力スイッチ回路Ａに
電流値を決めるための基準電圧であり、トランジスタQ2
3のベースに印加される。抵抗R21,R24は前記入力スイッ
チ回路Ａの負荷抵抗であり、トランジスタQ25,Q26およ
びダイオードD23で構成されるトーテムポール型の出力
回路Ｃに供給されている。トランジスタQ24,抵抗R22,R2
3およびダイオードD21,D22は前記入力スイッチ回路Ａの
負荷抵抗R24で発生する電圧の上限を規制するための電
圧クランプ回路Ｄである。
回路図である。この回路は、モトローラ社の資料MECL I
NTEGRATED CIRCUITS DATA BOOK 1971年に記載されてい
る。第13図を参照して、このレベル変換回路は、ECL入
力端子Vi、TTL出力端子Vo、5Vの電圧が供給される電源
端子Vcc、−5Vの電圧が供給される電源端子VEE,接地電
源端子GNDの各端子を含む。トランジスタQ21,Q22,Q23お
よび抵抗R25は入力スイッチ回路Ａを構成し、トランジ
スタQ27,Q28、ダイオードD24、D25および抵抗R26,R27,R
28,R29は基準電圧発生回路Ｂを構成しており、前記入力
スイッチ回路Ａへ電圧Vbb,Vcsを供給している。ここでV
bbは、入力のしきい値を決めるための基準電圧であり、
概ねECLの論理振幅値のハイレベルとローレベルの中間
電位（−1.2V）にされる。Vcsは入力スイッチ回路Ａに
電流値を決めるための基準電圧であり、トランジスタQ2
3のベースに印加される。抵抗R21,R24は前記入力スイッ
チ回路Ａの負荷抵抗であり、トランジスタQ25,Q26およ
びダイオードD23で構成されるトーテムポール型の出力
回路Ｃに供給されている。トランジスタQ24,抵抗R22,R2
3およびダイオードD21,D22は前記入力スイッチ回路Ａの
負荷抵抗R24で発生する電圧の上限を規制するための電
圧クランプ回路Ｄである。
次に前記第13図のレベル変換回路の動作について説明
する。
する。
まず、ECL入力端子Viにハイレベル（Ｈ＝−0.8V）が
印加されている場合を考える。入力端子Viに与えられる
ハイレベルの信号（−0.8V）は、Vbbよりも高電位であ
るから、入力スイッチ回路Ａに含まれるトランジスタQ2
1はオンし、トランジスタQ22はオフする。トランジスタ
Q21のオン動作により、負荷抵抗R21の両端に電圧が発生
し、この結果出力回路ＣのトランジスタQ25のベース電
位を十分低く下げることができる。このベース電圧の降
下に応答してトランジスタQ25がオフする。
印加されている場合を考える。入力端子Viに与えられる
ハイレベルの信号（−0.8V）は、Vbbよりも高電位であ
るから、入力スイッチ回路Ａに含まれるトランジスタQ2
1はオンし、トランジスタQ22はオフする。トランジスタ
Q21のオン動作により、負荷抵抗R21の両端に電圧が発生
し、この結果出力回路ＣのトランジスタQ25のベース電
位を十分低く下げることができる。このベース電圧の降
下に応答してトランジスタQ25がオフする。
一方、トランジスタQ22はオフしているので、抵抗R24
には電流が流れない。したがって、電圧クランプ回路Ｄ
から発生されるクランプ電圧が出力回路Ｃのトランジス
タQ26のベースに印加され、トランジスタQ26がオンす
る。このQ26のオン動作により、出力回路Ｃの出力端子V
oはGNDと接続され、約0V（ローレベル）を出力する。
には電流が流れない。したがって、電圧クランプ回路Ｄ
から発生されるクランプ電圧が出力回路Ｃのトランジス
タQ26のベースに印加され、トランジスタQ26がオンす
る。このQ26のオン動作により、出力回路Ｃの出力端子V
oはGNDと接続され、約0V（ローレベル）を出力する。
次に、ECL入力端子Viにローレベル（Ｌ＝−1.6V）が
印加された場合を考える。ローレベルの入力に応答して
トランジスタQ21はオフし、トランジスタQ22はオンす
る。トランジスタQ21のオフ動作により入力スイッチ回
路Ａに電流は流れない。この結果、出力回路Ｃのトラン
ジスタQ25のベースは、ほぼ電源端子Vccの電位にされ、
この結果Q25はオンする。一方、トランジスタQ22はオン
するので、抵抗R24には入力スイッチ回路Ａの電流が流
れ、出力回路ＣのトランジスタQ26のベース電位を十分
低い電位に下げる。このベース電圧の降下に応答してト
ランジスタQ26はオフする。この結果、出力回路Ｃの出
力端子Voからハイレベルの信号が出力される。このハイ
レベルの信号は電位は、Vcc−2Vbeである。ここで、Vbe
はトランジスタQ25またはダイオードD23の順方向電圧で
あり、約0.8Vの値である。もし出力端子VoとGND端子と
の間に負荷抵抗が接続されていれば、出力電圧は約3.4V
となり、コンデンサのような容量性の負荷であれば、ほ
ぼ5Vの電位が出力される。
印加された場合を考える。ローレベルの入力に応答して
トランジスタQ21はオフし、トランジスタQ22はオンす
る。トランジスタQ21のオフ動作により入力スイッチ回
路Ａに電流は流れない。この結果、出力回路Ｃのトラン
ジスタQ25のベースは、ほぼ電源端子Vccの電位にされ、
この結果Q25はオンする。一方、トランジスタQ22はオン
するので、抵抗R24には入力スイッチ回路Ａの電流が流
れ、出力回路ＣのトランジスタQ26のベース電位を十分
低い電位に下げる。このベース電圧の降下に応答してト
ランジスタQ26はオフする。この結果、出力回路Ｃの出
力端子Voからハイレベルの信号が出力される。このハイ
レベルの信号は電位は、Vcc−2Vbeである。ここで、Vbe
はトランジスタQ25またはダイオードD23の順方向電圧で
あり、約0.8Vの値である。もし出力端子VoとGND端子と
の間に負荷抵抗が接続されていれば、出力電圧は約3.4V
となり、コンデンサのような容量性の負荷であれば、ほ
ぼ5Vの電位が出力される。
［発明が解決しようとする課題］ 以上のように構成された従来のECL−TTLレベル変換回
路では、レベル変換回路に印加される電源電圧が＋5Vと
約−5Vという比較的大きな電圧を使うため、消費電力が
大きくなるという欠点がある。
路では、レベル変換回路に印加される電源電圧が＋5Vと
約−5Vという比較的大きな電圧を使うため、消費電力が
大きくなるという欠点がある。
また、消費電力の問題を解消するためには、電源電圧
を下げればよいが、従来の回路では、トーテムポール型
の出力回路を使用しているために、電源端子Vccに与え
る電源電圧は３ボルト以上を必要とする。また、電源端
子VEEに供給する電位は、入力スイッチ回路Ａのしきい
値電圧Vbbおよび電流値を決定するしきい値電圧Vcsを発
生するためには、−3V以下にする必要がある。
を下げればよいが、従来の回路では、トーテムポール型
の出力回路を使用しているために、電源端子Vccに与え
る電源電圧は３ボルト以上を必要とする。また、電源端
子VEEに供給する電位は、入力スイッチ回路Ａのしきい
値電圧Vbbおよび電流値を決定するしきい値電圧Vcsを発
生するためには、−3V以下にする必要がある。
この発明は上記の問題点を解決するためになされたも
のであり、消費電力を減少させることのできるレベル変
換回路を提供することを目的とする。
のであり、消費電力を減少させることのできるレベル変
換回路を提供することを目的とする。
［課題を解決するための手段］ 請求項１の発明に係るレベル変換回路は、第１の論理
振幅値を有する第１の論理回路から出力される論理信号
を、前記第１の論理回路の論理振幅値よりも高いレベル
にされた第２の論理回路の第２の論理振幅値に変換する
回路であり、基準電圧発生手段、差電圧発生手段および
出力信号発生手段を含む。基準電圧発生手段は、第２の
論理振幅値の上限に相関の上限基準電圧および第２の論
理振幅値の下限に相関の下限基準電圧を発生する。差電
圧発生手段は、第１の論理振幅値の入力信号に応答し
て、上限基準電圧と下限基準電圧との差に対応する差電
圧を発生する。出力信号発生手段は、差電圧発生手段に
より発生された差電圧に応答して第２の論理振幅値に対
応する論理振幅値の出力信号を発生する。
振幅値を有する第１の論理回路から出力される論理信号
を、前記第１の論理回路の論理振幅値よりも高いレベル
にされた第２の論理回路の第２の論理振幅値に変換する
回路であり、基準電圧発生手段、差電圧発生手段および
出力信号発生手段を含む。基準電圧発生手段は、第２の
論理振幅値の上限に相関の上限基準電圧および第２の論
理振幅値の下限に相関の下限基準電圧を発生する。差電
圧発生手段は、第１の論理振幅値の入力信号に応答し
て、上限基準電圧と下限基準電圧との差に対応する差電
圧を発生する。出力信号発生手段は、差電圧発生手段に
より発生された差電圧に応答して第２の論理振幅値に対
応する論理振幅値の出力信号を発生する。
請求項５の発明に係るレベル変換回路は、ECLレベル
の信号をTTLレベルの信号に変換する回路であって基準
電圧発生手段、差電圧発生手段および出力信号発生手段
を含む。基準電圧発生手段は、TTLレベルの論理振幅値
の上限に相関の上限基準電圧およびTTLレベルの論理振
幅値の下限に相関の下限基準電圧を発生する。差電圧発
生手段は、ECLレベルの信号に応答して、上限基準電圧
と下限基準電圧との差に対応する差電圧を発生する。出
力信号発生手段は、差電圧発生手段により発生された差
電圧に応答して、TTLレベルの論理振幅値に対応する出
力信号を発生する。
の信号をTTLレベルの信号に変換する回路であって基準
電圧発生手段、差電圧発生手段および出力信号発生手段
を含む。基準電圧発生手段は、TTLレベルの論理振幅値
の上限に相関の上限基準電圧およびTTLレベルの論理振
幅値の下限に相関の下限基準電圧を発生する。差電圧発
生手段は、ECLレベルの信号に応答して、上限基準電圧
と下限基準電圧との差に対応する差電圧を発生する。出
力信号発生手段は、差電圧発生手段により発生された差
電圧に応答して、TTLレベルの論理振幅値に対応する出
力信号を発生する。
［作用］ 以上の請求項１の発明では、差電圧発生手段は、第１
の論理振幅値の入力信号に応答して、上限基準電圧と下
限基準電圧との差に対応する差電圧を発生している。そ
して、出力信号発生手段により発生される出力信号の論
理振幅値は、第２の論理振幅値に対応している。したが
って、このレベル変換回路において、必要とされる電圧
範囲を第１の論理振幅値の下限と第２の論理振幅値の上
限との範囲で決めることができる。
の論理振幅値の入力信号に応答して、上限基準電圧と下
限基準電圧との差に対応する差電圧を発生している。そ
して、出力信号発生手段により発生される出力信号の論
理振幅値は、第２の論理振幅値に対応している。したが
って、このレベル変換回路において、必要とされる電圧
範囲を第１の論理振幅値の下限と第２の論理振幅値の上
限との範囲で決めることができる。
この結果、消費電力を大幅に低減することができる。
請求項５の発明では、レベル変換に必要とされる電圧
範囲は、TTLレベルの上限電圧（たとえば2.4V）とECLレ
ベルの下限電圧（たとえば、−1.6V）との間に定めるこ
とができる。したがって、レベル変換に用いられる電源
電圧の範囲を小さくすることができる。その結果、消費
電力を大幅に低減することができる。
範囲は、TTLレベルの上限電圧（たとえば2.4V）とECLレ
ベルの下限電圧（たとえば、−1.6V）との間に定めるこ
とができる。したがって、レベル変換に用いられる電源
電圧の範囲を小さくすることができる。その結果、消費
電力を大幅に低減することができる。
［実施例］ 第２図は、本発明のレベル変換回路をECL集積回路とT
TL集積回路との間に接続したブロック図である。第12図
と同じ記号は相当部分を示している。第２図を参照し
て、ECL集積回路８は、−5V電源に接続され、その出力
はレベル変換回路９とのマッチング抵抗Rgを通して−2V
の終端電源VTTに接続される。レベル変換回路９は、前
記電源電圧VTTと、＋3Vの電源VCCに接続される。TTL集
積回路10は＋5V電源VTLに接続される。
TL集積回路との間に接続したブロック図である。第12図
と同じ記号は相当部分を示している。第２図を参照し
て、ECL集積回路８は、−5V電源に接続され、その出力
はレベル変換回路９とのマッチング抵抗Rgを通して−2V
の終端電源VTTに接続される。レベル変換回路９は、前
記電源電圧VTTと、＋3Vの電源VCCに接続される。TTL集
積回路10は＋5V電源VTLに接続される。
すなわち、この実施例のレベル変換回路９は第12図の
レベル変換回路と相違して、電源端子Vccに＋3Vが供給
され、電源端子Vttに−2Vが供給されている。このよう
に従来技術よりも低い電源電圧を使用することにより、
消費電力を低減することができ、またマイナス側の電圧
として−2Vの終端電圧VTTを使用することにより、新た
に電源電圧を作るという必要がなくなる。
レベル変換回路と相違して、電源端子Vccに＋3Vが供給
され、電源端子Vttに−2Vが供給されている。このよう
に従来技術よりも低い電源電圧を使用することにより、
消費電力を低減することができ、またマイナス側の電圧
として−2Vの終端電圧VTTを使用することにより、新た
に電源電圧を作るという必要がなくなる。
第１図は本発明のレベル変換回路の一実施例を示すブ
ロック図である。同図を参照して、この実施例のレベル
変換回路９は、＋3Vの電源電圧が供給される電源端子Vc
cと、−2Vの電源電圧の供給される電源端子Vttと、電源
端子Vccと接地電源GNDとの間に接続され、TTLレベルの
上限値に相関の基準電圧とTTLレベルの下限値に相関の
基準電圧を発生する基準電圧発生回路11と、ECL論理集
積回路８からの入力信号Viに応答してスイッチングする
入力スイッチング回路14と、入力スイッチング回路14の
スイッチ動作に応答して、上限基準電圧と下限基準電圧
との差電圧を発生する差電圧発生回路15と、差電圧発生
回路15により発生された差電圧信号を増幅する増幅回路
16と、増幅回路16からの出力信号に応答してスイッチン
グし、電源電圧Vccと接地電源GNDとで定まる論理振幅値
の信号を出力する出力スイッチング回路17とを含む。
ロック図である。同図を参照して、この実施例のレベル
変換回路９は、＋3Vの電源電圧が供給される電源端子Vc
cと、−2Vの電源電圧の供給される電源端子Vttと、電源
端子Vccと接地電源GNDとの間に接続され、TTLレベルの
上限値に相関の基準電圧とTTLレベルの下限値に相関の
基準電圧を発生する基準電圧発生回路11と、ECL論理集
積回路８からの入力信号Viに応答してスイッチングする
入力スイッチング回路14と、入力スイッチング回路14の
スイッチ動作に応答して、上限基準電圧と下限基準電圧
との差電圧を発生する差電圧発生回路15と、差電圧発生
回路15により発生された差電圧信号を増幅する増幅回路
16と、増幅回路16からの出力信号に応答してスイッチン
グし、電源電圧Vccと接地電源GNDとで定まる論理振幅値
の信号を出力する出力スイッチング回路17とを含む。
上記第１図の構成によるレベル変換回路の具体的な回
路構成を第３図に示し、第３図の回路の各部の信号波形
を第４図に示す。第３図を参照して、入力スイッチング
回路14は、トランジスタQ1,Q2および抵抗R1を含む。基
準電圧発生回路11は、抵抗R2およびダイオードD1,D2,D
3、トランジスタQ3,Q4を含む。ここで抵抗R2とダイオー
ドD1,D2,D3は2.4Vの基準電圧を発生するために用いら
れ、ダイオードD3は差電圧発生回路14すなわち抵抗R3に
発生する電圧のローレベルを下げすぎないようにするた
めに用いられる。前記抵抗R2およびダイオードD1,D2,D3
によって発生される電圧VuはトランジスタQ4に与えら
れ、ダイオードD3によって発生される電圧（0.8V）はト
ランジスタQ3に与えられる。トランジスタQ3およびQ4は
抵抗R3の両端に発生する電圧をクランプする。増幅回路
16は、Ｎチャネル型MOSFET18および抵抗R4を含む。出力
スイッチング回路17はＰチャネル型MOSFET19とＮチャネ
ル型MOSFET20とをコンプリメンタリ接続したCMOSインバ
ータを含む。
路構成を第３図に示し、第３図の回路の各部の信号波形
を第４図に示す。第３図を参照して、入力スイッチング
回路14は、トランジスタQ1,Q2および抵抗R1を含む。基
準電圧発生回路11は、抵抗R2およびダイオードD1,D2,D
3、トランジスタQ3,Q4を含む。ここで抵抗R2とダイオー
ドD1,D2,D3は2.4Vの基準電圧を発生するために用いら
れ、ダイオードD3は差電圧発生回路14すなわち抵抗R3に
発生する電圧のローレベルを下げすぎないようにするた
めに用いられる。前記抵抗R2およびダイオードD1,D2,D3
によって発生される電圧VuはトランジスタQ4に与えら
れ、ダイオードD3によって発生される電圧（0.8V）はト
ランジスタQ3に与えられる。トランジスタQ3およびQ4は
抵抗R3の両端に発生する電圧をクランプする。増幅回路
16は、Ｎチャネル型MOSFET18および抵抗R4を含む。出力
スイッチング回路17はＰチャネル型MOSFET19とＮチャネ
ル型MOSFET20とをコンプリメンタリ接続したCMOSインバ
ータを含む。
第４図は第３図に示した回路図における各回路の出力
波形図である。縦軸は電圧、横軸は時間である。同図
（１）は入力スイッチング回路14に与えられる信号の波
形であり、同図（２）はＮチャネル型MOSFET18のゲート
に与えられる電圧波形である。同図（３）はＮチャネル
型MOSFETのドレインの波形図である。同図（４）は出力
スイッチング回路17の出力波形Voの波形である。
波形図である。縦軸は電圧、横軸は時間である。同図
（１）は入力スイッチング回路14に与えられる信号の波
形であり、同図（２）はＮチャネル型MOSFET18のゲート
に与えられる電圧波形である。同図（３）はＮチャネル
型MOSFETのドレインの波形図である。同図（４）は出力
スイッチング回路17の出力波形Voの波形である。
上記第１図から第４図に示したレベル変換回路の動作
を説明する。まずECL入力端子Viにハイレベル（Ｈ＝−
0.8V）が印加されている場合を考える。入力端子Viに与
えられるＨ＝−0.8Vは電源端子Vttの電位よりも高く、
かつベース・エミッタ間電圧は順方向となるため、トラ
ンジスタQ1はオンする。このオン動作によりベース接地
されたトランジスタQ2を通して負荷抵抗R3（差電圧発生
回路）に電流Ｉが流れ、抵抗R3に電圧降下が発生する。
このときにおける増幅回路16のゲートへの電圧VAは次の
式で表わされる。
を説明する。まずECL入力端子Viにハイレベル（Ｈ＝−
0.8V）が印加されている場合を考える。入力端子Viに与
えられるＨ＝−0.8Vは電源端子Vttの電位よりも高く、
かつベース・エミッタ間電圧は順方向となるため、トラ
ンジスタQ1はオンする。このオン動作によりベース接地
されたトランジスタQ2を通して負荷抵抗R3（差電圧発生
回路）に電流Ｉが流れ、抵抗R3に電圧降下が発生する。
このときにおける増幅回路16のゲートへの電圧VAは次の
式で表わされる。
VA＝（Vu−Vbe（Q4））−I1×（R3） …（１） VA＝（Vu−Vbe（Q4））−Vbe（D1）−Vbe（D2） …
（２） Vu＝Vbe（D1）＋Vbe（D2）＋Vbe（D3） …（３） Ｉ＝（Vi−Vbe（Q1）−VTT）／（R1） …（４） ただし、Vbe（Q4）,Vbe（Q1）はトランジスタQ4およ
びQ1の順方向電圧降下、Vbe（D1）,Vbe（D2）,Vbe（D
3）はダイオードD1,D2,D3の順方向電圧降下である。
（２） Vu＝Vbe（D1）＋Vbe（D2）＋Vbe（D3） …（３） Ｉ＝（Vi−Vbe（Q1）−VTT）／（R1） …（４） ただし、Vbe（Q4）,Vbe（Q1）はトランジスタQ4およ
びQ1の順方向電圧降下、Vbe（D1）,Vbe（D2）,Vbe（D
3）はダイオードD1,D2,D3の順方向電圧降下である。
前記（１）式はＩ×（R3）がダイオードD1とD2との順
方向電圧の和2Vbeよりも小さい場合を示し、上記（２）
式はＩ×（R3）≧2Vbeの場合を示す。したがって、抵抗
R3の値をＩ×（R3）＝2Vbeとなるように設定しておくこ
とにより、ECL入力端子Viにハイレベルが入力されると
きの増幅回路16のゲート電圧VAを0Vとすることができ
る。この0Vに応答して、増幅回路16のＮチャネル型MOSF
ET18はオフする。このＮチャネル型MOSFET18のオフに応
答して、出力スイッチング回路17のＮチャネル型MOSFET
20がオンし、Ｐチャネル型MOSFET19がオフする。この結
果、出力スイッチング回路17の出力端子Voには約0V（ロ
ーレベル）が出力される。
方向電圧の和2Vbeよりも小さい場合を示し、上記（２）
式はＩ×（R3）≧2Vbeの場合を示す。したがって、抵抗
R3の値をＩ×（R3）＝2Vbeとなるように設定しておくこ
とにより、ECL入力端子Viにハイレベルが入力されると
きの増幅回路16のゲート電圧VAを0Vとすることができ
る。この0Vに応答して、増幅回路16のＮチャネル型MOSF
ET18はオフする。このＮチャネル型MOSFET18のオフに応
答して、出力スイッチング回路17のＮチャネル型MOSFET
20がオンし、Ｐチャネル型MOSFET19がオフする。この結
果、出力スイッチング回路17の出力端子Voには約0V（ロ
ーレベル）が出力される。
次に、ECL入力端子ViにＬ＝−1.6V（ローレベル）が
入力される場合を考える。トランジスタQ1のベースと電
源端子Vttの間における電位差は約0.4Vとなり、ベース
・エミッタ間電圧は順方向電圧（0.8V）よりも小さくな
るため、トランジスタQ1はオフする。この結果、抵抗R1
にはほとんど電流が流れなくなり、抵抗R3には電圧降下
が発生しない。増幅回路16のＮチャネルMOSFET18のゲー
ト電圧VAは基準電圧発生回路11のトランジスタQ4により
発生される電圧Vu−Vbe（Q4）の値である約1.6Vとな
る。この1.6Vを出力スイッチング回路17のCMOSインバー
タが十分スイッチングできるまで拡大する。この実施例
では電源電圧VCCまで拡大している。そして、出力スイ
ッチング回路17のＰチャネル型MOSFET19をオンし、Ｎチ
ャネル型MOSFET20をオフすることにより、出力端子Voに
Ｈ＝VCCの電圧を出力する。
入力される場合を考える。トランジスタQ1のベースと電
源端子Vttの間における電位差は約0.4Vとなり、ベース
・エミッタ間電圧は順方向電圧（0.8V）よりも小さくな
るため、トランジスタQ1はオフする。この結果、抵抗R1
にはほとんど電流が流れなくなり、抵抗R3には電圧降下
が発生しない。増幅回路16のＮチャネルMOSFET18のゲー
ト電圧VAは基準電圧発生回路11のトランジスタQ4により
発生される電圧Vu−Vbe（Q4）の値である約1.6Vとな
る。この1.6Vを出力スイッチング回路17のCMOSインバー
タが十分スイッチングできるまで拡大する。この実施例
では電源電圧VCCまで拡大している。そして、出力スイ
ッチング回路17のＰチャネル型MOSFET19をオンし、Ｎチ
ャネル型MOSFET20をオフすることにより、出力端子Voに
Ｈ＝VCCの電圧を出力する。
第５図は前記出力スイッチング回路17の構造を示す平
面図であり、第６図は出力スイッチング回路17の特性図
である。第５図において、出力スイッチング回路17のMO
SFET19および20は、ともにゲート長さがＬ、ゲート幅が
Ｗにされており、それぞれの駆動能力はほぼ等しい。し
たがって、第６図に示すように増幅回路10から供給され
る3Vの電圧に対して約1.5Vのしきい値電圧に設定するこ
とができる。しきい値電圧をゲート幅またはゲート長に
よって適当な値に設定することができるため、従来例の
第13図のごときしきい値電圧Vbbを設定するための回路
を除くことができ、出力スイッチング回路および基準電
圧発生回路を簡単な構成にすることができる。
面図であり、第６図は出力スイッチング回路17の特性図
である。第５図において、出力スイッチング回路17のMO
SFET19および20は、ともにゲート長さがＬ、ゲート幅が
Ｗにされており、それぞれの駆動能力はほぼ等しい。し
たがって、第６図に示すように増幅回路10から供給され
る3Vの電圧に対して約1.5Vのしきい値電圧に設定するこ
とができる。しきい値電圧をゲート幅またはゲート長に
よって適当な値に設定することができるため、従来例の
第13図のごときしきい値電圧Vbbを設定するための回路
を除くことができ、出力スイッチング回路および基準電
圧発生回路を簡単な構成にすることができる。
第７図は第３図の構成を示す回路図である。第７図を
参照して、前記第３図と同じ記号は相当部分を示し、そ
の説明は適宜省略する。抵抗R5はトランジスタQ2を常に
オン状態で使うためのバイアス用の抵抗である。これは
トランジスタQ1がオフしたときにトランジスタQ2のコレ
クタに電流が流れなくなり、トランジスタQ2もオフする
ので、スイッチング時間が遅くなるという可能性がある
ことを防ぐためである。なお、抵抗R5はバイアス用なの
で抵抗R3よりも１桁程度高い抵抗で十分である。消費電
力の増加にはあまり影響を与えない。
参照して、前記第３図と同じ記号は相当部分を示し、そ
の説明は適宜省略する。抵抗R5はトランジスタQ2を常に
オン状態で使うためのバイアス用の抵抗である。これは
トランジスタQ1がオフしたときにトランジスタQ2のコレ
クタに電流が流れなくなり、トランジスタQ2もオフする
ので、スイッチング時間が遅くなるという可能性がある
ことを防ぐためである。なお、抵抗R5はバイアス用なの
で抵抗R3よりも１桁程度高い抵抗で十分である。消費電
力の増加にはあまり影響を与えない。
第８図は第１図の変更例を示すブロック図であり、第
９図は第８図の要部を示す回路図である。同図を参照し
て、前記第１図および第３図に相当する部分には同一記
号を付し、その説明は適宜省略する。この実施例におい
ては、基準電圧発生回路11は１つであり、この１つの基
準電圧発生回路11にECL論理集積回路の入力信号数に対
応する数の差電圧発生回路15、入力スイッチング回路1
4、出力スイッチング回路17が接続されている。そし
て、第９図に示すごとく、基準電圧発生回路11のトラン
ジスタQ3は、１出力（１エミッタ）のトランジスタに代
えてマルチエミッタトランジスタQ3′にされる。
９図は第８図の要部を示す回路図である。同図を参照し
て、前記第１図および第３図に相当する部分には同一記
号を付し、その説明は適宜省略する。この実施例におい
ては、基準電圧発生回路11は１つであり、この１つの基
準電圧発生回路11にECL論理集積回路の入力信号数に対
応する数の差電圧発生回路15、入力スイッチング回路1
4、出力スイッチング回路17が接続されている。そし
て、第９図に示すごとく、基準電圧発生回路11のトラン
ジスタQ3は、１出力（１エミッタ）のトランジスタに代
えてマルチエミッタトランジスタQ3′にされる。
以上の構成にすることにより、ECL論理集積回路から
入力される複数ビットの信号をレベル変換してTTL論理
集積回路に供給することができる。
入力される複数ビットの信号をレベル変換してTTL論理
集積回路に供給することができる。
このレベル変換回路と第13図のレベル変換回路とを比
較すると、従来のレベル変換回路では、複数ビットの信
号を受けるようにするためには、基準電圧発生回路Ｂの
みを共通にして、他の回路A,C,Dおよび負荷抵抗R21,R22
はビット数に対応させて設ける必要があった。しかし、
第８図および第９図のレベル変換回路では、クランプ回
路Ｄに対応するトランジスタQ3′,Q4は共通にされ、し
かも１つ１つの回路構成が簡単であるため、半導体集積
回路の面積を小さくすることができるという効果があ
る。
較すると、従来のレベル変換回路では、複数ビットの信
号を受けるようにするためには、基準電圧発生回路Ｂの
みを共通にして、他の回路A,C,Dおよび負荷抵抗R21,R22
はビット数に対応させて設ける必要があった。しかし、
第８図および第９図のレベル変換回路では、クランプ回
路Ｄに対応するトランジスタQ3′,Q4は共通にされ、し
かも１つ１つの回路構成が簡単であるため、半導体集積
回路の面積を小さくすることができるという効果があ
る。
［発明の効果］ 請求項１の発明によれば、レベル変換回路において必
要とされる電圧範囲を、第１の論理振幅値の下限と第２
の論理振幅値の上限との範囲で決めることができるの
で、消費電力を大幅に低減することができる。
要とされる電圧範囲を、第１の論理振幅値の下限と第２
の論理振幅値の上限との範囲で決めることができるの
で、消費電力を大幅に低減することができる。
請求項５の発明によれば、レベル変換に必要とされる
電圧範囲は、TTLレベルの上限電圧とECLレベルの下限電
圧との間に定められるので、レベル変換に用いられる電
源電圧の範囲を小さくすることができる。このため、消
費電力を大幅に低減することができる。
電圧範囲は、TTLレベルの上限電圧とECLレベルの下限電
圧との間に定められるので、レベル変換に用いられる電
源電圧の範囲を小さくすることができる。このため、消
費電力を大幅に低減することができる。
第１図は本発明の一実施例を示すブロック図である。第
２図は本発明のレベル変換回路をECL論理集積回路とTTL
論理集積回路との間に接続したブロック図である。第３
図は第１図の詳細を示す回路図である。第４図は第３図
の各部の電圧波形を示す図である。第５図は出力スイッ
チング回路の構造を示す平面図である。第６図は出力ス
イッチング回路の特性図である。第７図は第３図の変更
例を示す回路図である。第８図は第１図の変更例を示す
ブロック図である。第９図は第８図の要部を示す回路図
である。第10図は、コンピュータシステムの一例を示す
ブロック図である。第11図および第12図は、第10図のコ
ンピュータシステムの一部の回路をECL論理回路に変更
したブロック図、第13図は従来のレベル変換回路を示す
回路図である図において、８はECL集積回路、９はレベ
ル変換回路、10はTTL集積回路、11は基準電圧発生回
路、14は入力スイッチング回路、15は差電圧発生回路、
16は増幅回路、17は出力スイッチング回路、VccおよびV
ttは電源端子である。
２図は本発明のレベル変換回路をECL論理集積回路とTTL
論理集積回路との間に接続したブロック図である。第３
図は第１図の詳細を示す回路図である。第４図は第３図
の各部の電圧波形を示す図である。第５図は出力スイッ
チング回路の構造を示す平面図である。第６図は出力ス
イッチング回路の特性図である。第７図は第３図の変更
例を示す回路図である。第８図は第１図の変更例を示す
ブロック図である。第９図は第８図の要部を示す回路図
である。第10図は、コンピュータシステムの一例を示す
ブロック図である。第11図および第12図は、第10図のコ
ンピュータシステムの一部の回路をECL論理回路に変更
したブロック図、第13図は従来のレベル変換回路を示す
回路図である図において、８はECL集積回路、９はレベ
ル変換回路、10はTTL集積回路、11は基準電圧発生回
路、14は入力スイッチング回路、15は差電圧発生回路、
16は増幅回路、17は出力スイッチング回路、VccおよびV
ttは電源端子である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−137733（ＪＰ，Ａ) 特開 平３−270320（ＪＰ，Ａ) 特開 平３−283811（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１の論理振幅値を有する第１の論理回路
から出力される論理信号を、前記第１の論理回路の論理
振幅値よりも高いレベルにされた第２の論理回路の第２
の論理振幅値に変換するレベル変換回路であって、 前記第２の論理振幅値の上限に相関の上限基準電圧およ
び前記第２の論理振幅値の下限に相関の下限基準電圧を
発生する基準電圧発生手段、 前記第１の論理振幅値の入力信号に応答して、前記上限
基準電圧と下限基準電圧との差に対応する差電圧を発生
するための差電圧発生手段、および 前記発生された差電圧に応答して前記第２の論理振幅値
に対応する論理振幅値の出力信号を発生するための出力
信号発生手段を含むことを特徴とするレベル変換回路。 - 【請求項２】前記基準電圧発生手段は、前記第２の論理
振幅値の上限に対応する第１の電源電圧が供給される第
１の電源端子、 接地端子、および 前記第１の電源端子と前記接地端子との間に接続され、
前記第１の電源電圧を分割して前記上限および下限基準
電圧を発生するための分割手段を含む、前記請求項１記
載のレベル変換回路。 - 【請求項３】前記差電圧発生手段は、一端が前記上限基
準電圧を受けるように接続され、他端が前記下限基準電
圧を受けるように接続される抵抗手段、 前記第１の論理振幅値の下限に対応する第２の電源電圧
が供給される第２の電源端子、および 前記第２の電源端子と前記抵抗手段の他端との間に接続
され、前記第１の論理振幅値の入力信号に応答して、ス
イッチングし、前記抵抗手段の他端に上限基準電圧と下
限基準電圧との差に対応する差電圧を発生させるスイッ
チング手段を含む、前記請求項１記載のレベル変換回
路。 - 【請求項４】前記出力信号発生手段は、前記差電圧発生
手段により発生された差電圧を増幅する増幅手段、およ
び 前記第２の論理振幅値の上限に対応する電源電圧を受け
る電源端子と接地端子との間に接続され、前記増幅手段
の出力信号に応答してスイッチングし、前記第２の論理
振幅値に対応する論理振幅値の出力信号を発生するスイ
ッチング手段を含む、請求項１記載のレベル変換回路。 - 【請求項５】ECLレベルの信号を、TTLレベルの信号に変
換するレベル変換回路であって、 前記TTLレベルの論理振幅値の上限に相関の上限基準電
圧および前記TTLレベルの論理振幅値の下限の相関の下
限基準電圧を発生するための基準電圧発生手段、 前記ECLレベルの信号に応答して、前記上限基準電圧と
下限基準電圧との差に対応する差電圧を発生する差電圧
発生手段、および 前記発生された差電圧に応答して、前記TTLレベルの論
理振幅値に対応する出力信号を発生するための出力信号
発生手段を含むことを特徴とするレベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222074A JP2528028B2 (ja) | 1990-08-22 | 1990-08-22 | レベル変換回路 |
| US07/744,578 US5173625A (en) | 1990-08-22 | 1991-08-14 | Method and apparatus for conversion of signal level from ecl to ttl |
| DE4127805A DE4127805A1 (de) | 1990-08-22 | 1991-08-22 | Pegelumwandlungseinrichtung und verfahren zur pegelumwandlung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222074A JP2528028B2 (ja) | 1990-08-22 | 1990-08-22 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103216A JPH04103216A (ja) | 1992-04-06 |
| JP2528028B2 true JP2528028B2 (ja) | 1996-08-28 |
Family
ID=16776714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222074A Expired - Fee Related JP2528028B2 (ja) | 1990-08-22 | 1990-08-22 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5173625A (ja) |
| JP (1) | JP2528028B2 (ja) |
| DE (1) | DE4127805A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4215444C2 (de) * | 1992-05-11 | 1994-02-24 | Telefunken Microelectron | Integrierte Schaltungsanordnung |
| DE4307856C2 (de) * | 1993-03-12 | 1995-10-19 | Telefunken Microelectron | Schaltungsanordnung |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| JPH1084266A (ja) * | 1996-09-10 | 1998-03-31 | Mitsubishi Electric Corp | 電流切替回路 |
| US5754059A (en) * | 1997-01-14 | 1998-05-19 | International Business Machines Corporation | Multi-stage ECL-to-CMOS converter with wide dynamic range and high symmetry |
| US7535280B2 (en) * | 2004-04-30 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3766406A (en) * | 1971-12-06 | 1973-10-16 | Cogar Corp | Ecl-to-ttl converter |
| US3986045A (en) * | 1975-04-23 | 1976-10-12 | Advanced Micro Devices, Inc. | High speed logic level converter |
| US4368395A (en) * | 1980-07-18 | 1983-01-11 | Harris Corporation | Differential linear to digital translator |
| DE3217512A1 (de) * | 1982-05-10 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur pegelumsetzung |
| DE3441142A1 (de) * | 1984-11-10 | 1986-05-15 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Anordnung zur impulsverlaengerung und pegelumsetzung |
| US4678944A (en) * | 1985-05-13 | 1987-07-07 | Advanced Micro Devices, Inc. | Circuit for improving performance of an ECL-to-TTL translator |
| US4644194A (en) * | 1985-06-24 | 1987-02-17 | Motorola, Inc. | ECL to TTL voltage level translator |
| US4998029A (en) * | 1989-07-03 | 1991-03-05 | Motorola, Inc. | Dual supply ECL to TTL translator |
| JPH0622325B2 (ja) * | 1990-03-30 | 1994-03-23 | 株式会社東芝 | レベル変換回路 |
-
1990
- 1990-08-22 JP JP2222074A patent/JP2528028B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-14 US US07/744,578 patent/US5173625A/en not_active Expired - Lifetime
- 1991-08-22 DE DE4127805A patent/DE4127805A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE4127805C2 (ja) | 1992-10-01 |
| JPH04103216A (ja) | 1992-04-06 |
| DE4127805A1 (de) | 1992-03-05 |
| US5173625A (en) | 1992-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |