JPH03283811A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH03283811A JPH03283811A JP2083920A JP8392090A JPH03283811A JP H03283811 A JPH03283811 A JP H03283811A JP 2083920 A JP2083920 A JP 2083920A JP 8392090 A JP8392090 A JP 8392090A JP H03283811 A JPH03283811 A JP H03283811A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output node
- potential
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は特にＥ ＣＬ （ｅｍｉｔｔｅｒ ｃｏｕｐ
ｌｅｄｌｏｇｉｃ）回路の電源電圧レベルをＴＴＬ（ｔ
ｒａｎｓｌｓｔｏｒ ｔｒａｎｓｌｓｔｏｒ ＋ｏｇｉ
ｃ）回路の電源電圧レベルに変換するレベル変換回路に
関する。
ｌｅｄｌｏｇｉｃ）回路の電源電圧レベルをＴＴＬ（ｔ
ｒａｎｓｌｓｔｏｒ ｔｒａｎｓｌｓｔｏｒ ＋ｏｇｉ
ｃ）回路の電源電圧レベルに変換するレベル変換回路に
関する。
（従来の技術）
電源電圧を負電源とするＥＣＬ回路レベルの信号を用い
て電源電圧を正電源とするＴ Ｔ Ｉ、回路を動作させ
るにはレベル変換回路が必要である。
て電源電圧を正電源とするＴ Ｔ Ｉ、回路を動作させ
るにはレベル変換回路が必要である。
第３図は従来のＥＣＬ−ＴＴＬレベル変換回路の構成を
示す回路図である。
示す回路図である。
ＮＰＮ トランジスタＱ１．Ｑ２のベースはそれぞれＥ
ＣＬレベルの信号の入力端子ＩＮ、ＩＮとなっている。
ＣＬレベルの信号の入力端子ＩＮ、ＩＮとなっている。
この両トランジスタＱ１．Ｑ２は差動回路Ａ１の差動対
である。トランジスタＱ１゜Ｑ２のエミッタはＮＰＮ
トランジスタＱ３のコレフタに接続されている。このト
ランジスタＱ３のベースは定電圧源ｖＣ８に接続され、
エミッタは抵抗Ｒ２を介して負電源ＶＥＥに接続されて
いる。
である。トランジスタＱ１゜Ｑ２のエミッタはＮＰＮ
トランジスタＱ３のコレフタに接続されている。このト
ランジスタＱ３のベースは定電圧源ｖＣ８に接続され、
エミッタは抵抗Ｒ２を介して負電源ＶＥＥに接続されて
いる。
上記トランジスタＱ１のコレクタは接地電圧ＧＮＤに接
続されると共に抵抗Ｒ２の一端に接続されている。抵抗
Ｒ２の他端は上記トランジスタＱ２のコレクタに接続さ
れ、さらに抵抗Ｒ３゜Ｒ４を直列に介して正電源ｖＣＣ
に接続されている。
続されると共に抵抗Ｒ２の一端に接続されている。抵抗
Ｒ２の他端は上記トランジスタＱ２のコレクタに接続さ
れ、さらに抵抗Ｒ３゜Ｒ４を直列に介して正電源ｖＣＣ
に接続されている。
上記抵抗Ｒ，とＲ４の接続点には出力ノードｖ１が、抵
抗Ｒ１と抵抗Ｒ２及びトランジスタＱ、のコレクタとの
接続点には出力ノードｖ２が接続されている。
抗Ｒ１と抵抗Ｒ２及びトランジスタＱ、のコレクタとの
接続点には出力ノードｖ２が接続されている。
上記回路について動作を説明する。ＥＣＬレベルの入力
信号が入力端子ＩＮ、ＩＮに供給される。
信号が入力端子ＩＮ、ＩＮに供給される。
差動回路Ａｌ内のトランジスタＱｌ、Ｑ２のスイッチン
グにより、入力信号は電流に切換えられ、ＴＴＬレベル
の出力ノードＶｌ、Ｖ２にレベル変換された電圧信号と
なって出力される。この出力信号がＴＴＬ出力回路を経
てＴＴＬレベルの信号に変換される。
グにより、入力信号は電流に切換えられ、ＴＴＬレベル
の出力ノードＶｌ、Ｖ２にレベル変換された電圧信号と
なって出力される。この出力信号がＴＴＬ出力回路を経
てＴＴＬレベルの信号に変換される。
上記構成の回路は、電流／電圧切換え部として直列接続
された抵抗Ｒａ、Ｒｓを用いている。従って、トランジ
スタＱ２が電流を引き込むか否かによって直接的に出力
ノードＶｌ、Ｖ２の電位が上下することになる。なお、
抵抗Ｒ２はトランジスタＱ２がオフ状態で電流を引かな
い場合にも抵抗Ｒ４，Ｒ，にある程度の電流を流してお
くためのものである。このようにして、出力ノードＶｌ
。
された抵抗Ｒａ、Ｒｓを用いている。従って、トランジ
スタＱ２が電流を引き込むか否かによって直接的に出力
ノードＶｌ、Ｖ２の電位が上下することになる。なお、
抵抗Ｒ２はトランジスタＱ２がオフ状態で電流を引かな
い場合にも抵抗Ｒ４，Ｒ，にある程度の電流を流してお
くためのものである。このようにして、出力ノードＶｌ
。
ｖ２のレベル補正、動作速度の安定化を図っている。
しかしながら、このような構成の回路では、抵抗Ｒ４，
Ｒｓ 、Ｒ２は出力ノードＶｌ、Ｖ２Ｊ：ｉｆ生する容
量Ｃを充放電する際の時定数を規定するものとなる。よ
って、これらの抵抗Ｒ４＃Ｒ３゜Ｒ２の存在がレベル切
換えの速度を遅らせる原因となる。また、特にノードｖ
１はＴＴＬ出力出力回路部なトランジスタに飽和を防止
するためのクランプ電位を与えるノードとして用いられ
、ノードｖ１の電位が電流の切換えであまり大きく土工
することは好ましくない。
Ｒｓ 、Ｒ２は出力ノードＶｌ、Ｖ２Ｊ：ｉｆ生する容
量Ｃを充放電する際の時定数を規定するものとなる。よ
って、これらの抵抗Ｒ４＃Ｒ３゜Ｒ２の存在がレベル切
換えの速度を遅らせる原因となる。また、特にノードｖ
１はＴＴＬ出力出力回路部なトランジスタに飽和を防止
するためのクランプ電位を与えるノードとして用いられ
、ノードｖ１の電位が電流の切換えであまり大きく土工
することは好ましくない。
（発明が解決しようとする課題）
このように、従来では、電源から接続されているレベル
切換え用の抵抗と共に出力ノード間の抵抗、レベル補正
用の抵抗と直列に抵抗が設けられている。これにより、
出力ノードに寄生する容量とで生じる時定数分の動作遅
延が問題となっている。また、ＴＴＬ出力出力回路部な
トランジスタへ飽和を防止するためのクランプ電位を与
える出力ノードもレベル切換え用の抵抗で電位が生成さ
れるのでは、差動回路における電流の切換えでクランプ
電位を変動させるという欠点がある。
切換え用の抵抗と共に出力ノード間の抵抗、レベル補正
用の抵抗と直列に抵抗が設けられている。これにより、
出力ノードに寄生する容量とで生じる時定数分の動作遅
延が問題となっている。また、ＴＴＬ出力出力回路部な
トランジスタへ飽和を防止するためのクランプ電位を与
える出力ノードもレベル切換え用の抵抗で電位が生成さ
れるのでは、差動回路における電流の切換えでクランプ
電位を変動させるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作速度の向上を図り、かつＴＴＬ
出力出力回路部えるクランプ電位の安定化が実現される
レベル変換回路を提供することにある。
あり、その目的は、動作速度の向上を図り、かつＴＴＬ
出力出力回路部えるクランプ電位の安定化が実現される
レベル変換回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のレベル変換回路は、入力信号により負電圧で
動作する差動対トランジスタで構成された電流切換え手
段と、前記差動対の一方トランジスタのコレクタが接続
される第１の電位と、前記差動対の他方トランジスタの
コレクタに設けられ前記電流切換え手段により電位が切
換わる１１の出力ノードと、前記第１の出力ノードと第
１の電位との間に挿入された第１の負荷素子と、一方の
端子に第２の電位が印加され、制御端子に第３の電位が
印加されることにより他方の端子に一定電位を供給する
レベル変換用のトランジスタと、前記レベル変換用のト
ランジスタの他方の端子に設けられた第２の出力ノード
と、前記第１の出力ノードと第２の出力ノードとの間に
挿入された第２の負荷素子とから構成される。
動作する差動対トランジスタで構成された電流切換え手
段と、前記差動対の一方トランジスタのコレクタが接続
される第１の電位と、前記差動対の他方トランジスタの
コレクタに設けられ前記電流切換え手段により電位が切
換わる１１の出力ノードと、前記第１の出力ノードと第
１の電位との間に挿入された第１の負荷素子と、一方の
端子に第２の電位が印加され、制御端子に第３の電位が
印加されることにより他方の端子に一定電位を供給する
レベル変換用のトランジスタと、前記レベル変換用のト
ランジスタの他方の端子に設けられた第２の出力ノード
と、前記第１の出力ノードと第２の出力ノードとの間に
挿入された第２の負荷素子とから構成される。
（作 用）
この発明では、第２の電位と第２の出力ノードとの間に
接続されるレベル変換用のトランジスタにより、出力ノ
ードの寄生容量を充放電する際の時定数を削減する。レ
ベル変換用のトランジスタの制御端子を第３の電位、つ
まり定電圧源帽接続することにより第２の出力ノードの
電圧を安定化させる。
接続されるレベル変換用のトランジスタにより、出力ノ
ードの寄生容量を充放電する際の時定数を削減する。レ
ベル変換用のトランジスタの制御端子を第３の電位、つ
まり定電圧源帽接続することにより第２の出力ノードの
電圧を安定化させる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例によるレベル変換回路の構
成を示す回路図である。
成を示す回路図である。
この回路では、上記第３図の回路において、正電源ＶＣ
Ｃと一方の出力ノードｖ１との間に挿入されていた抵抗
Ｒ４の部分をＮＰＮ ）ランジスタＱ４に変更している
。このトランジスタＱ４は定電圧源ＶＢＢに接続されて
おり、出力ノードｖ１は仮想的な定電位点になる。この
出力ノードｖ１の電位を利用して図示しないＴＴＬ出力
回路中のトランジスタに供給する飽和防止のためのクラ
ンプ電圧が容易に生成される。
Ｃと一方の出力ノードｖ１との間に挿入されていた抵抗
Ｒ４の部分をＮＰＮ ）ランジスタＱ４に変更している
。このトランジスタＱ４は定電圧源ＶＢＢに接続されて
おり、出力ノードｖ１は仮想的な定電位点になる。この
出力ノードｖ１の電位を利用して図示しないＴＴＬ出力
回路中のトランジスタに供給する飽和防止のためのクラ
ンプ電圧が容易に生成される。
このように、抵抗Ｒ４の部分をトランジスタＱ４に変更
したので、レベル変換動作の速度を左右する抵抗がＲ２
，Ｒ，の２個になり、抵抗値が低減される。これにより
、出力ノードＶｌ、Ｖ２の寄生容量によってきまる充放
電の時定数が削減される。この結果、ＥＣＬ回路からＴ
ＴＬ回路へのレベル変換動作の速度が向上される。
したので、レベル変換動作の速度を左右する抵抗がＲ２
，Ｒ，の２個になり、抵抗値が低減される。これにより
、出力ノードＶｌ、Ｖ２の寄生容量によってきまる充放
電の時定数が削減される。この結果、ＥＣＬ回路からＴ
ＴＬ回路へのレベル変換動作の速度が向上される。
第２図はこの発明のレベル変換回路を用いてＴＴＬ出力
回路に接続した構成の回路図であり、それと共に第１図
中の定電圧源ＶＢＢ、及びＴＴＬ出力回路の具体的な実
施例の構成を示している。
回路に接続した構成の回路図であり、それと共に第１図
中の定電圧源ＶＢＢ、及びＴＴＬ出力回路の具体的な実
施例の構成を示している。
定電圧源ＶＢＢは電源ｖｃｃの変動を受けにくいものが
よく、次のように構成されている。
よく、次のように構成されている。
ＮＰＮ ）ランジスタＱ１＋のコレクタは正電源ＶＣＣ
に接続され、ベースは抵抗Ｒ１□を介して正電源ｖＣＣ
に接続されている。このトランジスタＱ ｚのエミッタ
はレベル変換回路中のトランジスタＱ４のベースに接続
されると共に抵抗Ｒ１□。
に接続され、ベースは抵抗Ｒ１□を介して正電源ｖＣＣ
に接続されている。このトランジスタＱ ｚのエミッタ
はレベル変換回路中のトランジスタＱ４のベースに接続
されると共に抵抗Ｒ１□。
Ｒ１，を直列に介して接地電圧ＧＮＤに接続されている
。上記抵抗Ｒ１２とＲ２３の接続点にはＮＰＮトランジ
スタＱ １２Ｉ Ｑ１０それぞれのベースが接続されて
いる。トランジスタＱＩ２のコレクタは上記トランジス
タＱ４のベースに接続され、トランジスタＱ＋３のコレ
クタは上記トランジスタＱ ＋＋のベースに接続されて
いる。これらトランジスタＱ１□。
。上記抵抗Ｒ１２とＲ２３の接続点にはＮＰＮトランジ
スタＱ １２Ｉ Ｑ１０それぞれのベースが接続されて
いる。トランジスタＱＩ２のコレクタは上記トランジス
タＱ４のベースに接続され、トランジスタＱ＋３のコレ
クタは上記トランジスタＱ ＋＋のベースに接続されて
いる。これらトランジスタＱ１□。
Ｑ１０それぞれのエミッタは共に接地電圧ＧＮＤに接続
されている。
されている。
ＴＴＬ出力回路は次のように構成されている。
レベル変換回路中の一方の出力ノードＶ１には、コレク
タが正電源ｖＣＣに接続されたＮＰＮ ）ランジスタＱ
２□、Ｑ２２それぞれのベースが接続されている。トラ
ンジスタＱ２１のエミッタはＲ２１゜Ｒ２□を直列に介
して接地電圧ＧＮＤに接続されている。トランジスタＱ
２□のエミッタには、ベースがレベル変換回路中の他方
の出力ノードＶ２に接続されているＮＰＮ ）ランジス
タＱ２３のコレクタに接続されている。このトランジス
タＱ２３のコレクタは抵抗Ｒ２３を介して電源電圧ＶＣ
Ｃに接続され、エミッタは抵抗Ｒ２４を介して接地電圧
ＧＮＤに接続されると共にコレクタが出力端子ＯＵＴに
接続されたＮＰＮ ）ランジスタＱ２４のベースに接続
されている。このトランジスタＱ２４のコレクタにはＮ
ＰＮトランジスタＱ ２５のエミッタが接続されている
。このトランジスタＱ２５のベースは上記Ｒ２１とＲ２
□の接続点に接続され、コレクタは上記出力ノードｖ２
に接続されている。
タが正電源ｖＣＣに接続されたＮＰＮ ）ランジスタＱ
２□、Ｑ２２それぞれのベースが接続されている。トラ
ンジスタＱ２１のエミッタはＲ２１゜Ｒ２□を直列に介
して接地電圧ＧＮＤに接続されている。トランジスタＱ
２□のエミッタには、ベースがレベル変換回路中の他方
の出力ノードＶ２に接続されているＮＰＮ ）ランジス
タＱ２３のコレクタに接続されている。このトランジス
タＱ２３のコレクタは抵抗Ｒ２３を介して電源電圧ＶＣ
Ｃに接続され、エミッタは抵抗Ｒ２４を介して接地電圧
ＧＮＤに接続されると共にコレクタが出力端子ＯＵＴに
接続されたＮＰＮ ）ランジスタＱ２４のベースに接続
されている。このトランジスタＱ２４のコレクタにはＮ
ＰＮトランジスタＱ ２５のエミッタが接続されている
。このトランジスタＱ２５のベースは上記Ｒ２１とＲ２
□の接続点に接続され、コレクタは上記出力ノードｖ２
に接続されている。
上記トランジスタＱ ２３と抵抗Ｒ２３との接続点には
ＮＰＮ トランジスタＱ ２６のベースが接続されてい
る。このトランジスタＱ２６のコレクタは正電源■ＣＣ
に接続され、エミッタは抵抗Ｒ２，を介して接地電圧Ｇ
ＮＤに接続されている。トランジスタＱ ２６のエミッ
タと抵抗Ｒ２，の接続点にはエミッタが出力端子ＯＵＴ
に接続されたＮＰＮトランジスタＱ２７のベースが接続
されている。このトランジスタＱ２□のコレクタは抵抗
Ｒ２６を介して正電源ＶＣＣに接続されている。
ＮＰＮ トランジスタＱ ２６のベースが接続されてい
る。このトランジスタＱ２６のコレクタは正電源■ＣＣ
に接続され、エミッタは抵抗Ｒ２，を介して接地電圧Ｇ
ＮＤに接続されている。トランジスタＱ ２６のエミッ
タと抵抗Ｒ２，の接続点にはエミッタが出力端子ＯＵＴ
に接続されたＮＰＮトランジスタＱ２７のベースが接続
されている。このトランジスタＱ２□のコレクタは抵抗
Ｒ２６を介して正電源ＶＣＣに接続されている。
上記トランジスタＱ２６のベースとトランジスタＱ２７
のコレクタとの間にはベースがコレクタに接続されたＮ
ＰＮ ）ランジスタＱ２１１のコレクタ、エミッタ間が
接続されている。また、トランジスタＱ２６のエミッタ
とベースとの間にはベースがコレクタに接続されたＮＰ
ＮトランジスタＱ２９のコレクタ、エミッタ間が接続さ
れている。
のコレクタとの間にはベースがコレクタに接続されたＮ
ＰＮ ）ランジスタＱ２１１のコレクタ、エミッタ間が
接続されている。また、トランジスタＱ２６のエミッタ
とベースとの間にはベースがコレクタに接続されたＮＰ
ＮトランジスタＱ２９のコレクタ、エミッタ間が接続さ
れている。
上記構成の回路を用いてこの発明のレベル変換回路の動
作を説明する。
作を説明する。
ＥＣＬレベルの入力信号が入力端子ＩＮ、ＩＮに供給さ
れる。ＩＮが“Ｈ″レベル百がＬ”レベルのとき、差動
回路Ａｌ内のトランジスタＱｓはオン状態、トランジス
タＱ２はオフ状態になる。トランジスタＱ２は電流を引
き込まないため、出力ノードｖ２の電位は高い。よって
、トランジスタＱ ２ｓ＊ Ｑ ２４がオン状態となり
、Ｑ２６゜Ｑ２７はオフ状態となる。これにより、出力
端子ＯＵＴの電位は下がる。
れる。ＩＮが“Ｈ″レベル百がＬ”レベルのとき、差動
回路Ａｌ内のトランジスタＱｓはオン状態、トランジス
タＱ２はオフ状態になる。トランジスタＱ２は電流を引
き込まないため、出力ノードｖ２の電位は高い。よって
、トランジスタＱ ２ｓ＊ Ｑ ２４がオン状態となり
、Ｑ２６゜Ｑ２７はオフ状態となる。これにより、出力
端子ＯＵＴの電位は下がる。
ＩＮがａ Ｌ ＩＩ レベル、ＩＮが“Ｈ２レベルのと
き、差動回路Ａｌ内のトランジスタＱ１はオフ状態、ト
ランジスタＱ２はオン状態になる。トランジスタＱ２は
電流を引き込むため、出力ノードｖ２の電位は低くなる
。よって、トランジスタＱ ２３Ｉ Ｑ ２４がオフ状
態となり、Ｑ ２６１ Ｑ ２７はオン状態となる。こ
れにより、出力端子ＯＵＴの電位は上がる。この間、ト
ランジスタＱ２□がＱ２ｓの飽和防止用のクランプ電圧
を与え、トランジスタＱ２５が０２４の飽和防止用のク
ランプ電圧を与えている。このクランプ電圧は出力ノー
ドＶ１が決定している。電流の切換えに伴い、出力ノー
ドｖ２の電位は上下に振れるが、出力ノードｖ１の電位
は、定電圧源ＶＢＢで動作しているトランジスタＱ４に
よって、はぼ一定の電位に保持される。
き、差動回路Ａｌ内のトランジスタＱ１はオフ状態、ト
ランジスタＱ２はオン状態になる。トランジスタＱ２は
電流を引き込むため、出力ノードｖ２の電位は低くなる
。よって、トランジスタＱ ２３Ｉ Ｑ ２４がオフ状
態となり、Ｑ ２６１ Ｑ ２７はオン状態となる。こ
れにより、出力端子ＯＵＴの電位は上がる。この間、ト
ランジスタＱ２□がＱ２ｓの飽和防止用のクランプ電圧
を与え、トランジスタＱ２５が０２４の飽和防止用のク
ランプ電圧を与えている。このクランプ電圧は出力ノー
ドＶ１が決定している。電流の切換えに伴い、出力ノー
ドｖ２の電位は上下に振れるが、出力ノードｖ１の電位
は、定電圧源ＶＢＢで動作しているトランジスタＱ４に
よって、はぼ一定の電位に保持される。
上記実施例回路によれば、レベル切換え部の抵抗をトラ
ンジスタＱ４に置き換えたことにより、電流の切換えに
伴う寄生容量の充放電にかかる時定数が削減される。こ
の結果、ＥＣＬ回路からＴＴＬ回路へのレベル変換動作
の速度が向上される。さらに、レベル切換え部のトラン
ジスタのエミッタに仮想的に定電位点がつくれるのでＴ
ＴＬ出力回路中のクランプ電位のレベルを設定しやすく
している。
ンジスタＱ４に置き換えたことにより、電流の切換えに
伴う寄生容量の充放電にかかる時定数が削減される。こ
の結果、ＥＣＬ回路からＴＴＬ回路へのレベル変換動作
の速度が向上される。さらに、レベル切換え部のトラン
ジスタのエミッタに仮想的に定電位点がつくれるのでＴ
ＴＬ出力回路中のクランプ電位のレベルを設定しやすく
している。
［発明の効果］
以上説明したようにこの発明によれば、レベル切換え部
を、ベースに定電位を与えるトランジスタとしたので、
抵抗が減り、出力ノードの寄生容量を充放電する際の時
定数が削減され、動作速度の向上が図れる。しかも、Ｔ
ＴＬ出力出力内路内えるクランプ電位の安定化が実現さ
れ、信頼性の高いレベル変換回路を提供することができ
る。
を、ベースに定電位を与えるトランジスタとしたので、
抵抗が減り、出力ノードの寄生容量を充放電する際の時
定数が削減され、動作速度の向上が図れる。しかも、Ｔ
ＴＬ出力出力内路内えるクランプ電位の安定化が実現さ
れ、信頼性の高いレベル変換回路を提供することができ
る。
第１図はこの発明の一実施例による構成の回路図、第２
図はこの発明のレベル変換回路を用いてＴＴＬ出力回路
に接続した具体的構成の回路図、第３図は従来のレベル
変換回路の構成を示す回路図である。 Ｑｌｌ Ｑ２１ Ｑｓ＋ Ｑａ＊ ・・・ＮＰＮ トラ
ンジスタ、Ｒｓ 、Ｒ２，Ｒ３−抵抗、Ｖｌ、Ｖ２−・
・出力ノード。
図はこの発明のレベル変換回路を用いてＴＴＬ出力回路
に接続した具体的構成の回路図、第３図は従来のレベル
変換回路の構成を示す回路図である。 Ｑｌｌ Ｑ２１ Ｑｓ＋ Ｑａ＊ ・・・ＮＰＮ トラ
ンジスタ、Ｒｓ 、Ｒ２，Ｒ３−抵抗、Ｖｌ、Ｖ２−・
・出力ノード。
Claims (1)
- 【特許請求の範囲】 入力信号により負電圧で動作する差動対トランジスタで
構成された電流切換え手段と、 前記差動対の一方トランジスタのコレクタが接続される
第１の電位と、 前記差動対の他方トランジスタのコレクタに設けられ前
記電流切換え手段により電位が切換わる第１の出力ノー
ドと、 前記第１の出力ノードと第１の電位との間に挿入された
第１の負荷素子と、 一方の端子に第２の電位が印加され、制御端子に第３の
電位が印加されることにより他方の端子に一定電位を供
給するレベル変換用のトランジスタと、 前記レベル変換用のトランジスタの他方の端子に設けら
れた第２の出力ノードと、 前記第１の出力ノードと第２の出力ノードとの間に挿入
された第２の負荷素子と を具備したことを特徴とするレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083920A JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
| US07/674,786 US5081376A (en) | 1990-03-30 | 1991-03-25 | Level converter for converting ecl-level signal voltage to ttl-level signal voltage |
| EP91104774A EP0449208B1 (en) | 1990-03-30 | 1991-03-26 | Level converter for converting ECL-level signal voltage to TTL-level signal voltage |
| DE69119283T DE69119283T2 (de) | 1990-03-30 | 1991-03-26 | ECL/TTL-Pegelumsetzer |
| KR1019910004844A KR940010675B1 (ko) | 1990-03-30 | 1991-03-28 | 레벨변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083920A JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283811A true JPH03283811A (ja) | 1991-12-13 |
| JPH0622325B2 JPH0622325B2 (ja) | 1994-03-23 |
Family
ID=13816041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083920A Expired - Fee Related JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081376A (ja) |
| EP (1) | EP0449208B1 (ja) |
| JP (1) | JPH0622325B2 (ja) |
| KR (1) | KR940010675B1 (ja) |
| DE (1) | DE69119283T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528028B2 (ja) * | 1990-08-22 | 1996-08-28 | 三菱電機株式会社 | レベル変換回路 |
| DE4225750A1 (de) * | 1992-08-04 | 1994-02-10 | Siemens Nixdorf Inf Syst | Hochintegrierte Schaltkreise |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
| DE202010006624U1 (de) | 2010-05-10 | 2010-08-05 | Manitowoc Crane Group France Sas | Kranausleger, insbesondere Mobilkranausleger, mit vorgespannten Zugelementen |
| KR101381295B1 (ko) | 2012-11-01 | 2014-04-04 | 라제건 | 간이 침대 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536665A (en) * | 1982-12-27 | 1985-08-20 | The Grass Valley Group, Inc. | Circuit for converting two balanced ECL level signals into an inverted TTL level signal |
| JPS6157118A (ja) * | 1984-08-29 | 1986-03-24 | Toshiba Corp | レベル変換回路 |
| JPH0683053B2 (ja) * | 1987-10-30 | 1994-10-19 | 日本電気株式会社 | レベル変換回路 |
| US4870301A (en) * | 1988-09-06 | 1989-09-26 | Motorola, Inc. | Differential emitter-coupled-logic bus driver |
| US4835455A (en) * | 1988-09-15 | 1989-05-30 | Honeywell Inc. | Reference voltage generator |
| US4996452A (en) * | 1989-11-15 | 1991-02-26 | National Semiconductor Corporation | ECL/TTL tristate buffer |
-
1990
- 1990-03-30 JP JP2083920A patent/JPH0622325B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-25 US US07/674,786 patent/US5081376A/en not_active Expired - Lifetime
- 1991-03-26 DE DE69119283T patent/DE69119283T2/de not_active Expired - Fee Related
- 1991-03-26 EP EP91104774A patent/EP0449208B1/en not_active Expired - Lifetime
- 1991-03-28 KR KR1019910004844A patent/KR940010675B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010675B1 (ko) | 1994-10-24 |
| JPH0622325B2 (ja) | 1994-03-23 |
| EP0449208A2 (en) | 1991-10-02 |
| US5081376A (en) | 1992-01-14 |
| KR910017743A (ko) | 1991-11-05 |
| DE69119283T2 (de) | 1996-10-10 |
| EP0449208B1 (en) | 1996-05-08 |
| EP0449208A3 (en) | 1991-12-04 |
| DE69119283D1 (de) | 1996-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5146116A (en) | Ecl circuit with a reduced power active pulldown | |
| JPH03283811A (ja) | レベル変換回路 | |
| JPH07235868A (ja) | 電流バッファ回路 | |
| JP2533201B2 (ja) | Ａｍ検波回路 | |
| JP3127878B2 (ja) | クランプ回路 | |
| US4764688A (en) | Output current darlington transistor driver circuit | |
| JPH0514767A (ja) | クランプ回路 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| US5877655A (en) | Device for limiting the output current of an operational amplifier | |
| JP3747591B2 (ja) | 半導体回路 | |
| JP2000165213A (ja) | コンパレータ回路 | |
| JP2844796B2 (ja) | 増幅回路 | |
| JP2861226B2 (ja) | クロック信号出力回路 | |
| JP3440482B2 (ja) | 切替回路 | |
| JP2702271B2 (ja) | 電源回路 | |
| JPS61998A (ja) | サンプル・ホールド回路 | |
| JPS6133710Y2 (ja) | ||
| JPH1051248A (ja) | 差動増幅回路 | |
| JPH11136105A (ja) | 電圧比較回路 | |
| KR100450894B1 (ko) | 출력회로 | |
| JPH0445199Y2 (ja) | ||
| KR930004584Y1 (ko) | 슈미트 트리거회로 | |
| JPS62185408A (ja) | パルス出力回路 | |
| JPH0646370B2 (ja) | 定電流回路 | |
| JPH0583595A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |