JPH03283811A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH03283811A JPH03283811A JP2083920A JP8392090A JPH03283811A JP H03283811 A JPH03283811 A JP H03283811A JP 2083920 A JP2083920 A JP 2083920A JP 8392090 A JP8392090 A JP 8392090A JP H03283811 A JPH03283811 A JP H03283811A
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- JP
- Japan
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- transistor
- circuit
- output node
- potential
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明は特にE CL (emitter coup
ledlogic)回路の電源電圧レベルをTTL(t
ranslstor translstor +ogi
c)回路の電源電圧レベルに変換するレベル変換回路に
関する。
ledlogic)回路の電源電圧レベルをTTL(t
ranslstor translstor +ogi
c)回路の電源電圧レベルに変換するレベル変換回路に
関する。
(従来の技術)
電源電圧を負電源とするECL回路レベルの信号を用い
て電源電圧を正電源とするT T I、回路を動作させ
るにはレベル変換回路が必要である。
て電源電圧を正電源とするT T I、回路を動作させ
るにはレベル変換回路が必要である。
第3図は従来のECL−TTLレベル変換回路の構成を
示す回路図である。
示す回路図である。
NPN トランジスタQ1.Q2のベースはそれぞれE
CLレベルの信号の入力端子IN、INとなっている。
CLレベルの信号の入力端子IN、INとなっている。
この両トランジスタQ1.Q2は差動回路A1の差動対
である。トランジスタQ1゜Q2のエミッタはNPN
トランジスタQ3のコレフタに接続されている。このト
ランジスタQ3のベースは定電圧源vC8に接続され、
エミッタは抵抗R2を介して負電源VEEに接続されて
いる。
である。トランジスタQ1゜Q2のエミッタはNPN
トランジスタQ3のコレフタに接続されている。このト
ランジスタQ3のベースは定電圧源vC8に接続され、
エミッタは抵抗R2を介して負電源VEEに接続されて
いる。
上記トランジスタQ1のコレクタは接地電圧GNDに接
続されると共に抵抗R2の一端に接続されている。抵抗
R2の他端は上記トランジスタQ2のコレクタに接続さ
れ、さらに抵抗R3゜R4を直列に介して正電源vCC
に接続されている。
続されると共に抵抗R2の一端に接続されている。抵抗
R2の他端は上記トランジスタQ2のコレクタに接続さ
れ、さらに抵抗R3゜R4を直列に介して正電源vCC
に接続されている。
上記抵抗R,とR4の接続点には出力ノードv1が、抵
抗R1と抵抗R2及びトランジスタQ、のコレクタとの
接続点には出力ノードv2が接続されている。
抗R1と抵抗R2及びトランジスタQ、のコレクタとの
接続点には出力ノードv2が接続されている。
上記回路について動作を説明する。ECLレベルの入力
信号が入力端子IN、INに供給される。
信号が入力端子IN、INに供給される。
差動回路Al内のトランジスタQl、Q2のスイッチン
グにより、入力信号は電流に切換えられ、TTLレベル
の出力ノードVl、V2にレベル変換された電圧信号と
なって出力される。この出力信号がTTL出力回路を経
てTTLレベルの信号に変換される。
グにより、入力信号は電流に切換えられ、TTLレベル
の出力ノードVl、V2にレベル変換された電圧信号と
なって出力される。この出力信号がTTL出力回路を経
てTTLレベルの信号に変換される。
上記構成の回路は、電流/電圧切換え部として直列接続
された抵抗Ra、Rsを用いている。従って、トランジ
スタQ2が電流を引き込むか否かによって直接的に出力
ノードVl、V2の電位が上下することになる。なお、
抵抗R2はトランジスタQ2がオフ状態で電流を引かな
い場合にも抵抗R4,R,にある程度の電流を流してお
くためのものである。このようにして、出力ノードVl
。
された抵抗Ra、Rsを用いている。従って、トランジ
スタQ2が電流を引き込むか否かによって直接的に出力
ノードVl、V2の電位が上下することになる。なお、
抵抗R2はトランジスタQ2がオフ状態で電流を引かな
い場合にも抵抗R4,R,にある程度の電流を流してお
くためのものである。このようにして、出力ノードVl
。
v2のレベル補正、動作速度の安定化を図っている。
しかしながら、このような構成の回路では、抵抗R4,
Rs 、R2は出力ノードVl、V2J:if生する容
量Cを充放電する際の時定数を規定するものとなる。よ
って、これらの抵抗R4#R3゜R2の存在がレベル切
換えの速度を遅らせる原因となる。また、特にノードv
1はTTL出力出力回路部なトランジスタに飽和を防止
するためのクランプ電位を与えるノードとして用いられ
、ノードv1の電位が電流の切換えであまり大きく土工
することは好ましくない。
Rs 、R2は出力ノードVl、V2J:if生する容
量Cを充放電する際の時定数を規定するものとなる。よ
って、これらの抵抗R4#R3゜R2の存在がレベル切
換えの速度を遅らせる原因となる。また、特にノードv
1はTTL出力出力回路部なトランジスタに飽和を防止
するためのクランプ電位を与えるノードとして用いられ
、ノードv1の電位が電流の切換えであまり大きく土工
することは好ましくない。
(発明が解決しようとする課題)
このように、従来では、電源から接続されているレベル
切換え用の抵抗と共に出力ノード間の抵抗、レベル補正
用の抵抗と直列に抵抗が設けられている。これにより、
出力ノードに寄生する容量とで生じる時定数分の動作遅
延が問題となっている。また、TTL出力出力回路部な
トランジスタへ飽和を防止するためのクランプ電位を与
える出力ノードもレベル切換え用の抵抗で電位が生成さ
れるのでは、差動回路における電流の切換えでクランプ
電位を変動させるという欠点がある。
切換え用の抵抗と共に出力ノード間の抵抗、レベル補正
用の抵抗と直列に抵抗が設けられている。これにより、
出力ノードに寄生する容量とで生じる時定数分の動作遅
延が問題となっている。また、TTL出力出力回路部な
トランジスタへ飽和を防止するためのクランプ電位を与
える出力ノードもレベル切換え用の抵抗で電位が生成さ
れるのでは、差動回路における電流の切換えでクランプ
電位を変動させるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作速度の向上を図り、かつTTL
出力出力回路部えるクランプ電位の安定化が実現される
レベル変換回路を提供することにある。
あり、その目的は、動作速度の向上を図り、かつTTL
出力出力回路部えるクランプ電位の安定化が実現される
レベル変換回路を提供することにある。
[発明の構成]
(課題を解決するための手段)
この発明のレベル変換回路は、入力信号により負電圧で
動作する差動対トランジスタで構成された電流切換え手
段と、前記差動対の一方トランジスタのコレクタが接続
される第1の電位と、前記差動対の他方トランジスタの
コレクタに設けられ前記電流切換え手段により電位が切
換わる11の出力ノードと、前記第1の出力ノードと第
1の電位との間に挿入された第1の負荷素子と、一方の
端子に第2の電位が印加され、制御端子に第3の電位が
印加されることにより他方の端子に一定電位を供給する
レベル変換用のトランジスタと、前記レベル変換用のト
ランジスタの他方の端子に設けられた第2の出力ノード
と、前記第1の出力ノードと第2の出力ノードとの間に
挿入された第2の負荷素子とから構成される。
動作する差動対トランジスタで構成された電流切換え手
段と、前記差動対の一方トランジスタのコレクタが接続
される第1の電位と、前記差動対の他方トランジスタの
コレクタに設けられ前記電流切換え手段により電位が切
換わる11の出力ノードと、前記第1の出力ノードと第
1の電位との間に挿入された第1の負荷素子と、一方の
端子に第2の電位が印加され、制御端子に第3の電位が
印加されることにより他方の端子に一定電位を供給する
レベル変換用のトランジスタと、前記レベル変換用のト
ランジスタの他方の端子に設けられた第2の出力ノード
と、前記第1の出力ノードと第2の出力ノードとの間に
挿入された第2の負荷素子とから構成される。
(作 用)
この発明では、第2の電位と第2の出力ノードとの間に
接続されるレベル変換用のトランジスタにより、出力ノ
ードの寄生容量を充放電する際の時定数を削減する。レ
ベル変換用のトランジスタの制御端子を第3の電位、つ
まり定電圧源帽接続することにより第2の出力ノードの
電圧を安定化させる。
接続されるレベル変換用のトランジスタにより、出力ノ
ードの寄生容量を充放電する際の時定数を削減する。レ
ベル変換用のトランジスタの制御端子を第3の電位、つ
まり定電圧源帽接続することにより第2の出力ノードの
電圧を安定化させる。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はこの発明の一実施例によるレベル変換回路の構
成を示す回路図である。
成を示す回路図である。
この回路では、上記第3図の回路において、正電源VC
Cと一方の出力ノードv1との間に挿入されていた抵抗
R4の部分をNPN )ランジスタQ4に変更している
。このトランジスタQ4は定電圧源VBBに接続されて
おり、出力ノードv1は仮想的な定電位点になる。この
出力ノードv1の電位を利用して図示しないTTL出力
回路中のトランジスタに供給する飽和防止のためのクラ
ンプ電圧が容易に生成される。
Cと一方の出力ノードv1との間に挿入されていた抵抗
R4の部分をNPN )ランジスタQ4に変更している
。このトランジスタQ4は定電圧源VBBに接続されて
おり、出力ノードv1は仮想的な定電位点になる。この
出力ノードv1の電位を利用して図示しないTTL出力
回路中のトランジスタに供給する飽和防止のためのクラ
ンプ電圧が容易に生成される。
このように、抵抗R4の部分をトランジスタQ4に変更
したので、レベル変換動作の速度を左右する抵抗がR2
,R,の2個になり、抵抗値が低減される。これにより
、出力ノードVl、V2の寄生容量によってきまる充放
電の時定数が削減される。この結果、ECL回路からT
TL回路へのレベル変換動作の速度が向上される。
したので、レベル変換動作の速度を左右する抵抗がR2
,R,の2個になり、抵抗値が低減される。これにより
、出力ノードVl、V2の寄生容量によってきまる充放
電の時定数が削減される。この結果、ECL回路からT
TL回路へのレベル変換動作の速度が向上される。
第2図はこの発明のレベル変換回路を用いてTTL出力
回路に接続した構成の回路図であり、それと共に第1図
中の定電圧源VBB、及びTTL出力回路の具体的な実
施例の構成を示している。
回路に接続した構成の回路図であり、それと共に第1図
中の定電圧源VBB、及びTTL出力回路の具体的な実
施例の構成を示している。
定電圧源VBBは電源vccの変動を受けにくいものが
よく、次のように構成されている。
よく、次のように構成されている。
NPN )ランジスタQ1+のコレクタは正電源VCC
に接続され、ベースは抵抗R1□を介して正電源vCC
に接続されている。このトランジスタQ zのエミッタ
はレベル変換回路中のトランジスタQ4のベースに接続
されると共に抵抗R1□。
に接続され、ベースは抵抗R1□を介して正電源vCC
に接続されている。このトランジスタQ zのエミッタ
はレベル変換回路中のトランジスタQ4のベースに接続
されると共に抵抗R1□。
R1,を直列に介して接地電圧GNDに接続されている
。上記抵抗R12とR23の接続点にはNPNトランジ
スタQ 12I Q10それぞれのベースが接続されて
いる。トランジスタQI2のコレクタは上記トランジス
タQ4のベースに接続され、トランジスタQ+3のコレ
クタは上記トランジスタQ ++のベースに接続されて
いる。これらトランジスタQ1□。
。上記抵抗R12とR23の接続点にはNPNトランジ
スタQ 12I Q10それぞれのベースが接続されて
いる。トランジスタQI2のコレクタは上記トランジス
タQ4のベースに接続され、トランジスタQ+3のコレ
クタは上記トランジスタQ ++のベースに接続されて
いる。これらトランジスタQ1□。
Q10それぞれのエミッタは共に接地電圧GNDに接続
されている。
されている。
TTL出力回路は次のように構成されている。
レベル変換回路中の一方の出力ノードV1には、コレク
タが正電源vCCに接続されたNPN )ランジスタQ
2□、Q22それぞれのベースが接続されている。トラ
ンジスタQ21のエミッタはR21゜R2□を直列に介
して接地電圧GNDに接続されている。トランジスタQ
2□のエミッタには、ベースがレベル変換回路中の他方
の出力ノードV2に接続されているNPN )ランジス
タQ23のコレクタに接続されている。このトランジス
タQ23のコレクタは抵抗R23を介して電源電圧VC
Cに接続され、エミッタは抵抗R24を介して接地電圧
GNDに接続されると共にコレクタが出力端子OUTに
接続されたNPN )ランジスタQ24のベースに接続
されている。このトランジスタQ24のコレクタにはN
PNトランジスタQ 25のエミッタが接続されている
。このトランジスタQ25のベースは上記R21とR2
□の接続点に接続され、コレクタは上記出力ノードv2
に接続されている。
タが正電源vCCに接続されたNPN )ランジスタQ
2□、Q22それぞれのベースが接続されている。トラ
ンジスタQ21のエミッタはR21゜R2□を直列に介
して接地電圧GNDに接続されている。トランジスタQ
2□のエミッタには、ベースがレベル変換回路中の他方
の出力ノードV2に接続されているNPN )ランジス
タQ23のコレクタに接続されている。このトランジス
タQ23のコレクタは抵抗R23を介して電源電圧VC
Cに接続され、エミッタは抵抗R24を介して接地電圧
GNDに接続されると共にコレクタが出力端子OUTに
接続されたNPN )ランジスタQ24のベースに接続
されている。このトランジスタQ24のコレクタにはN
PNトランジスタQ 25のエミッタが接続されている
。このトランジスタQ25のベースは上記R21とR2
□の接続点に接続され、コレクタは上記出力ノードv2
に接続されている。
上記トランジスタQ 23と抵抗R23との接続点には
NPN トランジスタQ 26のベースが接続されてい
る。このトランジスタQ26のコレクタは正電源■CC
に接続され、エミッタは抵抗R2,を介して接地電圧G
NDに接続されている。トランジスタQ 26のエミッ
タと抵抗R2,の接続点にはエミッタが出力端子OUT
に接続されたNPNトランジスタQ27のベースが接続
されている。このトランジスタQ2□のコレクタは抵抗
R26を介して正電源VCCに接続されている。
NPN トランジスタQ 26のベースが接続されてい
る。このトランジスタQ26のコレクタは正電源■CC
に接続され、エミッタは抵抗R2,を介して接地電圧G
NDに接続されている。トランジスタQ 26のエミッ
タと抵抗R2,の接続点にはエミッタが出力端子OUT
に接続されたNPNトランジスタQ27のベースが接続
されている。このトランジスタQ2□のコレクタは抵抗
R26を介して正電源VCCに接続されている。
上記トランジスタQ26のベースとトランジスタQ27
のコレクタとの間にはベースがコレクタに接続されたN
PN )ランジスタQ211のコレクタ、エミッタ間が
接続されている。また、トランジスタQ26のエミッタ
とベースとの間にはベースがコレクタに接続されたNP
NトランジスタQ29のコレクタ、エミッタ間が接続さ
れている。
のコレクタとの間にはベースがコレクタに接続されたN
PN )ランジスタQ211のコレクタ、エミッタ間が
接続されている。また、トランジスタQ26のエミッタ
とベースとの間にはベースがコレクタに接続されたNP
NトランジスタQ29のコレクタ、エミッタ間が接続さ
れている。
上記構成の回路を用いてこの発明のレベル変換回路の動
作を説明する。
作を説明する。
ECLレベルの入力信号が入力端子IN、INに供給さ
れる。INが“H″レベル百がL”レベルのとき、差動
回路Al内のトランジスタQsはオン状態、トランジス
タQ2はオフ状態になる。トランジスタQ2は電流を引
き込まないため、出力ノードv2の電位は高い。よって
、トランジスタQ 2s* Q 24がオン状態となり
、Q26゜Q27はオフ状態となる。これにより、出力
端子OUTの電位は下がる。
れる。INが“H″レベル百がL”レベルのとき、差動
回路Al内のトランジスタQsはオン状態、トランジス
タQ2はオフ状態になる。トランジスタQ2は電流を引
き込まないため、出力ノードv2の電位は高い。よって
、トランジスタQ 2s* Q 24がオン状態となり
、Q26゜Q27はオフ状態となる。これにより、出力
端子OUTの電位は下がる。
INがa L II レベル、INが“H2レベルのと
き、差動回路Al内のトランジスタQ1はオフ状態、ト
ランジスタQ2はオン状態になる。トランジスタQ2は
電流を引き込むため、出力ノードv2の電位は低くなる
。よって、トランジスタQ 23I Q 24がオフ状
態となり、Q 261 Q 27はオン状態となる。こ
れにより、出力端子OUTの電位は上がる。この間、ト
ランジスタQ2□がQ2sの飽和防止用のクランプ電圧
を与え、トランジスタQ25が024の飽和防止用のク
ランプ電圧を与えている。このクランプ電圧は出力ノー
ドV1が決定している。電流の切換えに伴い、出力ノー
ドv2の電位は上下に振れるが、出力ノードv1の電位
は、定電圧源VBBで動作しているトランジスタQ4に
よって、はぼ一定の電位に保持される。
き、差動回路Al内のトランジスタQ1はオフ状態、ト
ランジスタQ2はオン状態になる。トランジスタQ2は
電流を引き込むため、出力ノードv2の電位は低くなる
。よって、トランジスタQ 23I Q 24がオフ状
態となり、Q 261 Q 27はオン状態となる。こ
れにより、出力端子OUTの電位は上がる。この間、ト
ランジスタQ2□がQ2sの飽和防止用のクランプ電圧
を与え、トランジスタQ25が024の飽和防止用のク
ランプ電圧を与えている。このクランプ電圧は出力ノー
ドV1が決定している。電流の切換えに伴い、出力ノー
ドv2の電位は上下に振れるが、出力ノードv1の電位
は、定電圧源VBBで動作しているトランジスタQ4に
よって、はぼ一定の電位に保持される。
上記実施例回路によれば、レベル切換え部の抵抗をトラ
ンジスタQ4に置き換えたことにより、電流の切換えに
伴う寄生容量の充放電にかかる時定数が削減される。こ
の結果、ECL回路からTTL回路へのレベル変換動作
の速度が向上される。さらに、レベル切換え部のトラン
ジスタのエミッタに仮想的に定電位点がつくれるのでT
TL出力回路中のクランプ電位のレベルを設定しやすく
している。
ンジスタQ4に置き換えたことにより、電流の切換えに
伴う寄生容量の充放電にかかる時定数が削減される。こ
の結果、ECL回路からTTL回路へのレベル変換動作
の速度が向上される。さらに、レベル切換え部のトラン
ジスタのエミッタに仮想的に定電位点がつくれるのでT
TL出力回路中のクランプ電位のレベルを設定しやすく
している。
[発明の効果]
以上説明したようにこの発明によれば、レベル切換え部
を、ベースに定電位を与えるトランジスタとしたので、
抵抗が減り、出力ノードの寄生容量を充放電する際の時
定数が削減され、動作速度の向上が図れる。しかも、T
TL出力出力内路内えるクランプ電位の安定化が実現さ
れ、信頼性の高いレベル変換回路を提供することができ
る。
を、ベースに定電位を与えるトランジスタとしたので、
抵抗が減り、出力ノードの寄生容量を充放電する際の時
定数が削減され、動作速度の向上が図れる。しかも、T
TL出力出力内路内えるクランプ電位の安定化が実現さ
れ、信頼性の高いレベル変換回路を提供することができ
る。
第1図はこの発明の一実施例による構成の回路図、第2
図はこの発明のレベル変換回路を用いてTTL出力回路
に接続した具体的構成の回路図、第3図は従来のレベル
変換回路の構成を示す回路図である。 Qll Q21 Qs+ Qa* ・・・NPN トラ
ンジスタ、Rs 、R2,R3−抵抗、Vl、V2−・
・出力ノード。
図はこの発明のレベル変換回路を用いてTTL出力回路
に接続した具体的構成の回路図、第3図は従来のレベル
変換回路の構成を示す回路図である。 Qll Q21 Qs+ Qa* ・・・NPN トラ
ンジスタ、Rs 、R2,R3−抵抗、Vl、V2−・
・出力ノード。
Claims (1)
- 【特許請求の範囲】 入力信号により負電圧で動作する差動対トランジスタで
構成された電流切換え手段と、 前記差動対の一方トランジスタのコレクタが接続される
第1の電位と、 前記差動対の他方トランジスタのコレクタに設けられ前
記電流切換え手段により電位が切換わる第1の出力ノー
ドと、 前記第1の出力ノードと第1の電位との間に挿入された
第1の負荷素子と、 一方の端子に第2の電位が印加され、制御端子に第3の
電位が印加されることにより他方の端子に一定電位を供
給するレベル変換用のトランジスタと、 前記レベル変換用のトランジスタの他方の端子に設けら
れた第2の出力ノードと、 前記第1の出力ノードと第2の出力ノードとの間に挿入
された第2の負荷素子と を具備したことを特徴とするレベル変換回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2083920A JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
US07/674,786 US5081376A (en) | 1990-03-30 | 1991-03-25 | Level converter for converting ecl-level signal voltage to ttl-level signal voltage |
DE69119283T DE69119283T2 (de) | 1990-03-30 | 1991-03-26 | ECL/TTL-Pegelumsetzer |
EP91104774A EP0449208B1 (en) | 1990-03-30 | 1991-03-26 | Level converter for converting ECL-level signal voltage to TTL-level signal voltage |
KR1019910004844A KR940010675B1 (ko) | 1990-03-30 | 1991-03-28 | 레벨변환회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2083920A JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03283811A true JPH03283811A (ja) | 1991-12-13 |
JPH0622325B2 JPH0622325B2 (ja) | 1994-03-23 |
Family
ID=13816041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2083920A Expired - Fee Related JPH0622325B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5081376A (ja) |
EP (1) | EP0449208B1 (ja) |
JP (1) | JPH0622325B2 (ja) |
KR (1) | KR940010675B1 (ja) |
DE (1) | DE69119283T2 (ja) |
Families Citing this family (5)
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