JPH0583595A - 出力回路 - Google Patents

Abstract

(57)【要約】 【目的】映像信号をアナログ，ディジタル変換器に入力
する際に行なわれるレベル調整処理，いわゆるクランプ
処理の際に生じるクランプずれを防ぐことを目的とす
る。 【構成】エミッタフォロアとそれをバイアスする為のエ
ミッタ接地アンプの構成から成る出力回路において、前
段のエミッタ接地アンプの電流源を構成するＮＰＮトラ
ンジスタ２３のベースを電圧源に接続し常に電流を流す
電流源とし、終段エミッタフォロワの電流源を構成する
ＮＰＮトランジスタ２２のベースをクランプパルス入力
端子に接続した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力回路に関し、特に映
像信号をアナログ，ディジタル変換器に入力する際に行
なわれるレベル調整処理，いわゆるクランプ処理に好適
な出力回路に関する。

【０００２】

【従来の技術】映像信号をアナログディジタル変換器
（以下ＡＤＣと称す）に入力する際に、その変換レンジ
を有効に用いるためには第１の映像信号の基底レベル
（以下ペデスタルレベルと称す）がＡＤＣの基底レベル
に等しいこと，第２に映像信号の振幅がＡＤＣの変換レ
ンジに等しいことが必要である。そうしたクランプ回路
の出力回路の一例としては従来図６の回路が用いられて
きた。

【０００３】制御信号入力端子１，クランプパルス入力
端子２，ＰＮＰトランジスタ１１，ＮＰＮトランジスタ
２１，抵抗３１，３２，コンデンサ４１，エミッタに抵
抗３３，３４をもつＮＰＮトランジスタ２３，２２によ
り構成される２つの電流源と出力端子３より構成され、
制御信号入力端子１はＰＮＰトランジスタ１１のベース
及びコンデンサ４１の一端に共通に接続され、ＰＮＰト
ランジスタ１１のエミッタは抵抗３１を介し、ＮＰＮト
ランジスタ２１のコレクタを直接に電源の一端に接続さ
れ、ＰＮＰトランジスタ１１のコレクタはＮＰＮトラン
ジスタ２１のベースと共通に抵抗２１を介し、コンデン
サ４１の残る一端とともにＮＰＮトランジスタ２３のコ
レクタに接続され、ＮＰＮトランジスタ２１のエミッタ
はＮＰＮトランジスタ２２のコレクタに接続し、これを
出力端子３と１，ＮＰＮトランジスタ２３，２２のベー
スを共通にクランプパルス入力端子２としている。

【０００４】こうした構成においてＰＮＰトランジスタ
１１はエミッタ接地増幅器として制御信号入力端子１に
より到来する信号を増幅し、また、ＮＰＮトランジスタ
２１は前述の増幅出力をエミッタフォロア構成によりイ
ンピーダンス変換するように働く。

【０００５】また、抵抗３２とコンデンサ４１は発振防
止のため高周波域での位相補償として働く。さらに、Ｎ
ＰＮトランジスタ２３，２２，抵抗３３，３４で構成さ
れる電流源はＰＮＰトランジスタ１１，ＮＰＮトランジ
スタ２１にバイアス電流を供給しているが、これはクラ
ンプパルス入力端子２に適度なバイアスが与えられたと
き、すなわち、クランプパルス入力時においてであり、
非クランプ期間においては電流供給を停止し、出力端子
３がハイインピーダンスとなるように動作する。

【０００６】次に、この出力回路を映像信号のクランプ
に用いた例をもってその応用について説明する。図７は
図６の従来の出力回路を組み込んだクランプ回路の例で
ある。このクランプ回路は差動増幅器６１，定電圧源７
１，エミッタに抵抗３５をもつＮＰＮトランジスタ２
４，コンデンサ４２，映像信号入力端子４を含む。差動
増幅器６１の反転入力は定電圧源７１により接地され、
かつ、その出力は図６の従来例における制御入力端子と
され、従来例の出力端子は差動増幅器６１の非反転入力
に接続されるとともにコンデンサー４２を介して映像信
号入力端子４とされ、差動増幅器６１の電源の一端は電
源に接続され、残る一端はＮＰＮトランジスタのコレク
タより抵抗３５を介して接地され、ＮＰＮトランジスタ
のベースは図６の従来例におけるクランプパルス入力端
子２と共通に接続されている。

【０００７】次に図７のクランプ回路の動作を図８の波
形図を用いて説明する。図８においてＳｖａは映像信号
入力端子５に印加される映像信号であり、Ｐｃはクラン
プパルス（クランプパルス入力端子２に印加される）、
Ｓｖｂはクランプ後の映像信号でＮＰＮトランジスタ２
１のエミッタ電位，Ｖｃは定電圧源７１の電位でありク
ランプレベルを示している。

【０００８】まず、Ｔ１以前において、クランプパルス
Ｐｃが入力されていないとき、図７のクランプ回路にお
いてＮＰＮトランジスタ２４，２３，２２はカットオフ
状態となるためＮＰＮトランジスタ２１のエミッタはハ
イインピーダンスとなっており、映像信号はＮＰＮトラ
ンジスタ２１のエミッタにそのままＳｖｂとして現われ
る。

【０００９】Ｔ１において、映像信号Ｓｖａのペデスタ
ル電位が現われており、この映像信号をＡＤＣに入力す
る場合には、この電位をＡＤＣの基底レベルに合せたい
のであるが、図８のＴ１以前ではこれにずれを生じてい
る。

【００１０】ここで、ＶｃはＡＤＣが基底レベルにもと
づくクランプレベルと考える。Ｔ１〜Ｔ２においてはＮ
ＰＮトランジスタ２４，２３，２２がクランプパルスＰ
ｃにより駆動され図７のクランプ回路全体が動作を開始
するが、ＮＰＮトランジスタ２１のエミッタが差動増幅
器６１の非反転入力に接続され、ＰＮＰトランジスタ１
１は反転増幅器となっているため全体としては負帰還の
かかった増幅器が構成されているためＮＰＮトランジス
タ２１のエミッタ電位は定電圧源７１の電位Ｖｃになる
ように働くことになる。

【００１１】すなわち、ＮＰＮトランジスタ２１とＮＰ
Ｎトランジスタ２２は、コンデンサ４２を充放電するこ
とにより、映像信号Ｓｖａのプデスタル電位とクランプ
電位Ｖｃとの差をコンデンサ４２の両端電位におきか
え、ＮＰＮトランジスタ２１のエミッタに得られる映像
信号Ｓｖｂのペテスタル電位をクランプ電位Ｖｃに等し
くする。

【００１２】また、Ｔ２以後、クランプパルスＰｃの無
い期間ではＮＰＮトランジスタ２１のエミッタ端はハイ
インピーダンスとなるため、映像信号Ｓｖａに等価な信
号が得られる。

【００１３】よって、クランプパルスＰｃを映像信号Ｓ
ｖａのペデスタル期間に同期して入力し、クランプ電圧
ＶｃをＡＤＣの基底電位に等しく設定すればＮＰＮトラ
ンジスタ２１のエミッタ端にはＡＤＣに入力する良好な
映像信号Ｓｖｂが得られることとなる。

【００１４】

【発明が解決しようとする課題】図７のクランプ回路に
おいて、非クランプ期間にはＮＰＮトランジスタ２１の
エミッタ端はハイインピーダンス状態であることが必要
であるが、従来の出力回路では２つの点について、問題
があった。

【００１５】この点につき図９の波形図により説明す
る。図９においてＰｃはクランプパルス，Ｖｃ４１は制
御入力端１の電位、ＩＥ２３はＮＰＮトランジスタ２１
のエミッタ電流，ＶＥ２３は同電位を示している。

【００１６】Ｔ２において、ＮＰＮトランジスタ２１，
ＮＰＮノランジスタ２２によるコンデンサ４２の充放電
は完了しており、ＶＥ２３はクランプ電位Ｖｃに等しく
なっているとする。

【００１７】Ｔ２以前のＩＥ２３は省略されているが、
これはＮＰＮトランジスタ２１，ＮＰＮトランジスタ２
２のシンク，フォース電流が等しく相殺されているため
である。

【００１８】Ｔ２以降、クランプパルスが消えると、Ｎ
ＰＮトランジスタ２４，２３，２２は動作を停止し、Ｎ
ＰＮトランジスタ２１のエミッタ端はハイインピーダン
スになるはずであるが、ここで、第１の問題が生じる。

【００１９】すなわち、差動増幅器６１の出力Ｖｃ４１
はＮＰＮトランジスタ２４が停止するために電源電位に
近づくか、又はハイインピーダンス状態になるが、仮に
ハイインピーダンス状態となった場合においても、ＰＮ
Ｐトランジスタ１１，抵抗３１により電源電位に終端さ
れているためＶｃ４１は徐々に上昇をつづけ、ついには
電源電位に達する。

【００２０】すると、コンデンサ４１の抵抗３２端電位
が上昇し、その上昇レベルによっては抵抗３２を介して
ＮＰＮトランジスタ２１をバイアス１，このバイアス電
流によりコンデンサ４１が放電され、抵抗３２端電位が
十分下がるまでＩＥ２３を発生させることになり、Ｔ２
直後にＶＥ２３はＩＥ２３によりコンデンサ４２が充電
される分だけクランプ電位Ｖｃからずれることになる。

【００２１】第２の問題は差動増幅器６１出力のリーク
電流である。差動増幅器６１出力のリーク電流は本来微
少なものでなければいけないが、この電流が発生する
と、ＰＮＰトランジスタ１１のベースを介して供給され
るため、ＰＮＰトランジスタの電流増幅率（以下ｈＦＥ
と称す）倍され、そのコレクタに現れ、さらに、この電
流はＮＰＮトランジスタ２１のベースにしか流出路を見
出せないためさらにＮＰＮトランジスタのｈＦＥ倍され
た電流としてＮＰＮトランジスタ２１のエミッタ電流Ｉ
Ｅ２３として現われる。

【００２２】一般にＰＮＰトランジスタ，ＮＰＮトラン
ジスタノｈＦＥは集積回路においても各々３０，１００
程度は得られるものであるから差動増幅器６１の出力端
リークは約３０００倍となってＮＰＮトランジスタ２１
のエミッタ電流ＩＥ２３として現われ、これはコンデン
サ４２を充電することによりＶＥ２３を徐々にクランプ
電位Ｖｃから遠ざけることとなる。

【００２３】このように従来の出力回路によるクランプ
回路はクランプ期間においてはクランプ電位からのずれ
を生じると言う問題があった。

【００２４】本発明の目的は、クランプ電位のずれを防
止する出力回路を提供することにある。

【００２５】

【課題を解決するための手段】本発明の出力回路は、第
１〜第３の入力端子，第１の極性を有する第１，第２の
トランジスタ，第２の極性を有する第３のトランジス
タ，抵抗，コンデンサ，任意の接続手段，出力端子，ス
イッチ可能な第１，第２の電流源を有する。

【００２６】第１の入力端子は第１のトランジスタのベ
ースに接続され、第２の入力端子は第１のトランジスタ
のコレクタ，前記コンデンサの一端，第２のトランジス
タのベースに共通に接続され、第１のトランジスタのエ
ミッタ，第３のトランジスタのコレクタは直接に、ま
た、第２のトランジスタのエミッタは前記抵抗を介して
電源の一端に各々接続され、第２のトランジスタのコレ
クタは第３のトランジスタのベースとともに前記任意の
接続手段を介し、前記コンデンサの残る一端と接続さ
れ、かつ該接続点及び第３のトランジスタのエミッタは
各々第１，第２のスイッチ可能な電流源を介して電源の
他端に接続され、第１，第２のスイッチ可能な電流源の
制御入力を共通に第３の入力端子とし、第３のトランジ
スターのエミッタと第２のスイッチの接続点をもって前
記出力端子としている。

【００２７】また、任意の接続手段は抵抗，または抵抗
とダイカードとを直列に接続し構成されている。第１，
第２のスイッチ可能な電流源は各々エミッタに抵抗を接
続されたトランジスタで構成され、そのベースをもって
制御入力としている。

【００２８】さらに、第１，第３の入力端子は映像信号
のクランプ期間に係るパルス入力端子であり、第２の入
力端子は映像信号のクランプ電圧に係る入力端子であ
る。

【００２９】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。本実
施例は反転非クランプパルス入力端子５０，制御信号入
力端子１，クランプパルス入力端子２，ＰＮＰトランジ
スタ１１，１２，ＮＰＮトランジスタ２１，抵抗３１，
３２，コンデンサ４１，エミッタに抵抗３３，３４をも
つＮＰＮトランジスタ２３，２２により構成される２つ
の電流源，出力端子３より構成されている。ＰＮＰトラ
ンジスタ１２のエミッタは電源の一端に接続され、その
ベースは反転非クランプパルス入力端子５０とされると
ともに制御入力端子１とともにＰＮＰトランジスタ１１
のベース及びコンデンサ４１の一端に共通に接続され、
ＰＮＰトランジスタ１１のエミッタは抵抗３１を介し、
ＮＰＮトランジスタ２１のコレクタを直属に電源の一端
に接続され、ＰＮＰトランジスタ１のコレクタはＮＰＮ
トランジスタ２１のベースと共通に抵抗３２を介し、コ
ンデンサ４１の他の一端とともにＮＰＮトランジスタ２
３のコレクタに接続され、ＮＰＮトランジスタ２１のエ
ミッタはＮＰＮトランジスタ２２のコレクタに接続し、
これを出力端子３とし、ＮＰＮトランジスタ２３，２２
のベースを共通にクランプパルス入力端子２としてい
る。

【００３０】こうした構成においてクランプ期間では、
ＰＮＰトランジスタ１２はそのベース入力である反転非
クランプパルス入力端子５０からの信号によりカットオ
フ状態におかれ、ＰＮＰトランジスタ１１はエミッタ接
地増幅器として制御信号入力端子１より到来する信号を
増幅し、またＮＰＮトランジスタ２１は増幅出力をエミ
ッタフォロア構成によりインピーダンス変換として働
き、抵抗３２とコンデンサ４１は発振防止のため高周波
域での位相補償として働く。さらにはＮＰＮトランジス
タ２３，２２，抵抗３３，３４で構成される電流源はＰ
ＮＰトランジスタ１１，ＮＰＮトランジスタ２１にバイ
アス電流を共通する。

【００３１】また、非クランプ期間においてはＮＰＮト
ランジスタ２３，２２は電流供給を停止し、出力端子３
がハイインピーダンスになる。

【００３２】さらに、非クランプ期間においては、反転
非クランプパルス入力によりＰＮＰトランジスタ１２が
オンし、制御入力端子１を電源を一端に短絡するため、
制御入力端子１にリーク電流等が生じた場合もこの電流
はＰＮＰトランジスタ１２のエミッタ，コレクタを介し
て供給されることになりＮＰＮトランジスタ２１のエミ
ッタに現われることも、ｈＦＥ倍されることもない。

【００３３】次に図２を参照して本発明の第２の実施例
について説明する。本実施例は図１に示す抵抗３２に直
列にダイオード５１を加えたもので、その他の構成は第
１の実施例と同様であるため詳述は省く。

【００３４】また、その動作においてもクランプ期間中
はＮＰＮトランジスタのコレクタ端のＤＣバイアスレベ
ルがダイオードの順方向電圧降下分低下することを除け
ば同様であり、この詳述も省く。非クランプ期間におい
ては従来例ではＮＰＮトランジスタのコレクタ端電位が
上昇し、コンデンサ４１の放電によりＮＰＮトランジス
タ２１がバイアスされてしまう。第１の実施例において
はＰＮＰトランジスタ１２が制御入力端子２を電源の一
端へ短絡することから、クランプ期間の終了直後にコン
デンサ４１によるＮＰＮトランジスタ２１のバイアスが
予想されるが、本実施例においてはＮＰＮトランジスタ
２３をコレクタ端電位が上昇した場合においてもコンデ
ンサ４１の放電電流はダイオード５１に阻止されＮＰＮ
トランジスタ２１をバイアスすることは無くなる。

【００３５】次に図３を参照して本発明の第３の実施例
を説明する。本実施例は制御信号入力端子１，クランプ
パルス入力端子２，ＰＮＰトランジスタ１１，ＮＰＮト
ランジスタ２１，抵抗３１，３２，コンデンサ４１，電
圧源７２，エミッタに抵抗３３，３４をもつＮＰＮトラ
ンジスタ２３，２２により構成される２つの電流源，出
力端子３より構成される。

【００３６】制御入力端子１はＰＮＰトランジスタ１１
のベース及びコンデンサ４１の一端に共通に接続され、
ＮＰＮトランジスタ２１のコレクタは直接に電源の一端
に接続されＰＮＰトランジスタ１１のエミッタは抵抗３
１を介し電源の一端に接続される。ＰＮＰトランジスタ
１１のコレクタはＮＰＮトランジスタ２１のベースと共
通に抵抗３２を介し、コンデンサ４１の残る一端ととも
にＮＰＮトランジスタ２３のコレクタに接続される。Ｎ
ＰＮトランジスタ２３のベースは電圧源７２に接続さ
れ、ＮＰＮトランジスタ２１のエミッタは、ＮＰＮトラ
ンジスタ２２のコレクタに接続され、これを出力端子３
とし、ＮＰＮトランジスタ２２，２３のエミッタは抵抗
３４，３３を介して各々電源の他端に接続され、ＮＰＮ
トランジスタ２２のベースはクランプパルス入力端子２
としている。

【００３７】このような構成において、クランプ期間に
おいてＰＮＰトランジスタ１１はエミッタ接地幅器とし
て、制御信号入力端子１より到来する信号を増幅し、ま
たＮＰＮトランジスタ２１は前述の増幅出力をエミッタ
フォロア構成によりインピーダンス変換として働く。

【００３８】抵抗３２とコンデンサ４１は発振防止のた
め高周波域での位相補償として働き、さらにはＮＰＮト
ランジスタ２３，２２抵抗３３，３４で構成される電流
源はＰＮＰトランジスタ１１，ＮＰＮトランジスタ２１
にバイアス電流を供給する。

【００３９】非クランプ期間においてはＮＰＮトランジ
スタ２２は電流供給を停止し出力端子３がハイインピー
ダンスになる。

【００４０】さらに非クランプ期間においては制御入力
端子１にリーク電流が生じた場合や、クランプ期間終了
直後にＮＰＮトランジスタ２３のコレクタ端電位が上昇
し及びコンデンサ４１の放電によりＮＰＮトランジスタ
２１がバイアスされる場合、本実施例ではＮＰＮトラン
ジスタ２３が常に電流を供給している為、リーク電流や
コンデンサ４１の放電はＮＰＮトラジスタ２３に流れ込
む為ＮＰＮトランジスタ２１をバイアスされることは無
くなる。これにより従来非クランプ期間にＮＰＮトラン
ジスタ２１が流し出した５００μＡ近い電流数μＡに減
らすことができる。

【００４１】次に図４を参照して本発明の第４の実施例
について説明する。本実施例は図３に示すＮＰＮトラン
ジスタ２１，電圧源７２による電流源の替りに抵抗３２
に直列に抵抗３３を設けそれを抵抗３４と共通の電源端
に接続したものでその他の構成は図３の実施例と同様で
ある為詳述は省く。またその動作も同様であり、同等の
効果を得ることが出来る。

【００４２】次に、図５を参照して本発明の第５の実施
例について説明する。本実施例は、図３の実施例のＮＰ
Ｎトランジスタ２３のコレクタにエミッタが接続される
ＮＰＮトランジスタ２５を設け、そのコレクタを電源端
にそのベースを任意の電圧源７３に接続したものでその
他の構成は図３の実施例と同様である為、詳述は省く。

【００４３】またその動作においても、電圧源７３をク
ランプ期間中のＮＰＮトランジスタ２３のコレクタ電位
と同等以下の電位にすることにより、クランプ期間にお
いてはＮＰＮトランジスタ２５はカットオフ状態におか
れる。

【００４４】非クランプ期間においては、コンデンサ４
１の放電が終りＮＰＮトランジスタ２３のコレクタ電位
が電圧源７３よりベース・エミッタ間電圧分（約０．７
ｖ）ほどさがると、ＮＰＮトランジスタ２５がオン状態
となり、電流源を構成するＮＰＮトランジスタ２３の供
給する電流は、ＮＰＮトランジスタ２５に流れる。従っ
て、トランジスタ２３のコレクタ電位は電圧源７３より
ベースエミッタ間電圧だけ低い電圧に固定され、非クラ
ンプ期間中に生じるＮＰＮトランジスタ２３のコレクタ
電位がベース電位より低くなり飽和する状況がなくなる
効果を得ることができる。

【００４５】

【発明の効果】以上説明したように本発明は、従来の出
力回路がクランプ回路に用いられた場合に生じていたク
ランプ後のクランプ電位からのずれを厳密に抑制する良
好なクランプ回路を提供するものであり、クランプ回路
に限らずバイポーラ回路による厳密なハイインピーダン
ス状態をとりうる出力回路を提供するという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】本発明の第３の実施例を示す回路図である。

【図４】本発明の第４の実施例を示す回路図である。

【図５】本発明の第５の実施例を示す回路図である。

【図６】従来例を示す回路図である。

【図７】図６に示す回路をクランプ回路に用いた例を示
す回路図である。

【図８】図７の動作を示す波形図である。

【図９】図７の動作を示す波形図である。

【符号の説明】

１ 制御信号入力端子 ２ クランプパルス入力端子 ３ 出力端子 ４ 映像信号入力端子 １１ ＰＮＰトランジスタ ２１〜２５ ＮＰＮトランジスタ ３１〜３５ 抵抗 ４１〜４２ 容量 ６１ 差動増幅器 ７１〜７３ 電圧源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の入力端子と、第１の極性
   を有する第１のトランジスタと、第２の極性を有する第
   ２のトランジスタと、第１及び第２の抵抗と、コンデン
   サと、出力端子と、第１の電流源と、スイッチ可能な第
   ２の電流源とを有し、前記第１の入力端子は前記第１の
   トランジスタのベース及び前記コンデンサの一端に共通
   に接続され、前記第２のトランジスタのコレクタは電源
   の一端に直接接続され、前記第１のトランジスタのエミ
   ッタは前記第１の抵抗を介して前記電源の一端に接続さ
   れ、前記第１のトランジスタのコレクタは前記第２のト
   ランジスタのベースとともに前記第２の抵抗を介し前記
   コンデンサの他の一端と接続され、この接続点は前記第
   １の電流源を介して電源の他端に接続され、前記第２の
   トランジスタのエミッタはスイッチ可能な前記第２の電
   流源を介して前記電源の他端に接続され、前記第２の電
   流源の制御入力を第２の入力端子とし、前記第２のトラ
   ンジスタのエミッタと第２のスイッチとの接続点をもっ
   て前記出力端子としたことを特徴とする出力回路。
2. 【請求項２】 請求項１記載の出力回路において、前記
   第１の電流源及び前記第２の電流源は各々エミッタに抵
   抗を接続されたトランジスタで構成され、前記第１の電
   流源のトランジスタのベースは任意の電圧源に接続さ
   れ、前記第２の電流源のトランジスタのベースをもって
   制御入力したことを特徴とする出力回路。
3. 【請求項３】 請求項１記載の出力回路において、前記
   第２の入力端子は映像信号のクランプ期間に係るパルス
   入力端子とし、前記第１の入力端子は映像信号のクラン
   プ電圧に系る入力端子としたことを特徴とする出力回
   路。