KR100291237B1

KR100291237B1 - 클램프 회로

Info

Publication number: KR100291237B1
Application number: KR1019990008991A
Authority: KR
Inventors: 니시무라고이찌; 호리요시히꼬
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-03-18
Filing date: 1999-03-17
Publication date: 2001-05-15
Anticipated expiration: 2019-03-17
Also published as: US6229371B1; EP0944246B1; DE69941169D1; KR19990087874A; EP0944246A3; TW416227B; EP0944246A2; JP3127878B2; JPH11266374A

Abstract

본 발명은 클램프 회로의 피드백 루프에 의한 발진을 방지할 수 있게 한다. 캐패시터를 통하여 연산증폭기의 제1 반전 입력단자로 영상신호가 입력될 경우, 흑색 레벨 기준신호가 입력되는 비반전 입력단자의 전위보다 제1 반전 입력단자의 전위가 낮기 때문에, 출력단자는 하이 레벨로 되고자 한다. 이에 의해, 베이스가 출력단자에 접속된 NPN 트랜지스터가 온으로 되어, 캐패시터를 충전시킨다. 캐패시터의 충전이 완료됨에 따라, 제1 반전 입력단자의 전위가 제2 반전 입력단자의 전위보다 높아지게 된다. 따라서, 제2 반전 입력단자에 우선권이 부여되어, 출력단자와 제1 반전 입력단자를 접속하는 제1 피드백 루프로부터 출력단자와 제2 반전 입력단자를 접속하는 제2 피드백 루프로 피드백 루프가 전환되게 된다. 이 제2 피드백 루프에는 캐패시터가 접속되지 않기 때문에, 출력에 어떠한 부하 용량도 보이지 않게 되어, 피드백 루프에 의한 발진을 방지할 수 있게 된다.

Description

클램프 회로 {CLAMP CIRCUIT}

본 발명은 클램프 회로에 관한 것으로, 특히, 영상신호 처리 등에 사용되는 클램프 회로에 관한 것이다.

먼저, 영상신호 처리에 클램프 회로가 필요한 이유를 설명한다.

도 6a 내지 6c 는 영상신호와 페데스탈 레벨간의 관계를 나타낸 것이다.

도 6b 에 도시된 바와 같이, 페데스탈 레벨 (101) 이 일정할 경우, 도 6a 에 도시된 바와 같이, 영상신호 (103) 의 백색 레벨 부분은 화면상에서 희게 표시되고, 흑색 레벨 부분은 화면상에서 검게 표시된다.

이 신호를 CR (캐패시턴스-저항) 결합에 의해 입력하면, 도 6c 에 도시된 바와 같이, 직류 성분이 소실된다. 그 결과, 본래 희게 되어야 할 부분이 희게 되지 않게 되어, 영상의 콘트라스트가 맞지 않게 된다. 따라서, 직류 재생기를 제공하여, 페데스탈 레벨 (101) 을 강제적으로 일정하게 하는 것이 필요하게 된다.

페데스탈 레벨 (101) 을 일정하게 하는 페데스탈 클램프 회로란, 외부에서 결정된 흑색 레벨 (102) 을 영상신호 (103) 내에 포함된 흑색 레벨에 매칭시키기 위한 회로이다.

이하, 동기 신호를 갖는 그레이 (gray) 스케일에서의 영상신호 파형과 그 전압 레벨간의 관계를 설명한다.

도 7 은 동기 신호를 갖는 그레이 스케일에서의 영상신호 파형과 그 전압 레벨간의 관계를 나타낸 파형도이다.

동기 펄스가 없는 경우, 입력된 최저 레벨의 전압을 외부에서 제공된 흑색 레벨에 강제적으로 레벨시프트 하는 것으로 충분하다.

동기 펄스가 있는 경우에는, 이 동기 펄스를 검출하기 위해서, 우선, 입력된 최저 전압을 외부에서 제공된 기준 전위에 매칭시킬 필요가 있다.

이하, 기본적인 클램프 회로를 설명한다.

도 8 은 종래의 레벨 클램프 회로의 회로도이며, 도 9 는 이 레벨 클램프 회로의 입/출력 파형을 나타낸 도면이다.

도 8 은 프리세트 (preset) 전위가 입력된 최저 전위와 동일한 회로 구성의 기본 시스템을 나타낸 것이다. 이러한 회로는 DC 삽입회로라고도 불린다.

이 레벨 클램프 회로는 캐패시터 (C), 다이오드 (Di) 및 (프리세트 전압 (Vr) 을 갖는) DC 전원으로 구성되며, 입력 전압 (Vin) 은 캐패시터 (C) 의 입력측에 입력되고, 출력전압 (Vout) 은 캐패시터 (C) 의 출력측으로부터 출력된다.

기본적으로는, 프리세트 전압 (Vr) 이 입력 전압 (Vin) 의 최저 전압이 되도록 클램프되는 회로 구성이다. 정상 상태에서, 다이오드 (Di) 는 오프 상태로 있다.

그러나, 실제로는, 다이오드 (Di) 가 온이 되지 않는 최저 전압보다도 더 낮은 레벨 (도9 참조; △VF) 로 클램프되어 버린다.

이 △VF 는 다이오드 (Di) 의 역방향 저항 (rb), 출력 단자 (Vout) 에 접속되는 부하저항 (도시되지 않음), 다이오드 (Di) 의 순방향 저항 (rf) 등에 의존한다.

구체적으로, 이는 다음식,

△VF/ (Vin - △VF)= rf/rb

으로 주어진다.

도 8 및 도 9 로부터 알 수 있는 바와 같이, 원하는 전압을 Vr 로 설정하는 것에 의해, 입력 파형의 듀티에 관계 없이, 일정한 전위로 클램프하는 것이 가능해진다.

이 회로의 결점은 클램프 레벨을 정확히 설정하기가 불가능하다는 것으로, Vr 에 대한 △VF 의 오차 전압이 발생된다.

이하, 이러한 종류의 또다른 종래 회로에 대해서 설명한다.

도 10 은 또다른 종래의 레벨 클램프 회로의 회로도이다. 이 회로는 연산 증폭기를 사용한다.

상술한 클램프 회로의 기본형으로서는 전압을 정확하게 클램프할 수 없다. 이를 보정하기 위하여, 도 10 에 도시된 바와 같은 클램프 회로는 피드백 루프 (104) 내에 다이오드 (실제로 이 예에서는, 트랜지스터 (Q1) 의 이미터 및 베이스) 를 삽입함으로써, 클램프 전압의 오차를 감소시킨다.

도 10 을 참조하면, 종래의 연산증폭기를 이용한 클램프 회로는, 비반전 입력단자 (105) 에 흑색 레벨 전압 (VBL) 이 인가된 연산증폭기 (A11), 일단 (one end) 은 연산증폭기 (A11) 의 반전 입력단자 (106) 에 접속되고, 타단은 영상신호 (103) 가 입력되는 캐패시터 (C1), 베이스는 연산증폭기 (A11) 의 출력단자 (107) 에 접속되고, 이미터는 연산증폭기 (A11) 의 반전 입력단자 (106) 에 접속되며, 컬렉터는 전원 (VCC) 에 접속된 NPN 트랜지스터 (Q1), 및 NPN 트랜지스터 (Q1) 의 이미터와 접지사이에 접속된 정전류원 (I1) 으로 구성되어 있다. 또한, NPN 트랜지스터 (Q1) 의 이미터에는 출력단자 (Vout) 가 접속되어 있다.

NPN 트랜지스터 (Q1) 의 이미터가 연산증폭기 (A11) 의 반전 입력단자 (106) 에 접속되기 때문에, 전체적으로 이 클램프 회로는 네거티브 피드백을 갖는 증폭기가 된다. 이에 의해, NPN 트랜지스터 (Q1) 의 이미터 전압 (즉, 출력단자 Vout) 은 흑색 레벨 전압 (VBL) 과 같아지게 된다.

더 자세하게 설명하면, NPN 트랜지스터 (Q1) 와 정전류원 (I1) 은 캐패시터 (C1) 를 충방전하여 페데스탈 전압과 영상신호 (103) 의 흑색 레벨 전압 (VBL) 간의 차를 캐패시터 (C1) 양단의 전압으로 치환하여, NPN 트랜지스터 (Q1) 의 이미터에서 얻어지는 영상신호 (103) 의 페데스탈 전압을 흑색 레벨 전압 (VBL) 과 같아지게 한다.

도 11 은 클램프 회로의 입/출력 특성을 나타낸 파형도이다.

이 도면에 도시된 바와 같이, 출력신호 (Vout) 에서는, 영상 입력신호 (103) 의 접지 (GND) 전위가 흑색 레벨 전위 (VBL) 로 레벨시프트된다.

또한, 일본 특개평 제5-83595호 공보 (특히, 도7 참조) 에는 이 클램프 회로와 동일한 회로가 개시되어 있다.

상술한 일본 특개평 제5-83595호 공보의 도 7 의 차동증폭기 (61), 트랜지스터 (21), 트랜지스터 (22), 저항 (34) 및 캐패시터 (42) 는 본 발명의 종래 회로 (도 10) 예에서의 연산증폭기 (Al1), 트랜지스터 (Q1), 정전류원 (I1) 및 캐패시터 (C1) 에 각각 해당한다. 또한, 상술한 일본 특개평 제5-83595호 공보의 도 7 의 전압원 (71) 은 본 발명의 종래 회로 (도 10) 의 예에서의 흑색 레벨 전압 (VBL) 에 해당한다.

이러한 종류의 연산증폭기를 이용한 클램프 회로의 다른 예가 일본 특개소 제62-164380호 공보, 일본 특개평 제8-204994호 공보 및 일본 특개평 제3-127559호 공보에 개시되어 있다.

한편, 그 밖의 클램프 회로의 예로서, 일본 특개소 제63-283278호 공보에는, 출력을 반전 입력단자에 피드백시키고, 그 피드백 루프를 피드백 루프내에 삽입된 전환가능한 필터를 갖는 적분기로 이용하여, 라인 레벨의 변화를 보정하는 클램프 회로가 개시되어 있으며, 일본 특개평 제3-175795호 공보에는, 클램프 회로의 출력을 에러 검출회로를 통해 클램프 회로의 입력측에 피드백시킨 다음, 전원온 (power-on) 등과 같은 초기 상태에서 일시적으로 피드백 루프를 절단하고, 대신에, 클램프 회로의 기준 전압을 목표치 근방으로 함으로써, 피드백 루프가 안정될 때까지 필요한 시간을 단축시키는 피드백 클램프 시스템이 개시되어 있고, 일본 특개평 제3-258116호 공보에는, 클램프 회로의 출력을 A/D (아날로그-디지털) 변환기 및 클램프 레벨 제어회로를 통해 클램프 회로의 입력측에 피드백시키는 피드백 루프, 및 A/D 변환기의 출력을 진폭 제어회로를 통해 A/D 변환기의 입력측에 피드백시키는 피드백 루프를 구비하고, 진폭 제어회로의 동작보다 클램프 레벨 제어회로의 동작에 우선권을 부여함으로써, 안정되고 확실하게 입력신호의 신호 레벨의 변동을 보정하는 이득 제어회로가 개시되어 있으며, 일본 특개평 제4-314270호 공보에는, 증폭기의 출력이 연산증폭기에 입력되고 연산증폭기의 출력이 증폭기의 입력측에 피드백되는 제1 피드백 루프, 연산증폭기의 출력이 그 연산증폭기의 입력측에 피드백되는 제2 피드백 루프, 및 제1 및 제2 피드백 루프를 선택적으로 차단하는 스위치를 구비함으로써, 클램프모드, 정상 동작중의 화상모드 및 피드백 소거 모드에서 동일한 출력 전압을 출력하는 클램프 회로가 개시되어 있다.

그러나, 상술한 종래의 클램프 회로는 피드백 루프의 감소된 위상 마진으로 인하여 발진할 가능성이 높다는 단점이 있다.

위상 마진은 안정된 피드백 제어를 위한 루프 전달 함수를 말한다. 위상 마진은 180도에서 루프 이득이 1인 주파수에서의 루프 위상각의 절대치를 차감한 것과 동일하다. 따라서, 그 단위는 도 (degree) 가 되게 된다.

이와 같이 위상 마진이 낮고 발진할 가능성이 높은 것은, 출력단자 (Vout) 에 접속된 DC 차단용 캐패시터 (예를 들면, 도 10 의 캐패시터 (C1)) 가 부하 용량으로 보이기 때문이다.

증폭기 (예를 들면, 도 10 의 연산증폭기 (Al1)) 의 용량 부하에 대해서는 루프 (예를 들면, 도 10 의 루프 (104)) 이득의 위상 마진 조건이 엄격해지므로, 피드백 루프의 위상 마진이 감소되어, 발진이 일어나게 된다.

본 발명의 목적은, 클램프 회로의 피드백 루프에 의한 발진을 방지할 수 있는 클램프 회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은, 낮은 전위측의 신호가 우선적으로 입력되는 제1 및 제2 반전 입력단자, 비반전 입력단자, 및 출력단자를 갖는 연산 증폭 수단, 상기 출력단자와 상기 제1 반전 입력단자사이에 접속된 제1 정류 수단, 상기 출력단자와 상기 제2 반전 입력단자사이에 접속된 제2 정류 수단, 및 상기 제1 반전 입력단자에 일단이 접속된 용량 소자를 제공하되, 상기 용량 소자의 타단에는 신호가 입력되고, 상기 비반전 입력단에는 정전위 신호가 입력되며, 상기 용량 소자의 상기 일단으로부터는 신호가 출력된다.

본 발명에 따르면, 연산 증폭 수단에 신호가 입력되면 용량 소자가 충전되고, 용량 소자와 접속된 제1 반전 입력단자 전압이 제2 반전 입력단자 전압보다 높게 되면 제2 반전 입력단자가 선택된다.

더 정확하게 설정하면, 용량 소자의 충전이 완료될 때까지는 용량 소자와 접속된 제1 반전 입력단자 및 출력단자에 의해 형성된 피드백 루프가 선택되어 있지만, 용량 소자의 충전이 완료되면, 용량 소자와 접속되지 않은 제2 반전 입력단자 및 출력단자에 의해 형성된 피드백 루프가 선택된다.

용량 소자의 충전이 완료된 상태 (정상 상태) 의 피드백 루프에서는, DC 차단용 용량 소자가 부하 용량으로 보이지 않기 때문에, 연산 증폭 수단의 용량 부하에 대한 루프 이득의 위상 마진이 많아진다.

이에 의해, 클램프 회로의 피드백 루프에 의한 발진을 방지할 수 있게 된다.

하기 본 발명의 상세한 설명 및 바람직한 실시예의 첨부 도면을 참조하여, 본 발명을 더욱 명확하게 이해할 수 있을 것이나, 이는 본 발명에 한정되는 것이 아니라, 단지 설명 및 이해를 목적으로 한다.

도 1 은 본 발명에 따른 클램프 회로의 제 1 실시예의 회로도.

도 2 는 연산증폭기 (A1) 의 회로도.

도 3 은 트랜지스터 (Q9 및 Ql0) 의 동작을 나타내는 베이스 차전압에 대한 컬렉터 전류의 특성을 나타낸 도면.

도 4 는 본 발명에 따른 클램프 회로의 제 2 실시예의 회로도.

도 5 는 클램프 회로의 입/출력 특성을 나타낸 도면.

도 6 은 영상신호와 페데스탈 (pedestal) 레벨간의 관계를 나타낸 도면.

도 7 은 동기 신호를 갖는 그레이 스케일에서의 영상신호 파형과 그 전압 레벨간의 관계를 나타낸 파형도.

도 8 은 종래의 레벨 클램프 회로의 회로도.

도 9 는 이 레벨 클램프 회로의 입/출력 파형을 나타낸 도면.

도 10 은 또다른 종래의 레벨 클램프 회로의 회로도.

도 11 은 이 클램프 회로의 입/출력 특성을 나타낸 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 제1 반전 입력단자 2 : 제2 반전 입력단자

4, 12 : 제1 출력단자 5, 11 : 제2 출력단자

105 : 비반전 입력단자 107 : 출력단자

A1, A3 : 연산증폭기 A2 : 증폭기

Q1, Q2, Q4, Q5, Q15 : NPN 트랜지스터

Q6 - Q10, Q16 : PNP 트랜지스터

C1 : 캐패시터 I1 - I5 : 전류원

이하, 첨부 도면을 참조하여, 본 발명의 바람직한 실시예에 대해서 자세히 설명한다. 하기 설명에서는, 본 발명의 충분한 이해를 돕기 위하여 많은 구체적인 예들을 설명한다. 그러나, 이러한 상세한 설명이 없이도 본 발명을 실시할 수 있음은 당업자들에게는 명백할 것이다. 예를 들면, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위하여, 공지의 구조는 자세하게 도시되어 있지 않다.

이하, 첨부 도면을 참조하여, 본 발명의 실시예들을 설명한다.

먼저, 제 1 실시예를 설명한다.

도 1 은 본 발명에 따른 클램프 회로의 제 1 실시예의 회로도이다. 후속 도면에 있어서, (도 10 에 도시된) 종래 회로의 기능과 유사한 기능을 갖는 구성요소에 대해서는 동일 참조번호를 부여하며, 그 설명은 생략하기로 한다.

이 클램프 회로는 연산증폭기 (A1), NPN 트랜지스터 (Ql 및 Q2), 캐패시터 (C1), 및 전류원 (I1 및 I2) 으로 구성되어 있다.

연산증폭기 (A1) 의 비반전 입력단자 (105) 에는 영상신호 (103) 의 흑색 레벨에 상당하는 전압 (VBL) 이 입력되며, 연산증폭기 (A1) 의 출력단자 (107) 에는 NPN 트랜지스터 (Ql 및 Q2) 의 베이스가 공통접속된다.

NPN 트랜지스터 (Q1) 의 이미터와 연산증폭기 (A1) 의 제1 반전 입력단자 (1) 사이가 단락되며, NPN 트랜지스터 (Q2) 의 이미터와 연산증폭기 (A1) 의 제2 반전 입력단자 (2) 사이가 단락된다.

제1 반전 입력단자 (1) 에는 캐패시터 (C1) 의 일단이 접속되며, NPN 트랜지스터 (Q1) 의 이미터에는 전류원 (I1) 이 접속되고, NPN 트랜지스터 (Q2) 의 이미터에는 전류원 (I2) 이 접속된다.

NPN 트랜지스터 (Ql 및 Q2) 의 컬렉터는 전원 (VCC) 에 공통접속된다.

캐패시터 (C1) 의 타단은 입력단자 (3) 에 접속되는 반면, NPN 트랜지스터 (Ql 및 Q2) 의 이미터는 각각 제1 출력단자 (4) 및 제2 출력단자 (5) 에 접속된다.

이하, 이 클램프 회로의 동작을 설명한다.

연산증폭기 (A1) 의 비반전 입력단자 (105) 에는 영상신호 (103) 의 흑색 레벨에 상당하는 전압 (VBL) 이 입력된다.

여기서, 전원온 직후의 동작을 설명한다. 과도적인 동작으로서, 캐패시터 (C1) 의 일단과 접속된 연산증폭기 (A1) 의 제1 반전 입력단자 (1) 전압이 비반전 입력단자 (105) 에 입력된 전압 (VBL) 보다 낮으므로, 제1 출력단자 (4) 로부터의 출력은 고레벨로 되고자 한다.

NPN 트랜지스터 (Q1) 의 베이스가 고레벨로 되기 때문에, NPN 트랜지스터 (Q1) 가 온이 되어, NPN 트랜지스터 (Q1) 의 이미터 단자를 통하여 캐패시터 (C1) 가 충전된다. 그 결과, 제1 피드백 루프 (7) 가 형성되게 된다.

트랜지스터 (Q1) 의 이미터, 즉, 연산증폭기 (A1) 의 제1 반전 입력단자 (4) 는 비반전 입력단자 (105) 와 유사 단락 (virtual short) 상태가 되고자 한다. 즉, 캐패시터 (C1) 의 일단의 전압은 비반전 입력단자 (105) 의 전압 (VBL) 과 같게 되고자 한다.

캐패시터 (C1) 의 충전이 완료되면, 연산증폭기 (A1) 의 출력단자 (107) 전압이 낮아져서, NPN 트랜지스터 (Q1) 는 거의 오프 상태로 된다.

그 결과, NPN 트랜지스터 (Q1) 의 컬렉터로부터 이미터를 통해 정전류원 (I1) 으로 흐르고 있던 전류가 캐패시터 (C1) 로부터 정전류원 (I1) 으로 흐르기 시작한다.

이 때, 제1 출력단자 (4) 로부터 출력된 신호는 최저 레벨이 흑색 레벨 전압 (VBL) 으로 레벨시프트된 영상신호 (103) 가 된다.

이는, 입력단자 (3) 에 입력된 영상신호 (103) 가 전압 (VBL) 과 같은 전압으로 레벨시프트된 후 제1 출력단자 (4) 로부터 출력됨을 뜻한다.

한편, NPN 트랜지스터 (Q2) 의 이미터와 제2 정전류원 (I2) 에 공통접속된 제2 반전 입력단자 (2) 전압은 항상 제1 반전 입력단자 (1) 전압과 비교되며, 전압이 낮은 쪽에 우선권이 부여된다.

캐패시터 (C1) 의 충전이 완료되어 감에 따라, 제2 반전 입력단자 (2) 의 전압이 제1 반전 입력단자 (1) 의 전압보다 낮아진다. 따라서, 제2 반전입력단자 (2) 에 우선권이 부여되어, 최종적으로는 제2 반전 입력단자 (2) 와 NPN 트랜지스터 (Q2) 의 이미터사이에 제2 피드백 루프 (8) 가 형성되게 된다.

최종적으로 형성된 피드백 루프 (8) 에는 캐패시터 (C1) 가 접속되어 있지 않기 때문에, 출력에서는 부하용량 (C1) 이 보이지 않는다.

이는, 피드백 루프의 위상여유를 비약적으로 증대시킬 수 있음을 의미하므로, 피드백 루프에 의한 발진을 방지하는 것이 가능하게 된다.

이 클램프 회로의 입출력특성이 도 5 에 도시되어 있다. 이 도면의 가로축은 시간 (단위: 초) 를 나타내고, 세로축은 전압 (단위: 볼트) 을 나타낸다.

이 도면에 도시된 바와 같이, 전원온 (시간 T0) 에서부터 시간 T1 까지는 출력신호의 최저 레벨이 서서히 상승하지만, 시간 T1 후에는 출력신호의 최저 레벨이 클램프 전압 (Vclp) 으로 일정해진다. T0 에서 T1 까지의 기간은 캐패시터 (C1) 가 충전되는 과도 상태를 나타내고, T1 이후의 기간은 캐패시터 (C1) 이 완전히 충전된 정상 상태를 나타낸다.

이하, 연산증폭기 (A1) 의 회로 구성을 설명한다.

도 2 는 연산 증폭기 (A1) 의 회로도이다.

도 1 에서의 단자와 유사한 단자는 동일 참조 번호로 표시하며, 그 설명은 생략하기로 한다.

이 연산 증폭기 (A1) 는 NPN 트랜지스터 (Q4 및 Q5) 로 구성되는 제1 차동 증폭기, PNP 트랜지스터 (Q9 또는 Q10 중 어느 하나와 Q8) 로 구성되는 제2 차동 증폭기, PNP 트랜지스터 (Q6 및 Q7) 로 구성되는 전류 미러 회로와, 증폭기 (A2) , 정전류원 (I3∼I5) 을 구비한다.

PNP 트랜지스터 (Q6) 의 컬렉터와 NPN 트랜지스터 (Q4) 의 컬렉터가 접속되며, PNP 트랜지스터 (Q7) 의 컬렉터와 NPN 트랜지스터 (Q5) 의 컬렉터가 접속된다. 또한, PNP 트랜지스터 (Q6) 의 컬렉터와 베이스는 단락된다.

NPN 트랜지스터 (Q5) 의 컬렉터는 증폭기 (A2) 의 입력측과 접속된다. 증폭기 (A2) 의 출력측은 출력단자 (107) 와 접속된다.

NPN 트랜지스터 (Q5) 의 베이스는 PNP 트랜지스터 (Q9 및 Q10) 의 이미터와 접속된다.

NPN 트랜지스터 (Q4) 의 베이스는 PNP 트랜지스터 (Q8) 의 이미터와 접속된다. PNP 트랜지스터 (Q8, Q9 및 Ql0) 의 컬렉터들은 함께 접지된다.

NPN 트랜지스터 (Q4 및 Q5) 의 이미터들은 공통접속된다. NPN 트랜지스터 (Q4) 의 이미터와 접지사이에는 정전류원 (I3) 이 접속되고, 전원 (VCC) 과 NPN 트랜지스터 (Q4) 의 베이스사이에는 정전류원 (I5) 이 접속되며, 전원 (VCC) 과 PNP 트랜지스터 (Q9) 의 이미터사이에는 정전류원 (I4) 이 접속된다.

PNP 트랜지스터 (Q6 및 Q7) 의 이미터들은 전원 (VCC) 에 접속된다.

그 다음, 비반전 입력단자 (105) 에는 PNP 트랜지스터 (Q8) 의 베이스가 접속되며, 제1 반전 입력단자 (1) 에는 PNP 트랜지스터 (Q9) 의 베이스가 접속되고, 제2 반전 입력단자 (2) 에는 PNP 트랜지스터 (Ql0) 의 베이스가 접속된다.

이와 같이, 도 1 의 연산증폭기 (A1) 의 비반전 입력단자 (105), 제1 반전 입력단자 (1), 제2 반전 입력단자 (2), 및 출력단자 (107) 는, 도 2 에서 비반전 입력단자 (105), 제1 반전 입력단자 (1), 제2 반전 입력단자 (2), 출력단자 (107) 로 구성된다.

이하, 이 회로의 동작을 설명한다.

PNP 트랜지스터 (Q8 내지 Ql0) 로 구성되는 제2 차동증폭기는 1개의 비반전 입력단자 (105) 및 2개의 반전 입력 단자 (1 및 2) 를 갖는다.

이 반전 입력단자 (1 및 2) 에 인가된 전압중에서, 낮은 전압쪽이 우선하므로, 그 낮은 측의 전압이 입력된 PNP 트랜지스터 (Q9 또는 Ql0) 가 활성화된다.

더 상세하게 설명하면, 반전 입력단자 (1) 에 인가된 전압이 반전 입력단자 (2) 에 인가된 전압보다 낮은 경우, PNP 트랜지스터 (Q9) 의 컬렉터 전류가 PNP 트랜지스터 (Ql0) 의 컬렉터 전류보다 더 많아지게 되어, PNP 트랜지스터 (Q9) 는 온이 되고, PNP 트랜지스터 (Ql0) 는 오프가 된다. 따라서, PNP 트랜지스터 (Q8 및 Q9) 가 차동 증폭회로를 형성하게 된다.

한편, 반전 입력단자 (2) 에 인가된 전압이 반전 입력단자 (1) 에 인가된 전압보다 낮은 경우에는, PNP 트랜지스터 (Ql0) 의 컬렉터 전류가 PNP 트랜지스터 (Q9) 의 컬렉터 전류보다 더 많아지게 되어, PNP 트랜지스터 (Ql0) 는 온이 되고, PNP 트랜지스터 (Q9) 는 오프가 된다. 따라서, PNP 트랜지스터 (Q8 및 Q10) 가 차동 증폭회로를 형성하게 된다.

이 2개의 트랜지스터의 동작이 도 3 에 상세하게 도시되어 있으며, 이는 트랜지스터 (Q9 및 Ql0) 의 동작을 나타내는 베이스 차전압에 대한 컬렉터 전류의 특성을 나타낸 도면이다.

이 도면에서, 가로축은 PNP 트랜지스터 (Q9) 의 베이스에 인가된 전압 (VBQ9) 과 PNP 트랜지스터 (Ql0) 의 베이스에 인가된 전압 (VBQ10) 간의 차전압 (VBQ10-VBQ9) 을 나타내며, 세로축은 PNP 트랜지스터 (Q9 및 Q10) 의 컬렉터 전류를 나타낸다.

이 도면에서, 곡선 (K1) 은 PNP 트랜지스터 (Q9) 의 컬렉터 전류 (ICQ9) 를 나타내며, 곡선 (K2) 은 PNP 트랜지스터 (Ql0) 의 컬렉터 전류 (ICQl0) 를 나타낸다.

차전압이 양일 경우는, PNP 트랜지스터 (Q9) 의 베이스쪽이 PNP 트랜지스터 (Q10) 의 베이스전압보다 낮은 것을 의미하여, 차전압이 음일 경우는, PNP 트랜지스터 (Ql0) 의 베이스쪽이 PNP 트랜지스터 (Q9) 의 베이스전압보다 낮은 것을 의미한다.

이 도면에서 알 수 있는 바와 같이, 차전압이 -V3 가 되면, PNP 트랜지스터 (Q10) 는 완전히 온이 되고 (K2 참조), PNP 트랜지스터 (Q9) 는 완전히 오프가 된다 (K1참조).

차전압이 0 (제로) 으로 근접함에 따라, PNP 트랜지스터 (Ql0) 의 컬렉터 전류 (ICQl0) 는 감소하고, PNP 트랜지스터 (Q9) 의 컬렉터 전류 (ICQ9) 는 증가한다.

차전압이 0 (제로) 가 되면, PNP 트랜지스터 (Q9 및 Ql0) 의 컬렉터 전류 (ICQ9 및 ICQl0) 가 같게 된다. 차전압이 + V3 가 되면, PNP 트랜지스터 (Q9) 는 완전히 온이 되고, PNP 트랜지스터 (Ql0) 는 완전히 오프가 된다.

이와 같이, 차전압의 크기에 따라, PNP 트랜지스터 (Q9 및 Ql0) 의 컬렉터전류가 변화한다. 차전압이 ±V3 가 되면, 한측의 트랜지스터는 완전히 온이 되고, 다른측의 트랜지스터는 완전히 오프가 된다.

저전압을 갖는 입력이 다른 입력보다 우선되는 회로가 본 출원인이 출원한 특개평 제5-054630호 공보에 개시되어 있다.

상술한 과정을 통하여, PNP 트랜지스터 (Q9 또는 Q10) 중 어느 하나 및 PNP 트랜지스터 (Q8) 에 의해 차동증폭기가 형성되면, NPN 트랜지스터 (Q4 및 Q5) 에 의해 형성된 차동증폭기를 통해 이 차동증폭기로부터의 출력이 더 증폭되고, PNP 트랜지스터 (Q6 및 Q7) 에 의해 형성된 전류 미러회로를 통해 싱글 엔드 (single-ended) 출력으로 변환된 후, 다음 증폭기 (A2) 로 출력된다.

증폭기 (A2) 로 입력된 신호는 이 증폭기 (A2) 에 의해 증폭된 후, 출력단자 (107) 로 출력된다.

또한, 이러한 종류의 전류 미러회로를 포함하는 차동 증폭회로의 예가 본 출원인이 출원한 일본 특개소 제59-102089호 공보 (특히 제 3 도) 에 개시되어 있다.

이하, 제 2 실시예를 설명한다. 도 4 는 본 발명에 따른 클램프 회로 의 제 2 실시예의 회로도이다. 도 1 에서의 구성요소와 유사한 구성요소에 대해서는 동일 참조번호를 부여하며, 그 설명은 생략하기로 한다.

이 클램프 회로는 연산증폭기 (A3), NPN 트랜지스터 (Q1), 캐패시터 (C1) 및 전류원 (I1) 으로 구성된다.

연산증폭기 (A3) 의 출력측은 NPN 트랜지스터 (Q15) 와 PNP 트랜지스터 (Q16) 가 AB급 출력단을 형성하는 푸시-풀 구성을 갖는다.

NPN 트랜지스터 (Q15) 의 이미터와 PNP 트랜지스터 (Q16) 의 이미터는 서로 접속되며, 그 접속점은 제2 출력단자 (11) 에 접속된다.

제2 출력단자 (11) 와 제2 반전 입력단자 (2) 는 단락된다. 트랜지스터 (Q15 및 Q16) 의 베이스사이에는 다이오드 (Dl 및 D2) 가 직렬로 접속된다. 또한, NPN 트랜지스터 (Q15) 의 베이스는 제1 출력단자 (12) 를 통해 NPN 트랜지스터 (Q1) 의 베이스에 접속된다.

또한, NPN 트랜지스터 (Q15) 의 베이스는 정전류원 (I11) 과 접속된다. 그 외 단자들의 접속은 생략되어 있다.

요약하면, 본 클램프 회로는 푸시-풀 회로를 이용하여, 회로에 입력된 신호를 증폭한다.

이 푸시-풀 회로는 도 2 에 도시된 연산증폭기 (A2) 의 출력부를 구성한다. 즉, 도 2 에 도시된 연산증폭기 (A2) 의 출력을 이 푸시-풀회로에서 증폭한다고 생각할 수 있다.

더 구체적으로 설명하면, 연산증폭기 (A2) 의 출력은 NPN 트랜지스터 (Q15) 의 베이스에 입력되며, 연산증폭기 (A2) 의 반전된 출력은 PNP 트랜지스터 (Q16) 의 베이스에 입력된다. 그 후, NPN 트랜지스터 (Q15) 및 PNP 트랜지스터 (Q16) 의 이미터 공통접속점 (출력단자(11)) 으로부터 뿐만 아니라, NPN 트랜지스터 (Q15) 의 베이스로부터도 출력을 얻는다.

이하, 이 회로의 전체 구성에 대해 상세하게 설명한다.

NPN 트랜지스터 (Q1) 의 이미터는 전류원 (I1) 에 접속되고, 컬렉터는 전원 (VCC) 에 접속된다.

캐패시터 (C1) 의 일단은 연산증폭기 (A3) 의 제1 반전 입력단자 (1), NPN 트랜지스터 (Q1) 의 이미터 및 전류원 (I1) 에 공통접속된다.

연산증폭기 (A3) 의 비반전 입력단자 (105) 에는 영상신호 (103) 의 흑색 레벨에 상당하는 전압 (VBL) 이 입력되며, 캐패시터 (C1) 의 타단에는 영상신호 (103) 가 입력되고, 출력단자 (4) 로부터 출력신호가 출력된다.

이하, 이 회로의 동작을 설명한다.

이 제 2 실시의 형태도 동작은 제1 실시예의 동작과 유사하다.

연산증폭기 (A3) 의 제2 출력단자 (11) 와 제2 반전 입력단자 (2) 를 접속하는 피드백 루프 (21) 를 통하여, 어떠한 캐패시터 (C1) 도 없는 루프가 형성되는 반면, 제1 출력 단자 (12), NPN 트랜지스터 (Q1) 및 제1 반전 입력 단자 (1) 를 접속하는 피드백 루프 (22) 를 통해서는, 캐패시터 (C1) 와 접속된 루프가 형성되게 된다.

캐패시터 (C1) 가 충전될 때까지는 피드백 루프 (22) 가 인에이블 상태이며, 캐패시터 (C1) 가 완전히 충전된 후에는 피드백 루프 (21) 가 인에이블 상태로 된다.

이 클램프 회로의 특징은, 제 1 실시예와는 달리, 정전류원 (I2) 이 필요하지 않고, 연산증폭기 (A3) 의 제2 출력단자 (11) 와 제2 반전 입력단자 (2) 를 단락하는 것으로 충분하다는 것이다.

종래의 클램프 회로에서는 위상 마진이 18도이었던 반면, 본 발명에 따른 클램프 회로에서는 위상 마진이 64도로 되어, 46도나 향상되었다.

본 발명에 따르면, 낮은 전위측의 신호가 우선적으로 입력되는 제1 및 제2 반전 입력단자, 비반전 입력단자, 및 출력단자로 구성된 연산 증폭 수단, 상기 출력단자와 상기 제1 반전 입력단자사이에 접속된 제1 정류수단, 상기 출력단자와 상기 제2 반전 입력단자사이에 접속된 제2 정류수단, 상기 제1 반전 입력단자에 그 일단이 접속된 용량 소자를 구비하고, 상기 용량 소자의 타단에는 신호가 입력되며, 상기 비반전 입력 단자에는 정전위 신호가 입력되고, 상기 용량 소자의 상기 일단으로부터 신호가 출력되도록 클램프 회로를 구성함으로써, 클램프 회로의 피드백 루프에 의한 발진을 방지할 수 있게 된다.

용량 소자의 타단에 신호가 입력되면, 그 용량 소자가 충전되어, 그 용량 소자의 일단과 접속된 제1 반전 입력단자의 전위가 상승하게 된다. 이 용량 소자의 충전이 완료될 때까지는 이 용량 소자와 접속된 제1 반전 입력단자 및 출력단자에 의해 형성된 피드백 루프가 선택되어 있다.

그러나, 제1 반전 입력단자의 전위가 제2 반전 입력단자의 전위보다 높아지면, 제2 반전 입력단자가 우선되어, 용량 소자와 접속되지 않은 제2 반전 입력단자 및 출력단자에 의해 형성된 피드백 루프가 선택된다.

캐패시터의 충전이 완료된 후에는 피드백 루프에 어떠한 용량 소자도 접속되지 않기 때문에, 출력에서는 부하 용량이 보이지 않게 된다. 따라서, 연산 증폭 수단의 용량 부하에 대한 루프 이득의 위상여유가 향상되게 된다.

따라서, 클램프 회로의 피드백 루프에 의한 발진을 방지할 수 있게 된다.

비록 본 발명을 예시적인 실시예에 따라 설명하였지만, 본 발명의 범주와 사상을 일탈함이 없이, 다양한 수정, 생략 및 추가가 가능하다는 것을 당업자들은 이해할 수 있을 것이다. 따라서, 본 발명은 상기 특정 실시예에 한정되는 것이 아니라, 하기 청구범위에서 설명될 특징에 대하여 포함되는 범위 및 그 등가물내에서 구체화될 수 있는 가능한 모든 실시예들을 포함하는 것으로 이해하여야 한다.

Claims

낮은 전위측의 신호가 우선적으로 입력되는 제1 및 제2 반전 입력단자, 비반전 입력단자, 및 출력단자로 구성되는 연산 증폭 수단;

상기 출력단자와 상기 제1 반전 입력단자사이에 접속된 제1 정류 수단;

상기 출력단자와 상기 제2 반전 입력단자사이에 접속된 제2 정류 수단; 및

상기 제1 반전 입력단자에 일단이 접속된 용량 소자를 포함하되,

상기 용량 소자의 타단에는 신호가 입력되고, 상기 비반전 입력단에는 정전위 신호가 입력되며, 상기 용량 소자의 상기 일단으로부터 신호가 출력되는 것을 특징으로 하는 클램프 회로.
제 1 항에 있어서,

상기 제1 정류수단은 제1 NPN 트랜지스터 및 제1 전류원을 구비하되, 상기 제1 NPN 트랜지스터의 베이스는 상기 연산 증폭 수단의 출력단자에 접속되고, 상기 제1 NPN 트랜지스터의 컬렉터는 전원에 접속되며, 상기 제1 NPN 트랜지스터의 이미터는 상기 제1 전류원, 상기 제1 반전 입력단자 및 상기 용량소자의 상기 일단에 접속되고,

상기 제2 정류수단은 제2 NPN 트랜지스터 및 제2 전류원을 구비하되, 상기 제2 NPN 트랜지스터의 베이스는 상기 연산 증폭 수단의 출력단자에 접속되고, 상기 제2 NPN 트랜지스터의 컬렉터는 상기 제1 NPN 트랜지스터의 컬렉터와 공통접속되며, 상기 제2 NPN 트랜지스터의 이미터는 상기 제2 전류원 및 상기 제2 반전 입력단자에 접속되는 것을 특징으로 하는 클램프 회로.
낮은 전위측의 신호가 우선적으로 입력되는 제1 및 제2 반전 입력단자, 비반전 입력단자, 푸시-풀 형태로 접속된 한쌍의 상보형 트랜지스터에 의해 형성된 출력부를 구비하되, 상기 상보형 트랜지스터 중 한편의 제어단자는 제1 출력단자에 접속되고, 상기 상보형 트랜지스터의 공통접속부는 제2 출력단자에 접속되며, 상기 출력단자는 상기 제2 반전 입력단자와 단락된 연산 증폭 수단;

상기 제1 출력단자와 상기 제1 반전 입력단자사이에 접속된 정류수단; 및

상기 제1 반전 입력단자에 그 일단이 접속된 용량소자를 구비하되,

상기 용량소자의 타단에 신호가 입력되고, 상기 비반전 입력단자에 정전위 신호가 입력되며, 상기 용량 소자의 상기 일단으로부터 신호가 출력되는 것을 특징으로 하는 클램프 회로.
제 3 항에 있어서,

상기 정류수단은 NPN 트랜지스터 및 정전류원으로 구성되며,

상기 NPN 트랜지스터의 베이스는 상기 연산 증폭 수단의 상기 제1 출력단자에 접속되고, 상기 NPN 트랜지스터의 컬렉터는 전원에 접속되며, 상기 NPN 트랜지스터의 이미터는 상기 정전류원, 상기 용량소자의 상기 일단 및 상기 제1 반전 입력단자에 접속되는 것을 특징으로 하는 클램프 회로.
제 1 항에 있어서,

상기 연산 증폭 수단은 상기 반전 입력단자와 비반전 입력단자간의 입력전압의 차를 증폭하는 차동증폭기, 이 차동증폭기의 출력을 싱글-엔드 (single-ended) 출력으로 변환하는 능동부하, 및 이 능동부하의 출력을 증폭하는 증폭기로 구성되며,

상기 증폭기의 출력측은 상기 출력단자에 접속되는 것을 특징으로 하는 클램프 회로.
제 5 항에 있어서,

상기 능동부하는 전류 미러 회로인 것을 특징으로 하는 클램프 회로.
제 1 항에 있어서,

상기 연산 증폭 수단의 반전 입력부는 2개의 PNP 트랜지스터의 이미터 공통접속 및 컬렉터 공통접속으로 이루어지며,

상기 이미터의 공통접속부는 정전류원에 접속되고, 상기 컬렉터의 공통접속부는 접지되며, 상기 PNP 트랜지스터의 베이스는 상기 제1 및 제2 반전 입력단자에 각각 접속되는 것을 특징으로 하는 클램프 회로.
제 1 항에 있어서,

상기 용량 소자의 타단에 입력된 신호의 최저 전위는 상기 비반전 입력 단자에 입력된 신호의 전위보다 낮은 것을 특징으로 하는 클램프 회로.
제 1 항에 있어서,

상기 용량 소자의 타단에 입력된 신호는 영상신호이고, 상기 비반전 입력 단자에 입력된 신호는 영상의 흑색 레벨신호인 것을 특징으로 하는 클램프 회로.
제 3 항에 있어서,

푸시-풀 구성의 상기 상보형 트랜지스터는 AB급 출력단을 형성하는 것을 특징으로 하는 클램프 회로.