JP2000091857A - オペアンプ及びそれを用いたボルテージフォロワ回路 - Google Patents
オペアンプ及びそれを用いたボルテージフォロワ回路Info
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Abstract
(57)【要約】
【課題】 極めて簡単な構成により、位相余裕を維持し
たままスルーレートを向上可能なオペアンプを得る。 【解決手段】 オペアンプ１の２つの入力端子ＶIN+ と
ＶIN- との差電圧がある閾値を超えたことを、トランジ
スタＱ６，Ｑ７及び抵抗Ｒ１，Ｒ２のスイッチング回路
にて検知して内部位相補償用コンデンサＣ１に電流を供
給する回路を、オペアンプ１に付加した構成とする。こ
れにより、オペアンプ１の位相余裕を保ったままスルー
レートを向上させることができる。
たままスルーレートを向上可能なオペアンプを得る。 【解決手段】 オペアンプ１の２つの入力端子ＶIN+ と
ＶIN- との差電圧がある閾値を超えたことを、トランジ
スタＱ６，Ｑ７及び抵抗Ｒ１，Ｒ２のスイッチング回路
にて検知して内部位相補償用コンデンサＣ１に電流を供
給する回路を、オペアンプ１に付加した構成とする。こ
れにより、オペアンプ１の位相余裕を保ったままスルー
レートを向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明はオペアンプ及びそれ
を用いたボルテージフォロワ回路に関し、特に位相補償
コンデンサを内部に有するオペアンプ及びそれを用いた
ボルテージフォロワ回路に関するものである。
を用いたボルテージフォロワ回路に関し、特に位相補償
コンデンサを内部に有するオペアンプ及びそれを用いた
ボルテージフォロワ回路に関するものである。
【０００２】
【従来の技術】図３は内部に位相補償コンデンサを有す
るオペアンプ及びそれを用いたボルテージフォロワ回路
の例を示している。オペアンプ１はその出力が入力に直
接帰還されることによりボルテージフォロワ回路として
機能する様になっている。このオペアンプ１は、差動入
力端子（ＶIN- ，ＶIN+ ）がベースに接続されエミッタ
が共通接続された差動対トランジスタＱ１，Ｑ２と、こ
れ等差動対トランジスタのコレクタ能動負荷として機能
するカレントミラー構成のトランジスタＱ３，Ｑ４とか
らなる初段差動増幅回路を有している。
るオペアンプ及びそれを用いたボルテージフォロワ回路
の例を示している。オペアンプ１はその出力が入力に直
接帰還されることによりボルテージフォロワ回路として
機能する様になっている。このオペアンプ１は、差動入
力端子（ＶIN- ，ＶIN+ ）がベースに接続されエミッタ
が共通接続された差動対トランジスタＱ１，Ｑ２と、こ
れ等差動対トランジスタのコレクタ能動負荷として機能
するカレントミラー構成のトランジスタＱ３，Ｑ４とか
らなる初段差動増幅回路を有している。
【０００３】またトランジスタＱ２のコレクタ出力をベ
ース入力とするトランジスタＱ５によるエミッタ接地増
幅回路と、その出力を入力とするバッファ３とを有して
おり、エミッタ接地トランジスタＱ５のコレクタとベー
スとの間には位相補償用コンデンサＣ１が設けられてい
る。尚、Ｉ１は初段差動増幅回路の動作のためにこれを
バイアスするめたの定電流源であり、Ｉ２はトランジス
タＱ５の動作のためにこれをバイアスするための定電流
源である。
ース入力とするトランジスタＱ５によるエミッタ接地増
幅回路と、その出力を入力とするバッファ３とを有して
おり、エミッタ接地トランジスタＱ５のコレクタとベー
スとの間には位相補償用コンデンサＣ１が設けられてい
る。尚、Ｉ１は初段差動増幅回路の動作のためにこれを
バイアスするめたの定電流源であり、Ｉ２はトランジス
タＱ５の動作のためにこれをバイアスするための定電流
源である。
【０００４】そして、バッファ３の出力がオペアンプ出
力ＯＰOUT となり、かつ全体回路の出力ＯＵＴとなり、
この出力ＯＵＴが初段差動増幅回路の差動対入力の一つ
である反転入力端子（ＶIN- ）に直接帰還されており、
これによりこの図３の回路全体はボルテージフォロワ回
路として機能するのである。
力ＯＰOUT となり、かつ全体回路の出力ＯＵＴとなり、
この出力ＯＵＴが初段差動増幅回路の差動対入力の一つ
である反転入力端子（ＶIN- ）に直接帰還されており、
これによりこの図３の回路全体はボルテージフォロワ回
路として機能するのである。
【０００５】図３の構成のオペアンプ１のスルーレート
ＳＲは、 ＳＲ＝Ｉ１／Ｃ１ と表せる。一方、位相余裕は、Ｃ１，Ｉ１以外に、内部
トランジスタの特性によっても変わるが、トランジスタ
の特性が同じであればＩ１／Ｃ１が大きいほど位相余裕
は小さくなる。この図３のオペアンプでは、スルーレー
トを増大させるほど位相余裕は減少する。
ＳＲは、 ＳＲ＝Ｉ１／Ｃ１ と表せる。一方、位相余裕は、Ｃ１，Ｉ１以外に、内部
トランジスタの特性によっても変わるが、トランジスタ
の特性が同じであればＩ１／Ｃ１が大きいほど位相余裕
は小さくなる。この図３のオペアンプでは、スルーレー
トを増大させるほど位相余裕は減少する。
【０００６】特開平６−１１２７３７号公報には、オペ
アンプの安定性である位相余裕を一定に維持したままス
ルーレートを増大させるための回路が提案されている。
この回路を図４，５に引用して示している。図４は従来
のオペアンプと図５のスルーレート増大回路Ｓとの接続
関係を示し、図５はそのスルーレート増大回路Ｓの例を
示している。トランジスタＱ１１とトランジスタＱ１
２、及びトランジスタＱ１３とトランジスタＱ１４は夫
々差動対Ｔ１，Ｔ２を構成しており、夫々定電流源Ｉ１
１とＩ１２によってバイアスされている。
アンプの安定性である位相余裕を一定に維持したままス
ルーレートを増大させるための回路が提案されている。
この回路を図４，５に引用して示している。図４は従来
のオペアンプと図５のスルーレート増大回路Ｓとの接続
関係を示し、図５はそのスルーレート増大回路Ｓの例を
示している。トランジスタＱ１１とトランジスタＱ１
２、及びトランジスタＱ１３とトランジスタＱ１４は夫
々差動対Ｔ１，Ｔ２を構成しており、夫々定電流源Ｉ１
１とＩ１２によってバイアスされている。
【０００７】また、トランジスタＱ１１のエミッタに直
列にダイオードＤ１１が、トランジスタＱ１３のエミッ
タに直列にダイオードＤ１２が夫々挿入されている。ト
ランジスタＱ１１とトランジスタＱ１４のベースは入力
端子１１に接続され、トランジスタＱ１２とトランジス
タＱ１３のベースは入力端子１２に接続されている。
列にダイオードＤ１１が、トランジスタＱ１３のエミッ
タに直列にダイオードＤ１２が夫々挿入されている。ト
ランジスタＱ１１とトランジスタＱ１４のベースは入力
端子１１に接続され、トランジスタＱ１２とトランジス
タＱ１３のベースは入力端子１２に接続されている。
【０００８】トランジスタＱ１２とトランジスタＱ１４
のコレクタは電源に接続され、トランジスタＱ１１とト
ランジスタＱ１３のコレクタはカレントミラー回路１４
の入力端子に接続され、カレントミラー回路１４の出力
端子は出力端子１３に接続されている。
のコレクタは電源に接続され、トランジスタＱ１１とト
ランジスタＱ１３のコレクタはカレントミラー回路１４
の入力端子に接続され、カレントミラー回路１４の出力
端子は出力端子１３に接続されている。
【０００９】次に動作について説明する。２つの差動対
Ｔ１，Ｔ２は全く同じ回路で入力端子が入れ換わっただ
けであるので、片方の差動対について考えれば良い。ト
ランジスタ２個で構成される一般的な差動対では、両方
のトランジスタのベース電圧が等しいときに、両方のト
ランジスタのコレクタ電流が等しくなるが、本回路の差
動対ではトランジスタＱ１１とトランジスタＱ１２のコ
レクタ電流が等しくなるのは、入力端子１１の電圧が入
力端子１２の電圧よりダイオードＤ１１の順方向電圧分
高い状態の時である。
Ｔ１，Ｔ２は全く同じ回路で入力端子が入れ換わっただ
けであるので、片方の差動対について考えれば良い。ト
ランジスタ２個で構成される一般的な差動対では、両方
のトランジスタのベース電圧が等しいときに、両方のト
ランジスタのコレクタ電流が等しくなるが、本回路の差
動対ではトランジスタＱ１１とトランジスタＱ１２のコ
レクタ電流が等しくなるのは、入力端子１１の電圧が入
力端子１２の電圧よりダイオードＤ１１の順方向電圧分
高い状態の時である。
【００１０】従って、２つの差動対Ｔ１，Ｔ２は、オペ
アンプの差動入力信号電圧がある閾値（約０．５Ｖ）よ
り大きくなったときのみ、オペアンプの初段部分１０に
電流を供給し、位相補償容量Ｃｐを急速充電してスルー
レートを増大させる。尚、図４において、２０は増幅
部、３０はバッファ部を夫々示す。
アンプの差動入力信号電圧がある閾値（約０．５Ｖ）よ
り大きくなったときのみ、オペアンプの初段部分１０に
電流を供給し、位相補償容量Ｃｐを急速充電してスルー
レートを増大させる。尚、図４において、２０は増幅
部、３０はバッファ部を夫々示す。
【００１１】
【発明が解決しようとする課題】図３に示した従来例で
は、スルーレートを増大させる程位相余裕は減少すると
いう欠点がある。また、図４，５に示した従来例では、
位相余裕を一定に維持したままスルーレートを増大させ
ることができるが、スルーレート増大回路が図５に示す
如く、２組の差動対Ｔ１，Ｔ２及びカレントミラー回路
を必要として、複雑化するという欠点がある。
は、スルーレートを増大させる程位相余裕は減少すると
いう欠点がある。また、図４，５に示した従来例では、
位相余裕を一定に維持したままスルーレートを増大させ
ることができるが、スルーレート増大回路が図５に示す
如く、２組の差動対Ｔ１，Ｔ２及びカレントミラー回路
を必要として、複雑化するという欠点がある。
【００１２】本発明の目的は、極めて簡単な構成によ
り、位相余裕を維持したままスルーレートを向上可能な
オペアンプ及びそれを使用したボルテージフォロワ回路
を提供することである。
り、位相余裕を維持したままスルーレートを向上可能な
オペアンプ及びそれを使用したボルテージフォロワ回路
を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、位相補
償用コンデンサを有するオペアンプであって、差動入力
の差電圧が所定閾値を越えた時に前記位相補償用コンデ
ンサに対して電流を供給する電流供給手段を含むことを
特徴とするオペアンプが得られる。
償用コンデンサを有するオペアンプであって、差動入力
の差電圧が所定閾値を越えた時に前記位相補償用コンデ
ンサに対して電流を供給する電流供給手段を含むことを
特徴とするオペアンプが得られる。
【００１４】そして、前記電流供給手段は、前記差動入
力の差電圧が前記閾値を越えた時に導通するスイッチン
グ回路と、このスイッチング回路の導通時に前記位相補
償用コンデンサに対して電流を供給する電流供給回路と
を有することを特徴とする。
力の差電圧が前記閾値を越えた時に導通するスイッチン
グ回路と、このスイッチング回路の導通時に前記位相補
償用コンデンサに対して電流を供給する電流供給回路と
を有することを特徴とする。
【００１５】また、前記差動入力をベース入力としエミ
ッタが共通接続された差動対トランジスタと、前記差動
対トランジスタの動作電流源と、この差動対トランジス
タの出力をベース入力とするエミッタ接地トランジスタ
と、このエミッタ接地トランジスタのコレクタ出力と回
路出力との間に設けられたバッファとを有し、前記エミ
ッタ接地トランジスタのコレクタとベースとの間に前記
位相補償用コンデンサが設けられていることを特徴とす
る。更にはまた、前記差動対トランジスタの出力と前記
エミッタ接地トランジスタとの間に設けられたエミッタ
フォロワ回路を更に有することを特徴とする。
ッタが共通接続された差動対トランジスタと、前記差動
対トランジスタの動作電流源と、この差動対トランジス
タの出力をベース入力とするエミッタ接地トランジスタ
と、このエミッタ接地トランジスタのコレクタ出力と回
路出力との間に設けられたバッファとを有し、前記エミ
ッタ接地トランジスタのコレクタとベースとの間に前記
位相補償用コンデンサが設けられていることを特徴とす
る。更にはまた、前記差動対トランジスタの出力と前記
エミッタ接地トランジスタとの間に設けられたエミッタ
フォロワ回路を更に有することを特徴とする。
【００１６】また、本発明によれば、上述のオペアンプ
の出力と入力との間を接続してなることを特徴とするボ
ルテージフォロワ回路が得られる。
の出力と入力との間を接続してなることを特徴とするボ
ルテージフォロワ回路が得られる。
【００１７】本発明の作用を述べる。本発明では、オペ
アンプの２つの入力端子の差電圧がある閾値を超えたの
を検知し内部位相補償用コンデンサに電流を供給する回
路を、オペアンプに付加した構成とする。これにより、
オペアンプの位相余裕を保ったまま、スルーレートを向
上させることができる。
アンプの２つの入力端子の差電圧がある閾値を超えたの
を検知し内部位相補償用コンデンサに電流を供給する回
路を、オペアンプに付加した構成とする。これにより、
オペアンプの位相余裕を保ったまま、スルーレートを向
上させることができる。
【００１８】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例を図説明いる。図１は本発明の一実施例のオペ
アンプと、それによって構成されたボルテージフォロア
回路の例を示す図であり、図３と同等部分は同一符号に
て示している。本実施例によるオペアンプ１は、トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４による初段差動増幅回路
と、トランジスタＱ５によるエミッタ接地増幅回路と、
バッファ３とにより構成される。
の実施例を図説明いる。図１は本発明の一実施例のオペ
アンプと、それによって構成されたボルテージフォロア
回路の例を示す図であり、図３と同等部分は同一符号に
て示している。本実施例によるオペアンプ１は、トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４による初段差動増幅回路
と、トランジスタＱ５によるエミッタ接地増幅回路と、
バッファ３とにより構成される。
【００１９】初段差動増幅回路は、エミッタが共通接続
されかつベースに差動入力端子（ＶIN- ，ＶIN+ ）が接
続された差動対トランジスタＱ１，Ｑ２を有し、この差
動対トランジスタのコレクタ能動負荷としてトランジス
タＱ３，Ｑ４によるカレントミラー回路が設けられてい
る。Ｉ１はこの初段差動増幅回路の動作電流を供給して
かつバイアスするための定電流源である。トランジスタ
Ｑ２のコレクタから初段差動増幅回路の出力が導出され
て次段のエミッタ接地増幅回路のトランジスタＱ５のベ
ースへ供給されている。
されかつベースに差動入力端子（ＶIN- ，ＶIN+ ）が接
続された差動対トランジスタＱ１，Ｑ２を有し、この差
動対トランジスタのコレクタ能動負荷としてトランジス
タＱ３，Ｑ４によるカレントミラー回路が設けられてい
る。Ｉ１はこの初段差動増幅回路の動作電流を供給して
かつバイアスするための定電流源である。トランジスタ
Ｑ２のコレクタから初段差動増幅回路の出力が導出され
て次段のエミッタ接地増幅回路のトランジスタＱ５のベ
ースへ供給されている。
【００２０】当該トランジスタＱ５のコレクタとベース
との間には位相補償用コンデンサＣ１が接続されてい
る。Ｉ２はこのトランジスタＱ５の動作電流を供給しか
つバイアスするための定電流源である。そして、トラン
ジスタＱ５のコレクタ出力がバッファ３の入力となり、
このバッファ３の出力がオペアンプの出力端子（ＯＰOU
T ）に接続されている。ここまでは、図３に示した従来
のオペアンプ１と同様である。
との間には位相補償用コンデンサＣ１が接続されてい
る。Ｉ２はこのトランジスタＱ５の動作電流を供給しか
つバイアスするための定電流源である。そして、トラン
ジスタＱ５のコレクタ出力がバッファ３の入力となり、
このバッファ３の出力がオペアンプの出力端子（ＯＰOU
T ）に接続されている。ここまでは、図３に示した従来
のオペアンプ１と同様である。
【００２１】トランジスタＱ６と抵抗Ｒ１とはスイッチ
回路を構成しており、トランジスタＱ１のベース端子と
トランジスタＱ６のエミッタ端子とは抵抗Ｒ１を介して
接続され、トランジスタＱ６のコレクタ端子はトランジ
スタＱ２のコレクタ端子に、トランジスタＱ６のベース
端子はトランジスタＱ２のベース端子に接続される。
回路を構成しており、トランジスタＱ１のベース端子と
トランジスタＱ６のエミッタ端子とは抵抗Ｒ１を介して
接続され、トランジスタＱ６のコレクタ端子はトランジ
スタＱ２のコレクタ端子に、トランジスタＱ６のベース
端子はトランジスタＱ２のベース端子に接続される。
【００２２】また、トランジスタＱ７と抵抗Ｒ２とはス
イッチ回路を構成しており、トランジスタＱ１のベース
端子とトランジスタＱ７のエミッタ端子とは抵抗Ｒ２を
介して接続され、トランジスタＱ７のコレクタ端子はカ
レントミラー回路２の入力端子に、トランジスタＱ７の
ベース端子はトランジスタＱ２のベース端子に夫々接続
されている。カレントミラー回路２の出力端子はトラン
ジスタＱ１のコレクタ端子に接続される。
イッチ回路を構成しており、トランジスタＱ１のベース
端子とトランジスタＱ７のエミッタ端子とは抵抗Ｒ２を
介して接続され、トランジスタＱ７のコレクタ端子はカ
レントミラー回路２の入力端子に、トランジスタＱ７の
ベース端子はトランジスタＱ２のベース端子に夫々接続
されている。カレントミラー回路２の出力端子はトラン
ジスタＱ１のコレクタ端子に接続される。
【００２３】オペアンプとしての基本動作を図１を使っ
て説明する。ＶIN+ とＶIN- との差電圧が増幅されＡ点
（トランジスタＱ２のコレクタ）に現れ、このＡ点の電
圧はトランジスタＱ５により増幅されＤ点（バッファ３
の入力）に現れ、このＤ点の電圧はバッファ３を介して
出力端子ＯＰOUT に現れる。
て説明する。ＶIN+ とＶIN- との差電圧が増幅されＡ点
（トランジスタＱ２のコレクタ）に現れ、このＡ点の電
圧はトランジスタＱ５により増幅されＤ点（バッファ３
の入力）に現れ、このＤ点の電圧はバッファ３を介して
出力端子ＯＰOUT に現れる。
【００２４】次に、ボルテージフォロア回路としての動
作を図１を用いて説明する。これは、ＯＰOUT とＶIN-
とを短絡し、ＶIN+ を入力端子とし、ＯＰOUT を出力端
子としたものである。以下、ＶIN- の電圧をＶIN- 、Ｖ
IN+ の電圧をＶIN+ 、ＯＰOUT の電圧をＯＰOUT と表す
ものとする。ＤＣ（直流）的には、同相入力電圧範囲内
では、 ＶIN+ ＝ＯＰOUT ＝ＶIN- ……（１） が成り立つ。この状態では、トランジスタＱ６，Ｑ７の
ベースエミッタ間電圧は０であり、トランジスタＱ６，
Ｑ７は共にオフしているので、このオペアンプは従来の
オペアンプと全く同じ回路であるとみなすことができ
る。
作を図１を用いて説明する。これは、ＯＰOUT とＶIN-
とを短絡し、ＶIN+ を入力端子とし、ＯＰOUT を出力端
子としたものである。以下、ＶIN- の電圧をＶIN- 、Ｖ
IN+ の電圧をＶIN+ 、ＯＰOUT の電圧をＯＰOUT と表す
ものとする。ＤＣ（直流）的には、同相入力電圧範囲内
では、 ＶIN+ ＝ＯＰOUT ＝ＶIN- ……（１） が成り立つ。この状態では、トランジスタＱ６，Ｑ７の
ベースエミッタ間電圧は０であり、トランジスタＱ６，
Ｑ７は共にオフしているので、このオペアンプは従来の
オペアンプと全く同じ回路であるとみなすことができ
る。
【００２５】しかし、ＯＰOUT の変化速度は有限である
ので、ステップ応答の最中には（１）式が成り立ってい
ない状態が存在する。
ので、ステップ応答の最中には（１）式が成り立ってい
ない状態が存在する。
【００２６】 ｜（ＶIN+ ）−（ＶIN- ）｜＞ＶF ……（２） ＶF ：ダイオード順方向電圧（０．６Ｖ〜０．８Ｖ） この（２）式に示す状態のときにには、トランジスタＱ
６またはＱ７がオンとなり、トランジスタＱ６またはＱ
７のコレクタ電流（以下、ＩＣ（Ｑ６），ＩＣ（Ｑ７）
のように表記する）は位相補償用コンデンサＣ１の充放
電電流となる。
６またはＱ７がオンとなり、トランジスタＱ６またはＱ
７のコレクタ電流（以下、ＩＣ（Ｑ６），ＩＣ（Ｑ７）
のように表記する）は位相補償用コンデンサＣ１の充放
電電流となる。
【００２７】但し、トランジスタＱ６とＱ７とが同時に
オンすることはない（トランジスタＱ７がオンの場合は
ＩＣ（Ｑ７）はカレントミラーによって折り返されてコ
ンデンサＣ１に供給される）。
オンすることはない（トランジスタＱ７がオンの場合は
ＩＣ（Ｑ７）はカレントミラーによって折り返されてコ
ンデンサＣ１に供給される）。
【００２８】（２）式に示す状態の時のＩＣ（Ｑ６），
ＩＣ（Ｑ７）をＩadd とおき、Ｒ１，Ｒ２の抵抗値をＲ
１＝Ｒ２＝Ｒとおくと、 Ｉadd=（｜（ＶIN+ ）−（ＶIN- ）｜−ＶF ）／Ｒ ……（３） となる。この時のスルーレートＳＲは、 ＳＲ＝（Ｉ１＋Ｉadd)／Ｃ１ ……（４） となる。
ＩＣ（Ｑ７）をＩadd とおき、Ｒ１，Ｒ２の抵抗値をＲ
１＝Ｒ２＝Ｒとおくと、 Ｉadd=（｜（ＶIN+ ）−（ＶIN- ）｜−ＶF ）／Ｒ ……（３） となる。この時のスルーレートＳＲは、 ＳＲ＝（Ｉ１＋Ｉadd)／Ｃ１ ……（４） となる。
【００２９】そして、位相余裕は、ＶIN+ ＝ＶIN- のと
きの、すなわちＩadd ＝０の時のオペアンプの状態つま
り、Ｉ１，Ｃ１及びトランジスタ特性により決定され
る。よって、このオペアンプ１は電流源Ｉ１により位相
余裕を設定しつつ、（４）式に示した様に、Ｉadd によ
りスルーレートを位相余裕とは独立に設定可能となるの
である。
きの、すなわちＩadd ＝０の時のオペアンプの状態つま
り、Ｉ１，Ｃ１及びトランジスタ特性により決定され
る。よって、このオペアンプ１は電流源Ｉ１により位相
余裕を設定しつつ、（４）式に示した様に、Ｉadd によ
りスルーレートを位相余裕とは独立に設定可能となるの
である。
【００３０】オペアンプ１のＮＰＮトランジスタとＰＮ
Ｐトランジスタとの極性をすべて入れ替えたオペアンプ
も、同様に実現できることは勿論である。また、図２に
示に示す様に、図１のオペアンプ１の初段差動増幅回路
の出力とエミッタ接地増幅回路（トランジスタＱ５）の
入力との間に、トランジスタＱ１０と抵抗Ｒ３によるエ
ミッタフォロワ回路を付加したものにも、同様に本発明
は適用できるものであり、この図２では、図１と同等部
分は同一符号にて示してその説明は省略する。
Ｐトランジスタとの極性をすべて入れ替えたオペアンプ
も、同様に実現できることは勿論である。また、図２に
示に示す様に、図１のオペアンプ１の初段差動増幅回路
の出力とエミッタ接地増幅回路（トランジスタＱ５）の
入力との間に、トランジスタＱ１０と抵抗Ｒ３によるエ
ミッタフォロワ回路を付加したものにも、同様に本発明
は適用できるものであり、この図２では、図１と同等部
分は同一符号にて示してその説明は省略する。
【００３１】
【発明の効果】本発明によれば、オペアンプの２つの入
力端子の差電圧がある閾値を超えたことを検知して内部
位相補償用コンデンサに電流を供給する回路を、オペア
ンプに付加するだけの簡単な構成により、オペアンプの
位相余裕を保ったままスルーレートを向上させるという
効果がある。
力端子の差電圧がある閾値を超えたことを検知して内部
位相補償用コンデンサに電流を供給する回路を、オペア
ンプに付加するだけの簡単な構成により、オペアンプの
位相余裕を保ったままスルーレートを向上させるという
効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の回路の一例を示す図である。
【図４】従来の回路の他の例を示す図である。
【図５】図４の回路の一部具体例を示す図である。
１ オペアンプ ２ カレントミラー回路 ３ バッファ Ｉ１，Ｉ２ 定電流源 Ｑ１，Ｑ２ 差動対トランジスタ Ｑ３，Ｑ４，Ｑ８，Ｑ９ カレントミラートランジスタ Ｑ５ エミッタ接地トランジスタ Ｑ６，Ｑ７ スイッチングトランジスタ Ｑ１０ エミッタフォロワトランジスタ Ｒ１〜Ｒ３ 抵抗
Claims (6)
- 【請求項１】 位相補償用コンデンサを有するオペアン
プであって、差動入力の差電圧が所定閾値を越えた時に
前記位相補償用コンデンサに対して電流を供給する電流
供給手段を含むことを特徴とするオペアンプ。 - 【請求項２】 前記電流供給手段は、前記差動入力の差
電圧が前記閾値を越えた時に導通するスイッチング回路
と、このスイッチング回路の導通時に前記位相補償用コ
ンデンサに対して電流を供給する電流供給回路とを有す
ることを特徴とする請求項１記載のオペアンプ。 - 【請求項３】 前記電流供給回路はカレントミラー回路
であることを特徴とする請求項２記載のオペアンプ。 - 【請求項４】 前記差動入力をベース入力としエミッタ
が共通接続された差動対トランジスタと、前記差動対ト
ランジスタの動作電流源と、この差動対トランジスタの
出力をベース入力とするエミッタ接地トランジスタと、
このエミッタ接地トランジスタのコレクタ出力と回路出
力との間に設けられたバッファとを有し、前記エミッタ
接地トランジスタのコレクタとベースとの間に前記位相
補償用コンデンサが設けられていることを特徴とする請
求項１〜３いずれか記載のオペアンプ。 - 【請求項５】 前記差動対トランジスタの出力と前記エ
ミッタ接地トランジスタとの間に設けられたエミッタフ
ォロワ回路を更に有することを特徴とする請求項４記載
のオペアンプ。 - 【請求項６】 請求項１〜５いずれか記載のオペアンプ
の出力と入力との間を接続してなることを特徴とするボ
ルテージフォロワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254466A JP2000091857A (ja) | 1998-09-09 | 1998-09-09 | オペアンプ及びそれを用いたボルテージフォロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254466A JP2000091857A (ja) | 1998-09-09 | 1998-09-09 | オペアンプ及びそれを用いたボルテージフォロワ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091857A true JP2000091857A (ja) | 2000-03-31 |
Family
ID=17265432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10254466A Pending JP2000091857A (ja) | 1998-09-09 | 1998-09-09 | オペアンプ及びそれを用いたボルテージフォロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091857A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110233A (ja) * | 2005-10-11 | 2007-04-26 | Asahi Kasei Microsystems Kk | 演算増幅器 |
| JP2007288348A (ja) * | 2006-04-13 | 2007-11-01 | Magnachip Semiconductor Ltd | 演算増幅回路 |
| US7619478B2 (en) | 2007-03-28 | 2009-11-17 | Oki Semiconductor Co., Ltd. | Operational amplifier having its compensator capacitance temporarily disabled |
| JP2011119856A (ja) * | 2009-12-01 | 2011-06-16 | New Japan Radio Co Ltd | 演算増幅器 |
| JP2011182240A (ja) * | 2010-03-02 | 2011-09-15 | New Japan Radio Co Ltd | 演算増幅器 |
-
1998
- 1998-09-09 JP JP10254466A patent/JP2000091857A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110233A (ja) * | 2005-10-11 | 2007-04-26 | Asahi Kasei Microsystems Kk | 演算増幅器 |
| JP4549273B2 (ja) * | 2005-10-11 | 2010-09-22 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| JP2007288348A (ja) * | 2006-04-13 | 2007-11-01 | Magnachip Semiconductor Ltd | 演算増幅回路 |
| KR101304147B1 (ko) | 2006-04-13 | 2013-09-05 | 매그나칩 반도체 유한회사 | 연산 증폭 회로 |
| US7619478B2 (en) | 2007-03-28 | 2009-11-17 | Oki Semiconductor Co., Ltd. | Operational amplifier having its compensator capacitance temporarily disabled |
| TWI416867B (zh) * | 2007-03-28 | 2013-11-21 | Oki Electric Ind Co Ltd | 運算放大器以及使用該放大器的液晶顯示裝置驅動電路 |
| JP2011119856A (ja) * | 2009-12-01 | 2011-06-16 | New Japan Radio Co Ltd | 演算増幅器 |
| JP2011182240A (ja) * | 2010-03-02 | 2011-09-15 | New Japan Radio Co Ltd | 演算増幅器 |
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