JP2011182240A - 演算増幅器 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 230000005669 field effect Effects 0.000 claims description 9
- 238000007664 blowing Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 238000001514 detection method Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000001771 impaired effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Amplifiers (AREA)
Abstract
【解決手段】入力電圧が低電位から高電位に遷移する際、及び、高電位から低電位に遷移する際にのみ、一時的に位相補償用コンデンサ61に電流を追加供給可能とした電流供給回路100A,100B,100Cが設けられ、回路動作の安定性を損なうことなく、スルーレートの増大が可能となっている。
【選択図】図1
Description
この従来の演算増幅器10は、PNP型のバイポーラトランジスタである第1及び第2のトランジスタQ1,Q2と、第3の定電流源CS3により差動増幅回路が構成される一方、PNP型のバイポーラトランジスタである第5及び第6のトランジスタQ5,Q6によるカレントミラーと共にNPN型のバイポーラトランジスタである第3及び第4のトランジスタQ3,Q4により出力回路が構成されたものとなっている。
さらに、トランジスタQ3,Q4による出力回路には、バッファX1が接続されており、出力信号は、バッファX1により外部へ出力可能となっている。
まず、正転入力端子IN+に、低電圧VLと高電圧VHとの間で変化するパルス信号が印加される前、すなわち、正転入力端子IN+が低電圧VLの状態においては、反転入力端子IN−も同電位である。
次に、高電圧VHのパルス信号が、任意のパルス立ち上がり速度で正転入力端子IN+に印加されると(図3参照)、第1のトランジスタQ1がオン状態となる一方、第2のトランジスタQ2がオフ状態となり、第3の定電流源CS3からの全電流が第1のトランジスタQ1に流れ、そのコレクタ電流の大きさは、I3となる。一方、第2のトランジスタQ2の電流は零となる。
ここで、第5及び第6のトランジスタQ5,Q6は、カレントミラーを構成しているため、第6のトランジスタQ6のコレクタからは、電流I2と等しい電流が流れ出ることとなる。
またこのとき、前述したように、第4のトランジスタQ4は、オフ状態であるため、電流I2は、位相補償用のコンデンサCcに流れ込む。ここで、第1乃至第3の定電流源CS1〜CS3は、先に述べたように、I1=I2=I3の関係にあるため、結果として、コンデンサCcに流れ込む電流の大きさはI3となる。
この出力端子OUTの電位の変化の速さは、スルーレートSRと称され、電流I3がコンデンサCcを充電することを表す下記する式1により定義される。
そこで、本願出願人は、先に、そのような問題を解決するため、特許文献1に示されるように、電流I3を大きくすることなく、コンデンサCcの充電電流を増加させることができるような回路構成の演算増幅器を提案している。
この演算増幅器20は、先に図10に示された回路に、NPN型のバイポーラトランジスタQA1、QA2、QA6、QA8、QB1、QB2、PNP型のバイポーラトランジスタQA3、QA4,QA5、QA7、抵抗器RA1〜RA4、定電流源CS4、CS5を付加した構成として、スルーレートの増大を図ったものである。
なお、正転入力端子IN+が反転入力端子IN−よりも約1Vbe以上、すなわち、約0.6V以上低電圧になったときにのみ、上述とは逆に、トランジスタQA1、QA4がオンし、トランジスタQA6に流れるコレクタ電流がトランジスタQA8のコレクタ電流にミラーされて、トランジスタQA4のコレクタに流れる電流と加算されてコンデンサCcに吸い込み電流として供給される。その結果、コンデンサCcの電荷が高速放電されることとなり、上述と同様にスルーレートが高くなるものとなっている。
なお、正転入力端子IN+と反転入力端子IN−の電位差が約0.6V未満のときは、IaがコンデンサCcに追加供給されないため、演算増幅器の安定性を損なうことはない。
一方、図11に示された従来回路の場合、動作の安定性を損なうことなく、スルーレートを増大することができるが、追加の素子が多く、しかも、2つの定電流源の追加を含むため、消費電流の増大を招き、実用性の点で十分なものとは言い難いという問題がある。さらに、図11に示された従来回路においては、2つの入力端子IN+,IN−に接続されたトランジスタQB1,QB2が常時オン状態であるため、これらの素子により演算増幅器の入力換算雑音電圧が増加するという欠点があった。
差動対をなすよう第1及び第2のトランジスタが差動接続され、当該差動接続部分に定電流源が接続される一方、前記第1及び第2のトランジスタの前記差動接続部分と反対側には、負荷が接続されてなる差動増幅回路が設けられ、前記差動増幅回路の出力側には位相補償用のコンデンサが設けられ、
前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上大きくなった際に、電流を出力する正電流第1出力ノードと電流を引き込む負電流第1出力ノードとを有する一方、前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上小さくなった際に、電流を出力する正電流第2出力ノードと電流を引き込む負電流第2出力ノードとを有するよう構成されてなる電流供給回路が設けられ、
前記正電流第1出力ノードには、所定の低電源電圧が印加され、
前記正電流第2出力ノードは、当該正電流第2出力ノードから出力される電流を基準電流として、出力電流を前記コンデンサに吹き出し電流として追加供給するよう構成された第1のカレントミラーに接続され、
前記負電流第1出力ノードは、当該負電流第1出力ノードから出力される電流を基準電流として、出力電流を前記コンデンサに吸い込み電流として追加供給するよう構成された第2のカレントミラーに接続され、
前記負電流第2出力ノードには、所定の高電源電圧が印加されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第1の基本回路構成例について、図1を参照しつつ説明する。
この演算増幅器30Aは、PNP型のバイポーラトランジスタである第1及び第2のトランジスタ(図1においては、それぞれ「Q1」、「Q2」と表記)11,12と、第3の定電流源(図1においては「CS3」と表記)33により差動増幅回路が構成される一方、PNP型のバイポーラトランジスタである第5及び第6のトランジスタ(図1においては、それぞれ「Q5」、「Q6」と表記)15,16によるカレントミラーと共にNPN型のバイポーラトランジスタである第3及び第4のトランジスタ(図1においては、それぞれ「Q3」,「Q4」と表記)13,14により出力回路が構成されたものとなっている。
またさらに、詳細は、後述するが、電流供給回路100Aが設けられており、スルーレートの増大を可能としたものとなっている。
一方、第1及び第2のトランジスタ11,12のコレクタ側には、NPN型のバイポーラトランジスタである第3及び第4のトランジスタ13,14により構成された出力回路が接続されると共に、第1のトランジスタ11のコレクタと低電源電圧V−との間には、第1の定電流源(図1においては「CS1」と表記)31が、また、第2のトランジスタ12のコレクタと低電源電圧V−との間には、第2の定電流源(図1においては「CS2」と表記)32が、それぞれ接続されたものとなっている。
一方、第3のトランジスタ13のエミッタは、第2のトランジスタ12のコレクタに、第4のトランジスタ14のエミッタは、第1のトランジスタ11のコレクタに、それぞれ接続されたものとなっている。
第5及び第6のトランジスタ15,16は、ベースが相互に接続されると共に、第5のトランジスタ15のコレクタに接続され、カレントミラーを形成するものとなっている。
また、第4のトランジスタ14のコレクタと第6のトランジスタ16のコレクタの相互の接続点は、バッファ19の入力段に接続される一方、その接続点と低電源電圧V−との間には、位相補償用のコンデンサ(図1においては「Cc」表記)61が接続されている。
そして、補助用第7のトランジスタ27は、補助用第5のトランジスタ(図1においては「QA5」表記)25とカレントミラーを構成し、補助用第8のトランジスタ28は、補助用第6のトランジスタ(図1においては「QA6」表記)26とカレントミラーを構成するものとなっている。
そして、補助用第5のトランジスタ25のコレクタは、後述する電流供給回路100Aの負電流第1出力ノードである負電流第1出力端子(図1においては「−I−OUT1」と表記)73に接続されたものとなっている。
そして、補助用第6のトランジスタ26のコレクタは、後述する電流供給回路100Aの正電流第2出力ノードである正電流第2出力端子(図1においては「+I−OUT2」と表記)72に接続されたものとなっている。
また、供給回路用第3のトランジスタ23のコレクタは、正電流第1出力ノードである正電流第1出力端子(図1、図2においては「+I−OUT1」と表記)71に接続されており、この正電流第1出力端子71は、低電源電圧V−が印加されるようになっている(図1参照)。
また、供給回路用第4のトランジスタ24のコレクタは、正電流第2出力端子(図2においては「+I−OUT2」と表記)72に接続されており、この正電流第2出力端子72は、先に述べたように補助用第6のトランジスタ26のコレクタが接続されている。
そして、供給回路用第9のトランジスタ29のベースは、電位第3検出ノードである電位第3検出端子(図1、図2においては「V−DET3」と表記)77に接続されており、この電位第3検出端子77は、先の第1及び第2のトランジスタ11,12のエミッタに接続されている。
次に、上述した演算増幅器30Aを用いて、図3に示されたようにボルテージホロアを構成した場合における動作について、図4及び図5の特性線図を参照しつつ説明する。
ボルテージホロアは、従来から良く知られているように、演算増幅器30Aの反転入力端子(図示せず)と出力端子67を相互に接続し、正転入力端子65に信号を入力するようにしたものである。
かかる構成のボルテージホロアの正転入力端子65に、論理値Highに相当する電圧レベルがVH、論理値Lowに相当する電圧レベルがVLのパルス信号を印加した場合(図3参照)の動作について、図4及び図5を参照しつつ、以下に説明する。
図4において、実線の特性線は、本発明の実施の形態における演算増幅器30Aの出力電圧の変化特性を、太線の点線による特性線は、従来回路の出力電圧の変化特性を、それぞれ示しており、また、細線の点線による特性線は、入力パルス信号の変化を示している。
この場合、供給回路用第9のトランジスタ29のベース電位は、第1及び第2のトランジスタ11,12のエミッタ電位であり、その大きさは、(VL+0.6)Vである。ここで、0.6Vは、第1及び第2のトランジスタ11,12のベースとエミッタ間の電位差である。供給回路用第9のトランジスタ29のエミッタ電位は、供給回路用第9のトランジスタ29のベースとエミッタ間の電位差を、第1及び第2のトランジスタののベースとエミッタ間の電位差と同じ0.6Vであるとすると、VLとなる。
したがって、供給回路用第1のトランジスタ21と供給回路用第4のトランジスタ24のベース電位差と、供給回路用第2のトランジスタ22と供給回路用第3のトランジスタ23のベース電位差は、共にVL−(VL−0.6)=0.6Vである。また、供給回路用第1乃至第4のトランジスタ21〜24にコレクタ電流IC1が流れるオン状態にするには、供給回路用第1のトランジスタ21と供給回路用第4のトランジスタ24の場合、双方のベース電位差が(1.2V+IC1×RA1)以上となることが必要である。なお、ここで、RA1は、供給回路用第1の抵抗器51の抵抗値であるとする。
一方、供給回路用第2及び第3のトランジスタ22,23にコレクタ電流Ic2が流れるオン状態とする場合でも、同様に、供給回路用第2及び第3のトランジスタ22,23のベース電位差が(1.2V+IC2×RA2)以上となることが必要である。なお、ここで、RA2は、供給回路用第2の抵抗器52の抵抗値であるとする。
結局、時刻t0〜t1の間においては、上述のベース電位差は、0.6Vであるので、供給回路用第1乃至第4のトランジスタ21〜24はオン状態とならず、コレクタ電流IC1、IC2は流れない。
まず、この約0.6Vの値は、下記する式3によりVdifを算出した結果である。
なお、上述の式3は、供給回路用第2及び第3のトランジスタ22,23がオン状態になり始めた初期は、電流IC2は、小さな値であるため、IC2×RA2をほぼゼロと近似してある。
このコレクタ電流Ic2が流れることを、各ノードの電位で確認すると、次述するようになる。
まず、第1のトランジスタ11のベース電位はVLなので、供給回路用第9のトランジスタ29のベース電位は、VL+VBEQ1=VL+0.6Vとなる。また、供給回路用第9のトランジスタ29のエミッタ電位は、VL+0.6−VBEQA9=VLとなる。さらに、供給回路用第3のトランジスタ23のベース電位は、VL−VD1=VL−0.6Vとなる。
したがって、供給回路用第2及び第3のトランジスタ22,23のベース電位差は、VL+約0.6−(VL−約0.6)=約1.2(V)となる。
ここで、時刻t0〜t1においては、先に述べたように、供給回路用第2及び第3のトランジスタ22,23に、コレクタ電流IC2を流すためには、供給回路用第2及び第3のトランジスタ22,23のベース電位差として、VBEQA2+VBEQA3+IC2×RA2=約1.2(V)必要であった。
この式2のスルーレートは、先に示した式1のスルーレートと比較して、Ia/Cc分だけ大きくなることが確認でき、その様子は、図5において時刻t2に示された如くである。
その後、時刻t4で正転入力端子65の電位VIN+と出力電圧VOUTは、同電位のVHとなる。一方、図10に示された従来回路にあっては、スルーレートが増加しないため、本発明の実施例より遅れて時刻t5で正転入力端子電位VIN+と出力電圧VOUTは、同電位のVHとなる(図4参照)。
最初に、時刻t6で、正転入力端子65に電圧VLが任意のパルス立ち上がり速度で印加され、時刻t7で、入力端子間電位差Vdifが約0.6Vに達するまでの状態を説明する。
ここで、約0.6Vの値は、入力端子間電位差Vdifを、正転入力端子65が接続された第2のトランジスタ12と供給回路用第9のトランジスタ29、ダイオード35、供給回路用第4のトランジスタ24、供給回路用第1の抵抗器51と、反転入力端子66が接続された供給回路用第1のトランジスタ21の電位を用いて下記する式4により求められるものである。
なお、供給回路用第1及び第4のトランジスタ21,24がオン状態になり始めた初期は、コレクタ電流IC1は、小さな値であるため、IC1×RA1をほぼゼロと近似してある。
一方、第1のトランジスタ11のコレクタ電流は、零となる。このとき第2の定電流源32の電流は、I1=I2=I3であるため、第2のトランジスタ12を通して流れる電流I3によって供給されることとなる。
一方、第1の定電流源31の電流は、第1のトランジスタ11がオフ状態であるため、第4のトランジスタ14を通して流れることとなり、その電流の大きさは、I1である。
まず、第2のトランジスタ12のベース電位は、VH−約0.6Vなので、供給回路用第9のトランジスタ29のベース電位は、VH−約0.6V+VBEQ2=VH+約0.0Vとなる。
一方、反転入力端子電位VIN−は、VHなので、供給回路用第1のトランジスタ21のベース電位は、VHである。したがって、供給回路用第1及び第4のトランジスタ21,24のベース電位差は、VH−(VH−約1.2V)=約1.2Vとなる。ここで、供給回路用第1及び第4のトランジスタに21,24にコレクタ電流IC1を流すためには、供給回路用第1及び第4のトランジスタ21,24のベース電位差が、VBEQA1+VBEQA4+IC1×RA1=約1.2Vであることが必要であった。
このとき、ミラーされ、コンデンサ61から吸い出される電流の大きさをIaとすると、スルーレートは、式2で表される大きさとなる。
次に、時刻t8で入力端子間電位差Vdifが、約0.6V未満になった場合、コレクタ電流IC1が流れなくなるため、コンデンサ61に追加で吸い出されていた電流Iaが停止し、スルーレートは、従来回路と同様、式1で表される値に戻ることとなる。このときの回路の状態は、先に説明した時刻t6〜t7と同様となる(図5参照)。
ここで、入力端子間電位差Vdifが約0.6V未満の状態では、コレクタ電流IC1又はIC2は流れず、電流Iaがコンデンサ61に追加供給されないため、従来回路と同じ演算増幅器の安定性を保つことができる。また、入力端子間電位差Vdifが、約0.6V未満の状態では、コレクタ電流IC1、IC2が流れないので、追加回路(電流供給回路100A)による入力換算雑音電圧の増加が無い。
なお、図2に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この電流供給回路100Bは、先の図2に示された電流供給回路100Aの構成において、ダイオード35と第4の定電流源34との間に、供給回路用第9の抵抗器59を付加した構成となっているものである。
かかる構成において、供給回路用第9の抵抗器59における電圧降下は、0.6Vより低い値となるように、供給回路用第9の抵抗器59の抵抗値を設定する。
上述した電流供給回路100Bを有する演算増幅器30Aを用いて、図3に示されたようにボルテージホロアを構成した場合における動作について、図4及び図5の特性線図を参照しつつ説明する。
まず、時刻t0〜t1では、入力電位VIN+とVIN−は、同電位VLである。このとき、供給回路用第9のトランジスタ29のベース電位は、第1及び第2のトランジスタ11,12のエミッタ電位であり、VL+0.6Vである。
したがって、供給回路用第3及び第4のトランジスタ23,24のベース電位は、ダイオード35での電圧降下を0.6Vとすると、(VL−0.6V−I4×RA9)となる。
ここで、上述の1.2Vの値は、供給回路用第1のトランジスタ21がオン状態となったときのベース・エミッタ間電位差0.6Vと、供給回路用第4のトランジスタ24がオン状態となったときのベース・エミッタ間電位差0.6Vの合計である。
時刻t0〜t1の間においては、このベース電位差が1.2V未満であるので、供給回路用第1及び第2のトランジスタ21,22と、供給回路用第3及び第4のトランジスタ23,24は、オン状態とならず、コレクタ電流IC1、IC2は、流れない。
まず、上述の約0.6V−I4×RA9という値は、入力端子間電位差Vdifを反転入力端子66が接続された第1のトランジスタ11と供給回路用第9のトランジスタ29、ダイオード35、供給回路用第9の抵抗器59、供給回路用第3のトランジスタ23、供給回路用第2の抵抗器52と、正転入力端子65に接続された供給回路用第2のトランジスタ22の電位を用いて、下記する式5により得られる値である。
なお、上記式5は、供給回路用第2及び第3のトランジスタ22,23がオン状態になり始めた初期は、電流IC2は、小さい値であるため、IC2×RA2をほぼゼロと近似してある。
このコレクタ電流Ic2が流れることを、各ノードの電位で確認すると、次述するようになる。
まず、第1のトランジスタ11のベース電位はVLなので、供給回路用第9のトランジスタ29のベース電位は、VL+VBEQ1=VL+0.6Vとなる。また、供給回路用第9のトランジスタ29のエミッタ電位は、VL+0.6−VBEQA9=VLとなる。さらに、供給回路用第3のトランジスタ23のベース電位は、VL−VD1−I4×RA9=VL−0.6V−I4×RA9となる。
ここで、供給回路用第2及び第3のトランジスタ22,23にコレクタ電流IC2を流すためには、供給回路用第2及び第3のトランジスタ22,23のベース電位差として、VBEQA2+VBEQA3+IC2×RA2=約1.2(V)必要であった。
その後、時刻t4で正転入力端子65の電位VIN+と出力電圧VOUTは、同電位のVHとなる。一方、図10に示された従来回路にあっては、スルーレートが増加しないため、本発明の実施例より遅れて時刻t5で正転入力端子電位VIN+と出力電圧VOUTは、同電位のVHとなる(図4参照)。
最初に、時刻t6で、正転入力端子65に電圧VLが任意のパルス立ち上がり速度で印加され、時刻t7で、入力端子間電位差Vdifが約0.6V−I4×RA9に達するまでの状態を説明する。
ここで、約0.6V−I4×RA9の値は、入力端子間電位差Vdifを、正転入力端子65が接続された第2のトランジスタ12と、供給回路用第9のトランジスタ29、ダイオード35、供給回路用第4のトランジスタ24、供給回路第1の抵抗器51、及び、供給回路用第9の抵抗器59と、反転入力端子66が接続された供給回路用第1のトランジスタ21の電位を用いて下記する式6により求められるものである。
まず、第2のトランジスタ12のベース電位は、VH−(約0.6V−I4×RA9)なので、供給回路用第9のトランジスタ29のベース電位は、VH−(約0.6V−I4×RA9)+VBEQ2=VH+約0.0V+I4×RA9となる。
一方、反転入力端子電位VIN−は、VHなので、供給回路用第1のトランジスタ21のベース電位は、VHである。したがって、供給回路用第1及び第4のトランジスタ21,24のベース電位差は、VH−(VH−約1.2V)=約1.2Vとなる。ここで、供給回路用第1及び第4のトランジスタに21,24にコレクタ電流Ic1を流すためには、供給回路用第1及び第4のトランジスタ21,24のベース電位差が、VBEQA1+VBEQA4+IC1×RA1=約1.2Vであることが必要であった。
このとき、ミラーされ、コンデンサ61から吸い出される電流の大きさをIaとすると、スルーレートは、式2で表される大きさとなる。この式2のスルーレートは、先に示した式1のスルーレートと比較して、Ia/Cc分だけ大きくなることが確認でき、その様子は、図5において時刻t7に示された如くである。
その後、時刻t9で正転入力端子電位VIN+と出力電圧VOUは、同電位のVLとなる(図4参照)。一方、従来回路(図10参照)にあっては、スルーレートが増加しないため、本発明の実施の形態における演算増幅器よりも遅れて時刻t10で正転入力端子電位VIN+と出力電圧VOUTは、同電位のVLとなる(図4参照)。
なお、図2又は図6に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この電流供給回路100Cは、先の図2に示された電流供給回路100Aの構成において、供給回路用第9のトランジスタ29のエミッタとダイオード35のアノードとの間に、供給回路用第9の抵抗器59が直列に設けられた構成となっているものである。
すなわち、供給回路用第9のトランジスタ29のエミッタに、供給回路用第9の抵抗器59の一端が、ダイオード35のアノードに、供給回路用第9の抵抗器59の他端が、それぞれ接続されたものとなっている。
なお、この第3の構成例における回路動作は、先に図1及び図6を参照しつつ説明した第2の構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第4の構成例は、演算増幅器30Bが、図1に示された演算増幅器30Aと異なり、フォールデットカスコード型負荷抵抗を用いない構成としたものである。
そして、この第1及び第2のトランジスタ11,12のコレクタには、能動負荷として、NPN型のバイポーラトランジスタである第3及び第4のトランジスタ13,14により構成されたカレントミラーが接続されている。
そして、第3及び第4のトランジスタ13,14のエミッタは、共に低電源電圧V−が印加されるようになっている。
また、第1及び第3のトランジスタ11,13のコレクタと、第3及び第4のトランジスタ13,14のベースとの相互の接続点は、電流検出回路100Aの正電流第1出力端子71に接続されている。
電流供給回路100Aの構成は、既に説明した正電流第1及び第2出力端子71,72の接続と、次述する負電流第1出力端子73の接続が異なる点を除いて、回路構成自体は、既に説明した通りであるので、ここでの再度の詳細な説明は省略することとする。
なお、負電流第1出力端子73は、高電源電圧V+が直接印加されるようになっている。
供給回路用第1乃至第4のトランジスタ21〜24の動作は、先に第1の構成例で説明した通りである。したがって、入力端子間電位差Vdifが約0.6V以上になる時刻t2〜t3の間のみ、供給回路用第2及び第3のトランジスタ23,24のコレクタ電流IC2が流れ、時刻t7〜t8の間のみ、供給回路用第1及び第4のトランジスタ21,24のコレクタ電流IC1が流れることで、スルーレートが増加することとなる(図5参照)。
このとき、1及び第2のトランジスタ11,12の差動対には、第1のトランジスタ11の電流I3が全て流れる。
一方、第2のトランジスタ12はオフ状態となる。電流I3は、第3及び第4のトランジスタ13,14によって構成されたカレントミラーによってミラーされ、第4のトランジスタ14のコレクタ電流の大きさはI3となる。
電圧増幅器20の後段は、バッファ19であるので、出力電圧OUTもP点の電位に追従して上昇することとなり、このときのスルーレートは、式1で表される大きさとなる。
かかる期間における電流供給回路100Aの動作は、先の第1の構成例で説明した時刻t2〜t3における動作と同様であり、供給回路用第2及び第3のトランジスタ22,23にコレクタ電流IC2が流れる。かかるコレクタ電流IC2は、第3のトランジスタ13のコレクタに供給される。
一方、第3のトランジスタ13には、すでに電流I3が流れているため、第3のトランジスタ13のコレクタ電流は、(I3+IC2)となる。この(I3+IC2)は、第3及び第4のトランジスタ13,14によって構成されたカレントミラーによりミラーされ、第4のトランジスタ14のコレクタ電流の大きさは、(I3+IC2)となる。
次に、時刻t6〜t7、及び、時刻t8〜t9の入力端子間電位差Vdifが約0.6V未満で、高電圧VHが入力されていた正転入力端子65に、低電圧VLのパルスが入力された場合の動作について説明する。
このときの第1及び第2のトランジスタ11,12の差動対では、第2のトランジスタ12に電流I3が全て流れる。一方、第1のトランジスタ11は、オフ状態となり、コレクタ電流は流れず、そのため、第3のトランジスタ13にもコレクタ電流は流れない。
電圧増幅器20の後段は、バッファ19であるので、出力電圧OUTもP点の電位に追従して下降することとなる。
このときの電流供給回路100Aの動作は、先の第1の構成例で説明した時刻t7〜t8における動作と同様であり、供給回路用第1及び第4のトランジスタ21,24のコレクタ電流IC1が流れる。また、電流I3も既にコンデンサ61に流れ込んでいるため、コンデンサ61に流れ込む全電流の大きさは、(I3+IC1)となる。
したがって、このときのスルーレートSRの大きさは、下記する式8で示される大きさとなる。
ここで、入力端子間電位差Vdifが約0.6V未満の状態では、コレクタ電流IC1、又は、IC2が流れず、コンデンサ61に電流が追加供給されないため、従来回路と同じ演算増幅器の安定性を保つことができる。
また、入力端子間電位差Vdifが約0.6V未満の状態では、コレクタ電流IC1、IC2が流れないので、追加回路(電流供給回路100A)による入力換算雑音電圧の増加が無い。
この第5の構成例は、図8に示された演算増幅器30Bにおいて、図6に示された電流供給回路100Bを用いた構成としたものである。
かかる構成にあっては、約0.6Vより低い入力端子間電位差Vdifでスルーレートを増大できるという特徴を有するものとなっている。
かかる構成における演算増幅器30Bを用いて、図3に示されたようにボルテージホロアを構成した場合における動作について、図4及び図5の特性線図を参照しつつ説明する。
このコレクタ電流IC2は、先の第4の構成例における時刻t2〜t3で説明したように、結果的に、コンデンサ61からの引き込み電流となる。ところで、コンデンサ61からは、既に引き込み電流としてI3が流れているため、コンデンサ61からの引き込み電流の総和は、(I3+IC2)となる。
したがって、スルーレートは、先に示した式7で表される値となり、時刻t2〜t3と時刻t3〜t4に比べ、IC2/Cc大きさ値となる。
このときの電流供給回路100Bの動作は、先の第2の構成例で説明した時刻t7〜t8における動作と同様であり、このとき、供給回路用第1及び第4のトランジスタ21,24のコレクタ電流IC1が流れる。このコレクタ電流IC1は、先の第4の構成例における時刻t7〜t8で説明したように、結果的にコンデンサ61への供給電流となる。
したがって、このときのスルーレートSRの大きさは、先に示した式8で示される大きさとなり、時刻t6〜t7と時刻t8〜t9に比べ、IC1/Ccだけ大きな値となる。
ここで、入力端子間電位差Vdifが(約0.6V−I4×RA9)未満の状態では、コレクタ電流IC1、又は、IC2が流れず、コンデンサ61に電流が追加供給されないため、従来回路と同じ演算増幅器の安定性を保つことができる。
なお、上述の第5の構成例における演算増幅器を構成するトランジスタは、PNP型とNPN型を逆に代えても良いものである。その場合、第3の定電流源33は、低電源電圧V−が印加されるような接続とする。また、バイポーラトランジスタに代えて、電界効果トランジスタを用いても好適である。
この第6の構成例は、図8に示された演算増幅器30Bにおいて、図7に示された電流供給回路100Cを用いた構成としたものである。
かかる構成にあっては、約0.6Vより低い入力端子間電位差Vdifでスルーレートを増大できるという特徴を有するものとなっている。
かかる構成例における回路動作は、先に図6及び図8を参照しつつ説明した第5の構成例と基本的に同様であるので、ここでの再度の詳細な説明は、省略することとする。
なお、図8に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第7の構成例は、図2及び図8に示された第4の構成例に、補助用第5及び第6のトランジスタ25,26、及び、第3の抵抗器53を用いてなるカレントミラーを付加したものである。
以下、具体的に説明すれば、まず、PNP型のバイポーラトランジスタである補助用第5及び第6のトランジスタ25,26は、相互のベースと、補助用第5のトランジスタ25のコレクタとが接続されると共に、その接続点は、負電流第1出力端子73及び負電流第2出力端子74に、それぞれ接続されている。
そして、補助用第6のトランジスタ26のコレクタは、第1及び第2のトランジスタ11,12のエミッタに接続されると共に、電位第1検出端子75に接続されている。
次に、かかる構成における演算増幅器30Cを用いて、図3に示されたようにボルテージホロアを構成した場合における動作について、図4及び図5の特性線図を参照しつつ説明する。
まず、第7の構成例において、入力端子間電位差Vdifが約0.6V未満である時刻t1〜t2、時刻t3〜t4、時刻t6〜t7、時刻t8〜t9における回動動作は、先に説明した第4の構成例の場合と同様であり、スルーレートの大きさは、式1で表される大きさとなる。
すなわち、入力端子間電位差Vdifが約0.6V以上になる時刻t2〜t3の間のみ、供給回路用第2及び第3のコレクタ22,23にコレクタ電流IC2が流れ、時刻t7〜t8の間のみ、供給回路用第1及び第4のトランジスタ21,24のコレクタ電流IC1が流れる。
なお、上述の第7の構成例における演算増幅器を構成するトランジスタは、PNP型とNPN型を逆に代えても良いものである。その場合、第3の定電流源33は、低電源電圧V−が印加されるような接続とする。また、バイポーラトランジスタに代えて、電界効果トランジスタを用いても好適である。
この第8の構成例は、図9に示された演算増幅器30Cにおいて、図6に示された電流供給回路100Bを用いた構成としたものである。
かかる構成にあっては、約0.6Vより低い入力端子間電位差Vdifでスルーレートを増大できるという特徴を有するものとなっている。
かかる構成における演算増幅器30Cを用いて、図3に示されたようにボルテージホロアを構成した場合における動作について、図4及び図5の特性線図を参照しつつ説明する。
一方、供給回路用第1乃至第4のトランジスタ21〜24の動作は、図1及び図6を参照しつつ説明した第2の構成例と同様である。つまり、入力端子間電位差Vdifが、(約0.6V−I4×RA9)以上になる時刻t2〜t3の間のみ、供給回路用第2及び第3のトランジスタ23,24のコレクタ電流IC2が流れ、時刻t7〜t8の間のみ、供給回路用第1及び第4のトランジスタ21,24のコレクタ電流IC1が流れる。
なお、上述の第8の構成例における演算増幅器を構成するトランジスタは、PNP型とNPN型を逆に代えても良いものである。その場合、第3の定電流源33は、低電源電圧V−が印加されるような接続とする。また、バイポーラトランジスタに代えて、電界効果トランジスタを用いても好適である。
この第9の構成例は、図9に示された演算増幅器30Cにおいて、図7に示された電流供給回路100Cを用いた構成としたものである。
かかる構成にあっては、約0.6Vより低い入力端子間電位差Vdifでスルーレートを増大できるという特徴を有するものとなっている。
この第9の構成例における回路動作は、先に図6及び図9を参照しつつ説明した第8の構成例における回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
72…正電流第2出力端子
73…負電流第1出力端子
74…負電流第2出力端子
75…電位第1検出端子
76…電位第2検出端子
100A,100B,100C…電流供給回路
Claims (7)
- 差動対をなすよう第1及び第2のトランジスタが差動接続され、当該差動接続部分に定電流源が接続される一方、前記第1及び第2のトランジスタの前記差動接続部分と反対側には、負荷が接続されてなる差動増幅回路が設けられ、前記差動増幅回路の出力側には位相補償用のコンデンサが設けられ、
前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上大きくなった際に、電流を出力する正電流第1出力ノードと電流を引き込む負電流第1出力ノードとを有する一方、前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上小さくなった際に、電流を出力する正電流第2出力ノードと電流を引き込む負電流第2出力ノードとを有するよう構成されてなる電流供給回路が設けられ、
前記正電流第1出力ノードには、所定の低電源電圧が印加され、
前記正電流第2出力ノードは、当該正電流第2出力ノードから出力される電流を基準電流として、出力電流を前記コンデンサに吹き出し電流として追加供給するよう構成された第1のカレントミラーに接続され、
前記負電流第1出力ノードは、当該負電流第1出力ノードから出力される電流を基準電流として、出力電流を前記コンデンサに吸い込み電流として追加供給するよう構成された第2のカレントミラーに接続され、
前記負電流第2出力ノードには、所定の高電源電圧が印加されてなることを特徴とする演算増幅器。 - 差動対をなすよう第1及び第2のトランジスタが差動接続され、当該差動接続部分に定電流源が接続される一方、前記第1及び第2のトランジスタの前記差動接続部分と反対側には、負荷が接続されてなる差動増幅回路が設けられ、前記差動増幅回路の出力側には位相補償用のコンデンサが設けられ、
前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上大きくなった際に、電流を出力する正電流第1出力ノードと電流を引き込む負電流第1出力ノードとを有する一方、前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上小さくなった際に、電流を出力する正電流第2出力ノードと電流を引き込む負電流第2出力ノードとを有するよう構成されてなる電流供給回路が設けられ、
前記正電流第1出力ノードは、前記第1のトランジスタのコレクタに接続され、
前記正電流第2出力ノードは、前記第2のトランジスタのコレクタに接続され 前記負電流第1出力ノード及び前記負電流第2出力ノードには、共に所定の高電源電圧が印加されてなることを特徴とする演算増幅器。 - 差動対をなすよう第1及び第2のトランジスタが差動接続され、当該差動接続部分に定電流源が接続される一方、前記第1及び第2のトランジスタの前記差動接続部分と反対側には、負荷が接続されてなる差動増幅回路が設けられ、前記差動増幅回路の出力側には位相補償用のコンデンサが設けられ、
前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上大きくなった際に、電流を出力する正電流第1出力ノードと電流を引き込む負電流第1出力ノードとを有する一方、前記第2のトランジスタのベース電位が第1のトランジスタのベース電位よりも所定値以上小さくなった際に、電流を出力する正電流第2出力ノードと電流を引き込む負電流第2出力ノードとを有するよう構成されてなる電流供給回路が設けられ、
前記正電流第1出力ノード及び正電流第2出力ノードは、共に所定の低電源電圧が印加され、
前記負電流第1出力ノード及び負電流第2出力ノードは、これら負荷電流第1及び第2出力端子から出力される電流を基準電流として、出力電流を前記第1及び第2のトランジスタのエミッタに追加供給可能に構成された第1のカレントミラーに接続されてなることを特徴とする演算増幅器。 - 前記電流供給回路は、供給回路用第1のトランジスタのコレクタが前記負電流第2出力ノードに、供給回路用第2のトランジスタのコレクタが前記負電流第1出力ノードに、それぞれ接続され、
前記供給回路用第1のトランジスタのエミッタは、供給回路用第1の抵抗器を介して供給回路用第4のトランジスタのエミッタに、前記供給回路用第2のトランジスタのエミッタは、供給回路用第2の抵抗器を介して供給回路用第3のトランジスタのエミッタに、それぞれ接続され、
前記供給回路用第1のトランジスタのベースは、前記第1のトランジスタのベースに、前記供給回路用第2のトランジスタのベースは、前記第2のトランジスタのベースに、それぞれ接続され、
前記供給回路用第3のトランジスタのコレクタは、前記正電流第1出力ノードに、前記供給回路用第4のトランジスタのコレクタは、前記正電流第2出力ノードに、それぞれ接続され、
前記供給回路用第3及び第4のトランジスタのベースは相互に接続され、当該接続点と所定の低電源電圧との間には、供給回路用定電流源が設けられる一方、前記ベース同士の接続点には、ダイオードのカソードが接続され、
前記ダイオードのアノードには、供給回路用第9のトランジスタのエミッタが接続され、前記供給回路用第9のトランジスタのコレクタには、所定の高電源電圧が印加され、前記供給回路用第9のトランジスタのベースは、前記第1及び第2のトランジスタのエミッタに接続されてなることを特徴とする請求項1、請求項2、請求項3いずれか記載の演算増幅器。 - 前記電流供給回路は、供給回路用第1のトランジスタのコレクタが前記負電流第2出力ノードに、供給回路用第2のトランジスタのコレクタが前記負電流第1出力ノードに、それぞれ接続され、
前記供給回路用第1のトランジスタのエミッタは、供給回路用第1の抵抗器を介して供給回路用第4のトランジスタのエミッタに、前記供給回路用第2のトランジスタのエミッタは、供給回路用第2の抵抗器を介して供給回路用第3のトランジスタのエミッタに、それぞれ接続され、
前記供給回路用第1のトランジスタのベースは、前記第1のトランジスタのベースに、前記供給回路用第2のトランジスタのベースは、前記第2のトランジスタのベースに、それぞれ接続され、
前記供給回路用第3のトランジスタのコレクタは、前記正電流第1出力ノードに、前記供給回路用第4のトランジスタのコレクタは、前記正電流第2出力ノードに、それぞれ接続され、
前記供給回路用第3及び第4のトランジスタのベースは相互に接続され、当該接続点と所定の低電源電圧との間には、供給回路用定電流源が設けられる一方、前記ベース同士の接続点には、供給回路用抵抗器を介してダイオードのカソードが接続され、
前記ダイオードのアノードには、供給回路用第9のトランジスタのエミッタが接続され、前記供給回路用第9のトランジスタのコレクタには、所定の高電源電圧が印加され、前記供給回路用第9のトランジスタのベースは、前記第1及び第2のトランジスタのエミッタに接続されてなることを特徴とする請求項1、請求項2、請求項3いずれか記載の演算増幅器。 - 前記電流供給回路は、供給回路用第1のトランジスタのコレクタが前記負電流第2出力ノードに、供給回路用第2のトランジスタのコレクタが前記負電流第1出力ノードに、それぞれ接続され、
前記供給回路用第1のトランジスタのエミッタは、供給回路用第1の抵抗器を介して供給回路用第4のトランジスタのエミッタに、前記供給回路用第2のトランジスタのエミッタは、供給回路用第2の抵抗器を介して供給回路用第3のトランジスタのエミッタに、それぞれ接続され、
前記供給回路用第1のトランジスタのベースは、前記第1のトランジスタのベースに、前記供給回路用第2のトランジスタのベースは、前記第2のトランジスタのベースに、それぞれ接続され、
前記供給回路用第3のトランジスタのコレクタは、前記正電流第1出力ノードに、前記供給回路用第4のトランジスタのコレクタは、前記正電流第2出力ノードに、それぞれ接続され、
前記供給回路用第3及び第4のトランジスタのベースは相互に接続され、当該接続点と所定の低電源電圧との間には、供給回路用定電流源が設けられる一方、前記ベース同士の接続点には、ダイオードのカソードが接続され、
前記ダイオードのアノードは、供給回路用抵抗器を介して供給回路用第9のトランジスタのエミッタに接続され、前記供給回路用第9のトランジスタのコレクタには、所定の高電源電圧が印加され、前記供給回路用第9のトランジスタのベースは、前記第1及び第2のトランジスタのエミッタに接続されてなることを特徴とする請求項1、請求項2、請求項3いずれか記載の演算増幅器。 - 請求項1乃至請求項6記載のトランジスタを電界効果トランジスタとし、前記トランジスタのベースを、前記電界効果トランジスタのゲートに、前記トランジスタのコレクタを前記電界効果トランジスタのドレインに、前記トランジスタのエミッタを前記電界効果トランジスタのソースに、それぞれ置き換えたことを特徴とする演算増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010045525A JP5453137B2 (ja) | 2010-03-02 | 2010-03-02 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010045525A JP5453137B2 (ja) | 2010-03-02 | 2010-03-02 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011182240A true JP2011182240A (ja) | 2011-09-15 |
JP5453137B2 JP5453137B2 (ja) | 2014-03-26 |
Family
ID=44693274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010045525A Active JP5453137B2 (ja) | 2010-03-02 | 2010-03-02 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5453137B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 2010-03-02 JP JP2010045525A patent/JP5453137B2/ja active Active
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Publication number | Publication date |
---|---|
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