CN102447443A

CN102447443A - 差动放大器电路

Info

Publication number: CN102447443A
Application number: CN2010105016440A
Authority: CN
Inventors: 林永正
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2010-09-30
Filing date: 2010-09-30
Publication date: 2012-05-09

Abstract

本发明提供差动放大器电路。该差动放大器电路包括一对输入晶体管提供一对输入端。另外，一对负载晶体管提供一对输出端及一对第一端连接到第一电压。一对阻抗元件串联连接于该对输出端之间。一对辅助输入晶体管有一对控制端、一对第一端及一对第二端，其中该对控制端分别与该对输入端连接，该对输入晶体管与该对辅助输入晶体管的导电性相反。一对遮蔽晶体管有一对控制端、一对第一端及一对第二端，其中该对第一端分别与该对辅助输入晶体管的该对第二端连接，且藉由一对电流源耦接到第二电压，该对第二端分别连接到该对输出端。

Description

差动放大器电路

技术领域

本发明涉及一种差动放大器电路，具有输入辅助电路与遮蔽电路，助于增加输入共模电压范围，并适合高速操作。

背景技术

差动放大器在电子装置的电路中，是一个很基础的电路单元，以得到所要的放大讯号。然而，由于现今的电子装置都会要求更高的操作速度以及更大的操作范围，传统的差动放大器电路就必须要做其他设计。

图1示出了传统差动放大器电路的示意图。参阅图1，传统的一种差动放大器，其输入对是使用N型的MOS(Metal-Oxide-Semiconductor)晶体管，即是NMOS晶体管100、102作为差动放大器的一对输入晶体管，其一对栅极接收一对差动电压讯号，而一对源极则藉由电流源108连接到系统低电压，例如是地电压。

差动放大器的负载是一对P型的MOS晶体管，即是PMOS晶体管104、106，其连接方式为二极管连接形式(Diode-Connected)。此架构的一对输出端110、112的共模电压值(Common-Mode Voltage)会参考到系统高电压(VDD)所供应的电压值。也就是说，输出的共模电压值是VDD电压减掉负载PMOS晶体管104、106的V_SG电压。

这种二极管连接形式的负载PMOS晶体管，作为差动放大器的负载并不适合于高速操作。其原因是当此对输入晶体管的电流完全切换时，电流源108的电流全部流到某一边，另一边的电流则变为零，其对应的二极管连接形式的PMOS晶体管104(106)会对输出端充电。充电电流的大小会随着输出电压的上升而下降。这代表等效电阻值会随着输出讯号的上升而变大，即输出端的RC时间常数会随时间增加而变大，使得输出端的高电压电平无法达到一稳定的电压值状态。

换句话说，当输入差动讯号为任意数据(Random Data)时，输出的高电压电平会依据输入数据的频率的高低而有所不同，造成符号间干扰(ISI，Inter-Symbol Interference)的现象。

图2示出了传统差动放大器电路的示意图。参阅图2，为了能使差动放大器较高速操作，另一种传统差动放大器的设计与图1的设计类似，是使用NMOS晶体管100、102作为一输入对的差动放大器，其负载仍是PMOS晶体管104、106，但是利用两个阻抗元件R1、R2来感测输出端的共模电压值，并连接到负载PMOS晶体管104、106的栅极端。此架构的输出共模电压会参考到系统高电压VDD，输出的共模电压值是VDD电压减掉负载PMOS晶体管104、106的V_SG电压。

图2的差动放大器架构比图1的差动放大器较适合于高速操作。其原因为负载PMOS晶体管104、106的栅极端为共模端点。理想状况下，其并不随差动讯号的改变而改变。此即是负载PMOS晶体管104、106并不会因电流的切换而关闭，而理想上会维持固定的V_SG电压值与固定的充电电流。另外，在差动模式(Differential-Mode)下，输出端110、112所看到的等效电阻由阻抗元件R1、R2的等效电阻所决定，其值并不随输出电压的改变而改变，即输出端维持固定的RC时间常数。在足够的电路频宽下，输出电压电平不会依据输入数据的频率的高低而有所不同，因此并不会造成符号间干扰(ISI)的现象。

然而，虽然此电路架构适合于高速操作，但输入最低共模电压值会受到限制，输入最低共模电压值必须大于电流源108所需的最低电压值加上NMOS输入晶体管对102、104的V_GS电压值。

传统差动放大器的电路仍需要更进一步设计，以达到更佳的效能。

发明内容

本发明提供一种差动放大器的电路，提升操作速度的同时也可以增加输入电压的操作范围。

本发明提出一种差动放大器电路包括一对输入晶体管提供一对输入端。一对负载晶体管提供一对输出端及一对第一端连接到一第一电压。一对阻抗元件串联连接于该对输出端之间。一对辅助输入晶体管有一对控制端、一对第一端及一对第二端，其中该对控制端分别与该对输入端连接，该对输入晶体管与该对辅助输入晶体管的导电性相反。一对遮蔽晶体管有一对控制端、一对第一端及一对第二端，其中该对第一端分别与该对辅助输入晶体管的该对第二端连接，且藉由一对电流源耦接到一第二电压，该对第二端分别连接到该对输出端。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。

附图说明

图1示出了传统差动放大器电路的示意图。

图2示出了传统差动放大器电路的示意图。

图3示出了依据本发明一实施例，差动放大器电路的电路示意图。

图4示出了依据本发明一实施例，差动放大器电路的电路示意图。

图5示出了依据本发明一实施例，差动放大器电路的电路示意图。

图6示出了依据本发明一实施例，差动放大器电路的电路示意图。

图7示出了依据本发明一实施例，差动放大器电路的电路示意图。

图8示出了依据本发明一实施例，差动放大器电路的电路示意图。

图9示出了依据本发明一实施例，差动放大器电路的电路示意图。

图10示出了依据本发明一实施例，差动放大器电路的电路示意图。

图11示出了依据本发明一实施例，差动放大器电路的电路示意图。

图12示出了依据本发明一实施例，差动放大器电路的电路示意图。

图13示出了本发明所考虑的高速比较器电路示意图。

图14示出了依据本发明一实施例，高速比较器电路示意图。

图15示出了依据本发明一实施例，高速比较器电路示意图。

附图符号说明

100、102：NMOS晶体管

104、106：PMOS晶体管

110、112：输出端

108：电流源

200、202：输入端

204、206：输出端

208、210、212、214：控制端

300、302：输入端

304、306：输出端

308、310、312、314：控制端

400：比较器

402：增益级单元

404：电平移位电路

406：数字电路

500、500’：差动放大器

502：差动到单端转换电路

504：反相器

R1、R2：阻抗元件

ISS1、ISS2、ISS3、ISS4：电流源

M1-M18：晶体管

具体实施方式

本发明提出差动放大器电路，可以提升操作速度的同时也可以增加输入电压的操作范围。以下举一些实施例来说明本发明，但是本发明不仅限于所举的多个实施例。所举的多个实施例之间也可以有适当结合而达到另一些实施例。

于此要注意的是，MOS晶体管在电路设计上也可以用双载子接面晶体管(Bipolar-Junction Transistor，BJT)来实现，然而以下仅以MOS晶体管为例来描述。MOS晶体管的栅极、源极及漏极例如是对应BJT的基极、以及由发射极与集电极构成的第一端与第二端。

图3示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图3，差动放大器电路架构包括一对输入晶体管M1、M2以提供一对输入端200、202。另外，一对负载晶体管M3、M4提供一对输出端204、206，其也以节点B与C来表示。输入晶体管M1、M2的漏极分别连接于节点B与C。另外，输入晶体管M1、M2的源极分别藉由电流源ISS1耦接到系统低电压VSS。负载晶体管M3、M4有一对源极连接到系统高电压(VDD)。一对阻抗元件R1、R2串联连接于输出端204、206之间，其中节点A与D是相同端点，而节点A是负载晶体管M3、M4的栅极，而节点D是阻抗元件R1、R2串联的端点。

接着，一对辅助输入晶体管M5、M6例如是PMOS晶体管，有一对栅极、一对源极及一对漏极，其中二个栅极分别与输入端200、202连接。输入晶体管M1、M2与辅助输入晶体管M5、M6的导电性相反，例如输入晶体管M1、M2是NMOS晶体管，而辅助输入晶体管M5、M6是PMOS晶体管。辅助输入晶体管M5、M6的源极分别藉由电流源ISS2耦接到系统高电压VDD。

一对遮蔽晶体管M7、M8例如是NMOS晶体管，有一对栅极、一对源极及一对漏极，其中二个源极分别与辅助输入晶体管M5、M6的二个漏极在节点E与F连接，且藉由一对电流源ISS3、ISS4耦接到系统低电压(VSS)。二个漏极分别连接到输出端204、206。遮蔽晶体管M7、M8的一对栅极是与控制端208连接。

就操作特性而言，加入的一对PMOS辅助输入晶体管M5、M6可以增加其输入共模电压范围，而辅助输入晶体管M5、M6的漏极端连结到NMOS遮蔽晶体管M7、M8的源极端，此遮蔽晶体管M7、M8用来做为遮蔽功用，使得辅助输入晶体管M5、M6的漏极端电压不会受到VDD供应电压的影响。举例来说，因输出共模电压参考到VDD供应电压，输出端204、206的电压会随VDD供应电压的上升而上升，此NMOS遮蔽晶体管M7、M8可使得PMOS辅助输入晶体管M5、M6的漏极端电压相对较为不会受到VDD供应电压的变化而影响，PMOS辅助输入对晶体管M5、M6仍然可操作在饱和区(Saturation Region)。

另外，遮蔽晶体管M7、M8也用来做为电流缓冲器的作用，将辅助输入晶体管M5、M6产生的电流讯号与输入晶体管M1、M2产生的电流讯号加在一起，最后流过等效的负载产生对应的差动输出电压。电路的增益(Gain)也会因加入PMOS辅助输入晶体管M5、M6而变大。

因为本实施例的输出是利用两个阻抗元件R1、R2去感测输出端204、206的共模电压值(Common-Mode Voltage)，并连接到负载晶体管M3、M4的栅极端，即是节点A与节点D连接。此二个栅极端的节点A或D是共模(Common-Mode)端点。理想状况下，其并不随差动讯号的改变而改变。即是，负载晶体管M3、M4并不会因电流的切换而关闭。理想上，负载晶体管M3、M4会维持固定的V_SG电压值与固定的充电电流。另外，在差动模式(Differential-mode)的操作下，由输出端204、206所看到的等效电阻是由阻抗元件R1、R2的等效电阻所决定，其值并不随输出电压的改变而改变。如此，输出端204、206维持固定的RC时间常数。

于前述的差动放大器电路中，其阻抗元件R1、R2可以是电阻元件又或是由MOS晶体管的连接方式达到所要的电阻值大小。另外，电流源ISS3、ISS4的电路也是例如可以由电阻元件又或是由MOS晶体管的方式实现。

图4示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图4，其是根据图3的电路，将阻抗元件R1、R2以电阻元件来实现。另外，电流源ISS3、ISS4例如是使用电阻元件R3、R4来产生偏压电流。

图5示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图5，其是根据图3的另一种电路变化，将阻抗元件R1、R2以电阻元件来实现。另外，电流源ISS3、ISS4例如是使用NMOS晶体管M9、M10作为电流源来产生偏压电流。晶体管M9、M10的栅极端共同连接到一控制端212。

图6示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图6，其是根据图3的另一种电路变化，将阻抗元件R1、R2以MOS晶体管来实现，其还例如是串联的二个PMOS晶体管M11、M12，其中栅极共同连接于控制端点210。另外，电流源ISS3、ISS4是使用MOS晶体管来实现，其例如是NMOS晶体管M9、M10做为电流源来产生偏压电流。晶体管M9、M10的栅极共同连接于控制端点212。

图7示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图7，其是根据图3与图6的另一种电路变化。其例如使用PMOS晶体管M11、M12与NMOS晶体管M13、M14并联来做为阻抗元件，并使用NMOS晶体管M9、M10作为电流源来产生偏压电流。晶体管M13、M14的栅极连接到控制端点214。

换句话说，阻抗元件及电流源的电路设计不限于特定的方式。除上述实施例以外，也仍可以有其它方式实现阻抗元件及电流源的作用。

于前述中，输出的共模电压是参考到系统高电压VDD。然而，其也可以是参考到系统低电压VSS。以下描述根据与图3的相同概念下，输出的共模电压是参考到VSS电压的实施例。

图8示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图8，差动放大器电路包括一对输入晶体管M5、M6提供一对输入端300、302。输入晶体管M5、M6的一对源极藉由一电流源ISS2连接到系统高电压VDD。另外，一对负载晶体管M3、M4提供一对输出端，有一对源极连接到系统低电压VSS。一对阻抗元件R1、R2串联连接于输出端304、306之间。输出端304、306也是节点C、D。节点E是阻抗元件R1、R2的联接点。节点F是负载晶体管M3、M4的栅极连接点。节点E与节点F是相同的连接点。

一对辅助输入晶体管M1、M2有一对栅极、一对源极及一对漏极，其中栅极分别与输入端300、302连接。输入晶体管M5、M6与辅助输入晶体管M1、M2的导电性相反，例如输入晶体管M5、M6是PMOS晶体管，而辅助输入晶体管M1、M2是NMOS晶体管。辅助输入晶体管M1、M2的一对源极藉由一电流源ISS 1连接到系统低电压VSS。

一对遮蔽晶体管M7、M8有一对栅极、一对源极及一对漏极，其中漏极分别与输入晶体管M5、M6的漏极连接当作该对输出端304、306，即是节点C、D。遮蔽晶体管M7、M8的源极，即是节点A、B，分别藉由一对电流源ISS3、ISS4耦接到系统高电压VDD，也分别耦接到辅助输入晶体管M1、M2的一对漏极。

本实施例如使用PMOS的输入晶体管M5、M6来做为输入对，而以NMOS的负载晶体管元件M3、M4做为负载，利用两个阻抗元件R1、R2来感测输出端304、306的共模电压值，并连接到NMOS负载晶体管元件M3、M4的栅极端。如此，输出的共模电压值则参考到系统低电压VSS所供应的电压值，如是接地电压。也就是说，输出的共模电压值是系统低电压VSS加上负载晶体管M3、M4的V_GS电压。

本实施例加入NMOS的辅助输入晶体管M1、M2来增加其输入共模电压范围，而辅助输入晶体管M1、M2的漏极端则连结到PMOS遮蔽晶体管M7、M8的源极端。此遮蔽晶体管M7、M8用来做为遮蔽功用，使得辅助输入M1、M2的漏极端电压不会受到输出端304、306的输出电压所影响，即操作在饱和区。

另外，此遮蔽晶体管M7、M8也用来做为电流缓冲器，将辅助输入晶体管M1、M2所产生的电流讯号与输入晶体管M5、M6所产生的电流讯号加在一起，最后流过等效的负载产生对应的输出电压，电路的增益也会因加入辅助输入晶体管M1、M2而变大。

图8是利用两个阻抗元件R1、R2来感应输出端304、306的共模电压值，并连接到负载晶体管M3、M4的栅极端，此栅极端为共模(Common-Mode)端点。理想状况下，共模端点的电压值并不随差动讯号的改变而改变，即负载晶体管M3、M4并不会因电流的切换而关闭，会维持固定的V_SG电压值与固定的充电电流。另外，在差动模式下，输出端所看到的等效电阻由阻抗元件R1、R2的等效电阻所决定，其值并不随输出电压的改变而改变，即输出端维持固定的RC时间常数。因此，本实施例在足够的电路频宽下，输出高电压电平不会随输入数据频率的高低而有所不同，不会造成符号间干扰(ISI)的现象。

另外，本实施例加入的辅助输入晶体管M1、M2，除了增加电路的增益外，输入共模电压范围可大幅增加，输入最低与最高共模电压可接近系统的最低与最高供应电压值，输出共模电压则仍可以参考到VSS供应电压。

于前述图8的差动放大器电路中，其阻抗元件R1、R2可以是电阻元件又或是由MOS晶体管的连接方式达到所要的电阻值大小。另外，电流源ISS3、ISS4的电路也是例如可以由电阻元件又或是由MOS晶体管的方式实现。

图9示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图9，其是根据图8的电路，将阻抗元件R1、R2以电阻元件来实现。另外，电流源ISS3、ISS4例如是使用电阻元件R3、R4来产生偏压电流。

图10示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图10，其是根据图8的另一种电路变化，将阻抗元件R1、R2以电阻元件来实现。另外，电流源ISS3、ISS4例如是使用PMOS晶体管M9、M10作为电流源来产生偏压电流。PMOS晶体管M9、M10的栅极共同连接到一控制端310。

图11示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图11，其是根据图8的另一种电路变化，将阻抗元件R1、R2以MOS晶体管来实现，其还例如是串联的二个NMOS晶体管M13、M14，其中栅极共同连接于控制端点312。另外，电流源ISS3、ISS4是使用MOS晶体管来实现，其例如是PMOS晶体管M9、M10做为电流源来产生偏压电流。晶体管M9、M10的栅极共同连接于控制端点310。

图12示出了依据本发明一实施例，差动放大器电路的电路示意图。参阅图12，其是根据图8与图11的另一种电路变化。其例如使用PMOS晶体管M11、M12与NMOS晶体管M13、M14并联来做为阻抗元件，其中晶体管M11、M12的栅极由控制端点314来控制。另外，PMOS晶体管M9、M10当作电流源来产生偏压电流。

以下描述差动放大器电路当作比较器使用，结合后续将差动讯号转换到单端讯号的应用。

图13示出了本发明所考虑的高速比较器电路示意图。参阅图13，就一般要将差动讯号转换到单端讯号的电路，其包括比较器400、增益级单元(Gain Stage)402、电平移位电路(Level Shift Circuit)404、数字电路(Digital Circuit)406。

在高速接口的应用上，数据量日益增加，为了提升接口操作速度与节省供率消耗，同时降低电磁单扰(Electromagnetic Interference，EMI)，传输方式上会使用高速差动讯号，因此位于IC的接收端会需要一高速比较器400，将微小的差动输入讯号放大成逻辑讯号。高速比较器400可提供预先放大的功能及足够的电路频宽，预先放大后的讯号要再经过一增益级单元402放大成CMOS位准的单端逻辑讯号输出。而通常I/O接口的供应电压与IC内部的核心电压并不相同，因此接收端放大后的逻辑讯号，必须要再经过电平移位电路404转换成相容于IC内部数字电路406的核心电压的逻辑讯号。

本发明前述的差动放大器电路，可以实现图13的电路功效。图14示出了依据本发明一实施例，高速比较器电路示意图。参阅图14，本实施例例如利用前述图8的差动放大器电路做为前端的差动放大器500。由差动放大器500输出的差动讯号，输入到差动到单端转换电路502，以转换成一单端输出电压讯号。

因为差动放大器500的输出共模电压参考到供应电压VSUP2，在后级的差动到单端转换电路502，藉由NMOS晶体管M15、M16做为输入端，其最低供应电压为VSUP4，其值等于或接近VSUP2。因此，可利用前一级的差动放大器500所输出的共模电压来偏压此差动到单端转换电路502，而差动到单端转换电路502中的NMOS晶体管M15、M16的负载则使用PMOS电流镜M17、M18，可连接至不同于前端差动放大器500的VSUP1的供应电压值VSUP3，例如连接至IC内部的核心电压。最后例如藉由反相器504输出单端电压。如此，比较器放大后的逻辑讯号可直接相容于IC内部数字电路406的核心电压的逻辑讯号。

本发明的架构藉由前端差动放大器500的高速操作，还将增益级402与电平移位电路404整合在一起，可节省电路元件的使用及IC的面积。

在相同的设计概念下，依照所要参考的电压的不同，前端差动放大器也可以由图3的电路实现。图15示出了依据本发明一实施例，高速比较器电路示意图。参阅图15，高速比较器电路可以采用图3的电路架构当作前端的差动放大器500’。因其输出共模电压参考到供应电压VSUP1，在后级的差动到单端转换电路502的输入端，藉由PMOS晶体管M15、M16做为输入端，其最高供应电压为VSUP4，其值等于或接近VSUP1，因此可利用前一级的输出共模电压来偏压此差动到单端转换电路502，而其中的PMOS晶体管M15、M16的负载则使用NMOS电流镜M17、M18，可连接至不同于前端差动放大器VSUP2的供应电压值VSUP4。

本发明的差动放大器电路，藉由加入一对辅助输入晶体管以及一对遮蔽晶体管，可以达到高速操作，也能增加输入讯号的电压值范围。在应用上，差动放大器电路还可以使用于高速比较器中的前级差动放大，以达到高频操作。另外，差动到单端转换电路502也将增益级402与电平移位电路404整合在一起，可节省电路元件的使用及IC的面积。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下，可作若干的更动与润饰，故本发明的保护范围以本发明的权利要求为准。

Claims

1.一种差动放大器电路，电性耦接于一第一电压与一第二电压之间，包括：

一对输入晶体管提供一对输入端；

一对负载晶体管提供一对输出端，有一对第一端电性耦接到该第一电压；

一对阻抗元件，串联电性耦接于该对输出端之间；

一对辅助输入晶体管，有一对控制端、一对第一端及一对第二端，该对控制端分别与该对输入端电性耦接，其中该对输入晶体管与该对辅助输入晶体管的导电性相反；以及

一对遮蔽晶体管，有一对控制端、一对第一端及一对第二端，其中该对第一端分别与该对辅助输入晶体管的该对第二端电性耦接，且藉由一对电流源耦接到该第二电压，该对第二端分别电性耦接到该对输出端。

2.如权利要求1所述的差动放大器电路，其中该第一电压与该第二电压是一系统高电压与一系统低电压的组合，该对输入晶体管包括：

一对第一端，相联接且藉由一电流源电路耦接到该第二电压；

一对控制端，分别电性耦接到该对输入端；以及

一对第二端，分别电性耦接到该对负载晶体管的一对第二端当作该对输出端。

3.如权利要求2所述的差动放大器电路，其中该对辅助输入晶体管的该对第一端藉由一电流源电路耦接到该第一电压。

4.如权利要求1所述的差动放大器电路，其中该对遮蔽晶体管的该对控制端共同电性耦接到一外部控制端。

5.如权利要求1所述的差动放大器电路，其中与该对辅助输入晶体管的该对第二端耦接的该对电流源是由电阻器，或是MOS晶体管。

6.如权利要求1所述的差动放大器电路，其中该对阻抗元件是由电阻器，或是一个MOS晶体管，或是耦接的多个MOS晶体管所构成。

7.如权利要求1所述的差动放大器电路，还包括一差动到单端转换电路，接收该对输出端提供的一对差动电压讯号以转换成一输出电压讯号。

8.如权利要求1所述的差动放大器电路，其中该对辅助输入晶体管是PMOS晶体管，该对输入晶体管是NMOS晶体管。

9.如权利要求1所述的差动放大器电路，其中该差动放大器电路当作一比较器，该比较器的该对输出端后续耦接一差动到单端转换电路的一对输入端。

10.如权利要求9所述的差动放大器电路，其中该差动到单端转换电路包括：

一对接收晶体管，有一对控制端、一对第二端、一对第一端，其中该对控制端与该比较器的该对输出端电性耦接，该对第一端耦接于一第三电压；

一对电流镜晶体管，有一对控制端、一对第二端、一对第一端，该对第一端电性耦接于一第四电压，该对第二端与该对接收晶体管的该对第二端分别电性耦接，该对控制端电性耦接在一起；以及

一反相器，有二个电压控制端分别电性耦接到该第三电压与该第四电压，一输出端以及一输入端，

其中该对接收晶体管的该对第二端的其一电性耦接于该电流镜晶体管的该对控制端，且该对第二端的另其一电性耦接该反相器的该输入端。