TWI479800B - 差動放大器電路 - Google Patents

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Description

差動放大器電路
本發明是有關於一種差動放大器電路，具有輸入輔助電路與遮蔽電路，助於增加輸入共模電壓範圍，並適合高速操作。
差動放大器在電子裝置的電路中，是一個很基礎的電路單元，以得到所要的放大訊號。然而，由於現今的電子裝置都會要求更高的操作速度以及更大的操作範圍，傳統的差動放大器電路就必須要做其他設計。
圖1繪示傳統差動放大器電路的示意圖。參閱圖1，傳統的一種差動放大器，其輸入對是使用N型的MOS(Metal-Oxide-Semiconductor)電晶體，即是NMOS電晶體100、102作為差動放大器的一對輸入電晶體，其一對閘極接收一對差動電壓訊號，而一對源極則藉由電流源108連接到系統低電壓，例如是地電壓。
差動放大器的負載是一對P型的MOS電晶體，即是PMOS電晶體104、106，其連接方式為二極體連接形式(Diode-Connected)。此架構的一對輸出端110、112的共模電壓值(Common-Mode Voltage)會參考到系統高電壓(VDD)所供應的電壓值。也就是說，輸出的共模電壓值是VDD電壓減掉負載PMOS電晶體104、106的VSG 電壓。
這種二極體連接形式的負載PMOS電晶體，作為差動放大器的負載並不適合於高速操作。其原因是當此對輸入電晶體的電流完全切換時，電流源108的電流全部流到某一邊，另一邊的電流則變為零，其對應的二極體連接形式的PMOS電晶體104(106)會對輸出端充電。充電電流的大小會隨著輸出電壓的上升而下降。這代表等效電阻值會隨著輸出訊號的上升而變大，即輸出端的RC時間常數會隨時間增加而變大，使得輸出端的高電壓準位無法達到一穩定的電壓值狀態。
換句話說，當輸入差動訊號為任意資料(Random Data)時，輸出的高電壓準位會依據輸入資料的頻率的高低而有所不同，造成符號間干擾(ISI，Inter-Symbol Interference)的現象。
圖2繪示傳統差動放大器電路的示意圖。參閱圖2，為了能使差動放大器較高速操作，另一種傳統差動放大器的設計與圖1的設計類似，是使用NMOS電晶體100、102作為一輸入對的差動放大器，其負載仍是PMOS電晶體104、106，但是利用兩個阻抗元件R1、R2來感測輸出端的共模電壓值，並連接到負載PMOS電晶體104、106的閘極端。此架構的輸出共模電壓會參考到系統高電壓VDD，輸出的共模電壓值是VDD電壓減掉負載PMOS電晶體104、106的VSG 電壓。
圖2的差動放大器架構比圖1的差動放大器較適合於高速操作。其原因為負載PMOS電晶體104、106的閘極端為共模端點。理想狀況下，其並不隨差動訊號的改變而改變。此即是負載PMOS電晶體104、106並不會因電流的切換而關閉，而理想上會維持固定的VSG 電壓值與固定的充電電流。另外，在差動模式(Differential-Mode)下，輸出端110、112所看到的等效電阻由阻抗元件R1、R2的等效電阻所決定，其值並不隨輸出電壓的改變而改變，即輸出端維持固定的RC時間常數。在足夠的電路頻寬下，輸出電壓準位不會依據輸入資料的頻率的高低而有所不同，因此並不會造成符號間干擾(ISI)的現象。
然而，雖然此電路架構適合於高速操作，但輸入最低共模電壓值會受到限制，輸入最低共模電壓值必須大於電流源108所需的最低電壓值加上NMOS輸入電晶體對102、104的VGS 電壓值。
傳統差動放大器的電路仍需要更進一步設計，以達到更佳的效能。
本發明提供一種差動放大器的電路，提升操作速度的同時也可以增加輸入電壓的操作範圍。
本發明提出一種差動放大器電路包括一對輸入電晶體提供一對輸入端。一對負載電晶體提供一對輸出端及一對第一端連接到一第一電壓。一對阻抗元件串聯連接於該對輸出端之間。一對輔助輸入電晶體有一對控制端、一對第一端及一對第二端，其中該對控制端分別與該對輸入端連接，該對輸入電晶體與該對輔助輸入電晶體的導電性相反。一對遮蔽電晶體有一對控制端、一對第一端及一對第二端，其中該對第一端分別與該對輔助輸入電晶體的該對第二端連接，且藉由一對電流源耦接到一第二電壓，該對第二端分別連接到該對輸出端。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明提出差動放大器電路，可以提升操作速度的同時也可以增加輸入電壓的操作範圍。以下舉一些實施例來說明本發明，但是本發明不僅限於所舉的多個實施例。又所舉的多個實施例之間也可以有適當結合而達到另一些實施例。
於此要注意的是，MOS電晶體在電路設計也可以用雙載子接面電晶體(Bipolar-Junction Transistor，BJT)來實現，然而以下僅以MOS電晶體為例來描述。MOS電晶體的閘極、源極及汲極例如是對應BJT的基極、以及由射極與集極構成的第一端與第二端。
圖3繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖3，差動放大器電路架構包括一對輸入電晶體M1、M2以提供一對輸入端200、202。又，一對負載電晶體M3、M4提供一對輸出端204、206，其也以節點B與C來表示。輸入電晶體M1、M2的汲極分別連接於節點B與C。另外，輸入電晶體M1、M2的源極分別藉由電流源ISS1耦接到系統低電壓VSS。負載電晶體M3、M4有一對源極連接到系統高電壓(VDD)。一對阻抗元件R1、R2串聯連接於輸出端204、206之間，其中節點A與D是相同端點，而節點A是負載電晶體M3、M4的閘極，而節點D是阻抗元件R1、R2串聯的端點。
接著，一對輔助輸入電晶體M5、M6例如是PMOS電晶體，有一對閘極、一對源極及一對汲極，其中二個閘極分別與輸入端200、202連接。輸入電晶體M1、M2與輔助輸入電晶體M5、M6的導電性相反，例如輸入電晶體M1、M2是NMOS電晶體，而輔助輸入電晶體M5、M6是PMOS電晶體。輔助輸入電晶體M5、M6的源極分別藉由電流源ISS2耦接到系統高電壓VDD。
一對遮蔽電晶體M7、M8例如是NMOS電晶體，有一對閘極、一對源極及一對汲極，其中二個源極分別與輔助輸入電晶體M5、M6的二個汲極在節點E與F連接，且藉由一對電流源ISS3、ISS4耦接到系統低電壓(VSS)。二個汲極分別連接到輸出端204、206。遮蔽電晶體M7、M8的一對閘極是與控制端208連接。
就操作特性而言，加入的一對PMOS輔助輸入電晶體M5、M6可以增加其輸入共模電壓範圍，而輔助輸入電晶體M5、M6的汲極端連結到NMOS遮蔽電晶體M7、M8的源極端，此遮蔽電晶體M7、M8用來做為遮蔽功用，，使得輔助輸入電晶體M5、M6的汲極端電壓不會受到VDD供應電壓的影響。舉例來說，因輸出共模電壓參考到VDD供應電壓，輸出端204、206的電壓會隨VDD供應電壓的上升而上升，此NMOS遮蔽電晶體M7、M8可使得PMOS輔助輸入電晶體M5、M6的汲極端電壓相對較為不會受到VDD供應電壓的變化而影響，PMOS輔助輸入對電晶體M5、M6仍然可操作在飽和區(Saturation Region)。
另外，遮蔽電晶體M7、M8也用來做為電流緩衝器的作用，將輔助輸入電晶體M5、M6產生的電流訊號與輸入電晶體M1、M2產生的電流訊號加在一起，最後流過等效的負載產生對應的差動輸出電壓。電路的增益(Gain)也會因加入PMOS輔助輸入電晶體M5、M6而變大。
因為本實施例的輸出是利用兩個阻抗元件R1、R2去感測輸出端204、206的共模電壓值(Common-Mode Voltage)，並連接到負載電晶體M3、M4的閘極端，即是節點A與節點D連接。此二個閘極端的節點A或D是共模(Common-Mode)端點。理想狀況下，其並不隨差動訊號的改變而改變。即是，負載電晶體M3、M4並不會因電流的切換而關閉。理想上，負載電晶體M3、M4會維持固定的VSG 電壓值與固定的充電電流。另外，在差動模式(Differential-mode)的操作下，由輸出端204、206所看到的等效電阻是由阻抗元件R1、R2的等效電阻所決定，其值並不隨輸出電壓的改變而改變。如此，輸出端204、206維持固定的RC時間常數。
於前述的差動放大器電路中，其阻抗元件R1、R2可以是電阻元件又或是由MOS電晶體的連接方式達到所要的電阻值大小。另外，電流源ISS3、ISS4的電路也是例如可以由電阻元件又或是由MOS電晶體的方式達成。
圖4繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖4，其是根據圖3的電路，將阻抗元件R1、R2以電阻元件來達成。另外，電流源ISS3、ISS4例如是使用電阻元件R3、R4來產生偏壓電流。
圖5繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖5，其是根據圖3的另一種電路變化，將阻抗元件R1、R2以電阻元件來達成。另外，電流源ISS3、ISS4例如是使用NMOS電晶體M9、M10作為電流源來產生偏壓電流。電晶體M9、M10的閘極端共同連接到一控制端212。
圖6繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖6，其是根據圖3的另一種電路變化，將阻抗元件R1、R2以MOS電晶體來達成，其更例如是串聯的二個PMOS電晶體M11、M12，其中閘極共同連接於控制端點210。另外，電流源ISS3、ISS4是使用MOS電晶體來達成，其例如是NMOS電晶體M9、M10做為電流源來產生偏壓電流。電晶體M9、M10的閘極共同連接於控制端點212。
圖7繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖7，其是根據圖3與圖6的另一種電路變化。其例如使用PMOS電晶體M11、M12與NMOS電晶體M13、M14並聯來做為阻抗元件，並使用NMOS電晶體M9、M10作為電流源來產生偏壓電流。電晶體M13、M14的閘極連接到控制端點214。
換句話說，阻抗元件及電流源的電路設計不限於特定的方式。除上述實施例以外，也仍可以有其它方式達成阻抗元件及電流源的作用。
於前述中，輸出的共模電壓是參考到系統高電壓VDD。然而，其也可以是參考到系統低電壓VSS。以下描述根據與圖3的相同概念下，輸出的共模電壓是參考到VSS電壓的實施例。
圖8繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖8，差動放大器電路包括一對輸入電晶體M5、M6提供一對輸入端300、302。輸入電晶體M5、M6的一對源極藉由一電流源ISS2連接到系統高電壓VDD。又，一對負載電晶體M3、M4提供一對輸出端，有一對源極連接到系統低電壓VSS。一對阻抗元件R1、R2串聯連接於輸出端304、306之間。輸出端304、306也是節點C、D。節點E是阻抗元件R1、R2的聯接點。節點F是負載電晶體M3、M4的閘極連接點。節點E與節點F是相同的連接點。
一對輔助輸入電晶體M1、M2有一對閘極、一對源極及一對汲極，其中閘極分別與輸入端300、302連接。輸入電晶體M5、M6與輔助輸入電晶體M1、M2的導電性相反，例如輸入電晶體M5、M6是PMOS電晶體，而輔助輸入電晶體M1、M2是NMOS電晶體。輔助輸入電晶體M1、M2的一對源極藉由一電流源ISS1連接到系統低電壓VSS。
一對遮蔽電晶體M7、M8有一對閘極、一對源極及一對汲極，其中汲極分別與輸入電晶體M5、M6的汲極連接當作該對輸出端304、306，即是節點C、D。遮蔽電晶體M7、M8的源極，即是節點A、B，分別藉由一對電流源ISS3、ISS4耦接到系統高電壓VDD，也分別耦接到輔助輸入電晶體M1、M2的一對汲極。
本實施例如使用PMOS的輸入電晶體M5、M6來做為輸入對，而以NMOS的負載電晶體元件M3、M4做為負載，利用兩個阻抗元件R1、R2來感測輸出端304、306的共模電壓值，並連接到NMOS負載電晶體元件M3、M4的閘極端。如此，輸出的共模電壓值則參考到系統低電壓VSS所供應的電壓值，如是接地電壓。也就是說，輸出的共模電壓值是系統低電壓VSS加上負載電晶體M3、M4的VGS 電壓。
本實施例加入NMOS的輔助輸入電晶體M1、M2來增加其輸入共模電壓範圍，而輔助輸入電晶體M1、M2的汲極端則連結到PMOS遮蔽電晶體M7、M8的源極端。此遮蔽電晶體M7、M8用來做為遮蔽功用，使得輔助輸入M1、M2的汲極端電壓不會受到輸出端304、306的輸出電壓所影響，即操作在飽和區。
另外，此遮蔽電晶體M7、M8也用來做為電流緩衝器，將輔助輸入電晶體M1、M2所產生的電流訊號與輸入電晶體M5、M6所產生的電流訊號加在一起，最後流過等效的負載產生對應的輸出電壓，電路的增益也會因加入輔助輸入電晶體M1、M2而變大。
圖8是利用兩個阻抗元件R1、R2來感應輸出端304、306的共模電壓值，並連接到負載電晶體M3、M4的閘極端，此閘極端為共模(Common-Mode)端點。理想狀況下，共模端點的電壓值並不隨差動訊號的改變而改變，即負載電晶體M3、M4並不會因電流的切換而關閉，會維持固定的VSG 電壓值與固定的充電電流。另外，在差動模式下，輸出端所看到的等效電阻由阻抗元件R1、R2的等效電阻所決定，其值並不隨輸出電壓的改變而改變，即輸出端維持固定的RC時間常數。因此，本實施例在足夠的電路頻寬下，輸出高電壓準位不會隨輸入資料頻率的高低而有所不同，不會造成符號間干擾(ISI)的現象。
另外，本實施例加入的輔助輸入電晶體M1、M2，除了增加電路的增益外，輸入共模電壓範圍可大幅增加，輸入最低與最高共模電壓可接近系統的最低與最高供應電壓值，輸出共模電壓則仍可以參考到VSS供應電壓。
於前述圖8的差動放大器電路中，其阻抗元件R1、R2可以是電阻元件又或是由MOS電晶體的連接方式達到所要的電阻值大小。另外，電流源ISS3、ISS4的電路也是例如可以由電阻元件又或是由MOS電晶體的方式達成。
圖9繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖9，其是根據圖8的電路，將阻抗元件R1、R2以電阻元件來達成。另外，電流源ISS3、ISS4例如是使用電阻元件R3、R4來產生偏壓電流。
圖10繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖10，其是根據圖8的另一種電路變化，將阻抗元件R1、R2以電阻元件來達成。另外，電流源ISS3、ISS4例如是使用PMOS電晶體M9、M10作為電流源來產生偏壓電流。PMOS電晶體M9、M10的閘極共同連接到一控制端310。
圖11繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖11，其是根據圖8的另一種電路變化，將阻抗元件R1、R2以MOS電晶體來達成，其更例如是串聯的二個NMOS電晶體M13、M14，其中閘極共同連接於控制端點312。另外，電流源ISS3、ISS4是使用MOS電晶體來達成，其例如是PMOS電晶體M9、M10做為電流源來產生偏壓電流。電晶體M9、M10的閘極共同連接於控制端點310。
圖12繪示依據本發明一實施例，差動放大器電路的電路示意圖。參閱圖12，其是根據圖8與圖11的另一種電路變化。其例如使用PMOS電晶體M11、M12與NMOS電晶體M13、M14並聯來做為阻抗元件，其中電晶體M11、M12的閘極由控制端點314來控制。又，PMOS電晶體M9、M10當作電流源來產生偏壓電流。
以下描述差動放大器電路當作比較器使用，配合後續將差動訊號轉換到單端訊號的應用。
圖13繪示本發明所考慮的高速比較器電路示意圖。參閱圖13，就一般要將差動訊號轉換到單端訊號的電路，其包括比較器400、增益級單元(Gain Stage)402、準位移位電路(Level Shift Circuit)404、數位電路(Digital Circuit)406。
在高速介面的應用上，資料量日益增加，為了提昇介面操作速度與節省供率消耗，同時降低電磁單擾(Electromagnetic Interference,EMI)，傳輸方式上會使用高速差動訊號，因此位於IC的接收端會需要一高速比較器400，將微小的差動輸入訊號放大成邏輯訊號。高速比較器400可提供預先放大的功能及足夠的電路頻寬，預先放大後的訊號要再經過一增益級單元402放大成CMOS位準的單端邏輯訊號輸出。而通常I/O介面的供應電壓與IC內部的核心電壓並不相同，因此接收端放大後的邏輯訊號，必須要再經過準位移位電路404轉換成相容於IC內部數位電路406的核心電壓的邏輯訊號。
本發明前述的差動放大器電路，可以達成圖13的電路功效。圖14繪示依據本發明一實施例，高速比較器電路示意圖。參閱圖14，本實施例例如利用前述圖8的差動放大器電路做為前端的差動放大器500。由差動放大器500輸出的差動訊號，輸入到差動到單端轉換電路502，以轉換成一單端輸出電壓訊號。
因為差動放大器500的輸出共模電壓參考到供應電壓VSUP2，在後級的差動到單端轉電路502，藉由NMOS電晶體M15、M16做為輸入端，其最低供應電壓為VSUP4，其值等於或接近VSUP2。因此，可利用前一級的差動放大器500所輸出的共模電壓來偏壓此差動至單端轉換電路502，而差動至單端轉電路502中的NMOS電晶體M15、M16的負載則使用PMOS電流鏡M17、M18，可連接至不同於前端差動放大器500的VSUP1的供應電壓值VSUP3，例如連接至IC內部的核心電壓。最後例如藉由反相器504輸出單端電壓。如此，比較器放大後的邏輯訊號可直接相容於IC內部數位電路406的核心電壓的邏輯訊號。
本發明的架構藉由前端差動放大器500的高速操作，更將增益級402與準位移位電路404整合在一起，可節省電路元件的使用及IC的面積。
在相同的設計概念下，依照所要參考的電壓的不同，前端差動放大器也可以由圖3的電路達成。圖15繪示依據本發明一實施例，高速比較器電路示意圖。參閱圖15，高速比較器電路可以採用圖3的電路架構當作前端的差動放大器500’。因其輸出共模電壓參考到供應電壓VSUP1，在後級的差動至單端轉換電路502的輸入端，藉由PMOS電晶體M15、M16做為輸入端，其最高供應電壓為VSUP4，其值等於或接近VSUP1，因此可利用前一級的輸出共模電壓來偏壓此差動至單端轉換電路502，而其中的PMOS電晶體M15、M16的負載則使用NMOS電流鏡M17、M18，可連接至不同於前端差動放大器VSUP2的供應電壓值VSUP4。
本發明的差動放大器電路，藉由加入一對輔助輸入電晶體以及一對遮蔽電晶體，可以達到高速操作，也能增加輸入訊號的電壓值範圍。在應用上，差動放大器電路更可以使用於高速比較器中的前級差動放大，以達到高頻操作。又，差動至單端轉換電路502也將增益級402與準位移位電路404整合在一起，可節省電路元件的使用及IC的面積。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、102．．．NMOS電晶體
104、106．．．PMOS電晶體
110、112．．．輸出端
108．．．電流源
200、202．．．輸入端
204、206．．．輸出端
208、210、212、214．．．控制端
300、302．．．輸入端
304、306．．．輸出端
308、310、312、314．．．控制端
400．．．比較器
402．．．增益級單元
404．．．準位移位電路
406．．．數位電路
500、500’．．．差動放大器
502．．．差動到單端轉換電路
504．．．反相器
R1、R2．．．阻抗元件
ISS1、ISS2、ISS3、ISS4．．．電流源
M1-M18．．．電晶體
圖1繪示傳統差動放大器電路的示意圖。
圖2繪示傳統差動放大器電路的示意圖。
圖3繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖4繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖5繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖6繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖7繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖8繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖9繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖10繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖11繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖12繪示依據本發明一實施例，差動放大器電路的電路示意圖。
圖13繪示本發明所考慮的高速比較器電路示意圖。
圖14繪示依據本發明一實施例，高速比較器電路示意圖。
圖15繪示依據本發明一實施例，高速比較器電路示意圖。
200、202．．．輸入端
204、206．．．輸出端
208．．．控制端
R1、R2．．．阻抗元件
ISS1、ISS2、ISS3、ISS4．．．電流源
M1-M8．．．電晶體

Claims (9)

  1. 一種差動放大器電路，電性耦接於一第一電壓與一第二電壓之間，包括：一對輸入電晶體提供一對輸入端；一對負載電晶體提供一對輸出端，有一對第一端電性耦接到該第一電壓；一對阻抗元件，串聯電性耦接於該對輸出端之間；一對輔助輸入電晶體，有一對控制端、一對第一端及一對第二端，該對控制端分別與該對輸入端電性耦接，其中該對輸入電晶體與該對輔助輸入電晶體的導電性相反；以及一對遮蔽電晶體，有一對控制端、一對第一端及一對第二端，其中該對第一端分別與該對輔助輸入電晶體的該對第二端電性耦接，且藉由一對電流源耦接到該第二電壓，該對第二端分別電性耦接到該對輸出端，其中該對電流源與該對輸出端之間沒有直接連接，不受該對輸出端控制，並且該對遮蔽電晶體的該對控制端共同電性耦接到一外部控制端。
  2. 如申請專利範圍第1項所述之差動放大器電路，其中該第一電壓與該第二電壓是一系統高電壓與一系統低電壓的組合，該對輸入電晶體包括：一對第一端，相聯接且藉由一電流源電路耦接到該第二電壓；一對控制端，分別電性耦接到該對輸入端；以及 一對第二端，分別電性耦接到該對負載電晶體的一對第二端當作該對輸出端。
  3. 如申請專利範圍第2項所述之差動放大器電路，其中該對輔助輸入電晶體的該對第一端藉由一電流源電路耦接到該第一電壓。
  4. 如申請專利範圍第1項所述之差動放大器電路，其中與該對輔助輸入電晶體的該對第二端耦接的該對電流源是由電阻器，或是MOS電晶體。
  5. 如申請專利範圍第1項所述之差動放大器電路，其中該對阻抗元件是由電阻器，或是一個MOS電晶體，或是耦接的多個MOS電晶體所構成。
  6. 如申請專利範圍第1項所述之差動放大器電路，更包括一差動到單端轉換電路，接收該對輸出端提供的一對差動電壓訊號以轉換成一輸出電壓訊號。
  7. 如申請專利範圍第1項所述之差動放大器電路，其中該對輔助輸入電晶體是PMOS電晶體，該對輸入電晶體是NMOS電晶體。
  8. 如申請專利範圍第1項所述之差動放大器電路，其中該差動放大器電路當作一比較器，該比較器的該對輸出端後續耦接一差動到單端轉換電路的一對輸入端。
  9. 如申請專利範圍第8項所述之差動放大器電路，其中該差動到單端轉換電路包括：一對接收電晶體，有一對控制端、一對第二端、一對第一端，其中該對控制端與該比較器的該對輸出端電性耦 接，該對第一端耦接於一第三電壓；一對電流鏡電晶體，有一對控制端、一對第二端、一對第一端，該對第一端電性耦接於一第四電壓，該對第二端與該對接收電晶體的該對第二端分別電性耦接，該對控制端電性耦接在一起；以及一反相器，有二個電壓控制端分別電性耦接到該第三電壓與該第四電壓，一輸出端以及一輸入端，其中該對接收電晶體的該對第二端的其一電性耦接於該電流鏡電晶體的該對控制端，且該對第二端的另其一電性耦接該反相器的該輸入端。
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