JP2012510768A - Cml信号の論理ファミリ間の変換を行うシステムおよび方法 - Google Patents
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Abstract
【解決手段】システムは、第1のバイアス信号および第1のCML論理ファミリの第1のCML信号を受け取るように構成される第1のCMLバッファを備える。第1のCMLバッファは、第1のCML信号および第1のバイアス信号に基づいて、第1のCML論理ファミリの第2のCML信号を生成する。第1の結合コンデンサ・モジュールは、第1のCMLバッファに結合している。第1の結合コンデンサ・モジュールは、第2のCML信号を受け取り、第2のCML信号に基づいて第3のCML信号を生成する。第2のCMLバッファは、結合コンデンサ・モジュールに結合しており、第2のバイアス信号および第3のCML信号を受け取って、第2のCML論理ファミリの第4のCML信号を生成する。帰還モジュールは、第2のCMLバッファに結合しており、第4のCML信号を受け取って第5のCML信号を生成する。第2のCMLバッファは、第2のバイアス信号、第3のCML信号、および第5のCML信号に基づいて第4のCML信号を生成する。
【選択図】図1
Description
Claims (15)
- 第1の論理型のCML信号を第2の論理型のCML信号に変換する方法であって、
第1の論理型の信号を受け取ること、
前記信号を前記第1の論理型のCMLバッファに通すこと、
次いで、前記信号を結合コンデンサに通すこと、および
前記信号を、帰還を用いて第2の論理型のCMLバッファに通すこと
を備える、方法。 - 第1のバイアス信号および第1のCML論理ファミリの第1のCML信号を受け取り、前記第1のCML信号および前記第1のバイアス信号に基づいて前記第1のCML論理ファミリの第2のCML信号を生成するように構成される第1のCMLバッファと、
前記第1のCMLバッファに結合した第1の結合コンデンサ・モジュールであって、前記第2のCML信号を受け取り、前記第2のCML信号に基づいて第3のCML信号を生成するように構成される第1の結合コンデンサ・モジュールと、
第2のバイアス信号および前記第3のCML信号を受け取り、第2のCML論理ファミリの第4のCML信号を生成するように構成される第2のCMLバッファと、
前記第2のCMLバッファに結合した帰還モジュールであって、前記第4のCML信号を受け取り、第5のCML信号を生成するように構成される帰還モジュールと
を備え、
前記第2のCMLバッファが、前記第2のバイアス信号、前記第3のCML信号、および前記第5のCML信号に基づいて前記第4のCML信号を生成するように構成される、システム。 - 前記第1のCMLバッファがpCMLバッファである、請求項2に記載のシステム。
- 前記第2のCMLバッファがnCMLバッファである、請求項3に記載のシステム。
- 前記第1のCMLバッファがnCMLバッファである、請求項2に記載のシステム。
- 前記第2のCMLバッファがpCMLバッファである、請求項5に記載のシステム。
- 前記pCMLバッファが、
ゲート、入力、および出力を備える第1のPMOSであって、前記第1のPMOSの前記ゲートでハイpCML入力信号を受け取るように構成される第1のPMOSと、
ゲート、入力、および出力を備える第2のPMOSであって、前記第2のPMOSの前記ゲートでローpCML信号を受け取るように構成される第2のPMOSと、
ゲート、入力、および出力を備える第3のPMOSであって、前記第3のPMOSの前記ゲートでバイアス入力信号を受け取るように構成される第3のPMOSと、を備え、
前記第3のPMOSが、入力電圧を受け取り、前記第1のPMOSの前記入力および前記第2のPMOSの前記入力に結合する出力信号を生成するようにさらに構成され、
前記pCMLバッファがさらに、
前記第1のPMOSの前記出力に結合し、さらに接地に結合した第1の抵抗を備え、
前記第1のPMOSの前記出力が、前記第2のCML信号のロー信号であり、
前記pCMLバッファがさらに、
前記第2のPMOSの前記出力に結合し、さらに接地に結合した第2の抵抗を備え、
前記第2のPMOSの前記出力が、前記第2のCML信号のハイ信号である、
請求項3に記載のシステム。 - 前記nCMLバッファが、
ゲート、入力、および出力を備える第1のNMOSであって、前記第1のNMOSの前記ゲートで前記第3のCML信号のハイ入力を受け取るように構成される第1のNMOSと、
ゲート、入力、および出力を備える第2のNMOSであって、前記第2のNMOSの前記ゲートで前記第3のCML信号のロー入力を受け取るように構成される第2のNMOSと、
ゲート、入力、および出力を備える第3のNMOSであって、前記第3のNMOSの前記ゲートでバイアス入力信号を受け取るように構成される第3のNMOSと、を備え、
前記第3のNMOSの前記入力が、前記第1のNMOSの前記出力および前記第2のNMOSの前記出力に結合し、前記第3のNMOSの前記出力が、接地に結合し、
前記nCMLバッファがさらに、
前記第1のNMOSの前記入力に結合し、さらに電圧源に結合した第3の抵抗を備え、前記第1のNMOSの前記出力が、前記第4のCML信号のロー信号であり、
前記nCMLバッファがさらに、
前記第2のNMOSの前記入力に結合し、さらに電圧源に結合した第4の抵抗を備え、前記第2のNMOSの前記出力が、前記第4のCML信号のハイ信号である、
請求項4に記載のシステム。 - 前記結合コンデンサ・モジュールが、
前記第2のCML信号のハイ入力信号を受け取り、前記第3のCML信号のハイ出力を生成するように構成される第1のコンデンサと、
前記第2のCML信号のロー入力信号を受け取り、前記第3のCML信号のロー出力を生成するように構成される第2のコンデンサと、を備える、請求項2ないし8のいずれか一項に記載のシステム。 - 前記帰還モジュールがさらに、
入力および出力を備える第1の抵抗を備え、前記第1の抵抗の前記入力が、前記第4のCML信号のロー出力に結合し、前記第1の抵抗の前記出力が、前記第3のCML信号のロー信号に結合し、
前記帰還モジュールがさらに、
入力および出力を備える第2の抵抗を備え、前記第2の抵抗の前記入力が、前記第4のCML信号のハイ出力に結合し、前記第2の抵抗の前記出力が、前記第3のCML信号のハイ信号に結合する、請求項2ないし9のいずれか一項に記載のシステム。 - 前記帰還モジュールがさらに、
入力および出力を備える第1の抵抗を備え、前記第1の抵抗の前記入力が、前記第4のCML信号のハイ出力に結合し、
前記帰還モジュールがさらに、
入力および出力を備える第2の抵抗を備え、前記第2の抵抗の前記出力が、前記第1の抵抗の前記出力に結合し、前記第2の抵抗の前記入力が、前記第4のCML信号のロー信号に結合し、
前記帰還モジュールがさらに、
入力および出力を備える第3の抵抗を備え、前記第3の抵抗の前記入力が、前記第1の抵抗の前記出力および前記第2の抵抗の前記出力に結合し、前記第3の抵抗の前記出力が、前記第3のCML信号のハイ信号に結合し、
前記帰還モジュールがさらに、
入力および出力を備える第4の抵抗を備え、前記第4の抵抗の前記入力が、前記第1の抵抗の前記出力および前記第2の抵抗の前記出力に結合し、前記第4の抵抗の前記出力が、前記第3のCML信号のロー信号に結合する、請求項2に記載のシステム。 - 前記nCMLバッファがさらに、
ゲート、入力、および出力を備える第1のNMOSであって、前記第1のNMOSの前記ゲートでnCML信号のハイ入力を受け取るように構成される第1のNMOSと、
ゲート、入力、および出力を備える第2のNMOSであって、前記第2のNMOSの前記ゲートでnCML信号のロー入力を受け取るように構成される第2のNMOSと、
ゲート、入力、および出力を備える第3のNMOSであって、前記第3のNMOSの前記ゲートでバイアス入力信号を受け取るように構成される第3のNMOSと、を備え、
前記第3のNMOSの前記入力が、前記第1のNMOSの前記出力および前記第2のNMOSの前記出力と結合し、前記第3のNMOSの前記出力が接地と結合し、
前記nCMLバッファがさらに、
前記第1のNMOSの前記入力と結合し、さらに電圧源と結合した第1の抵抗を備え、前記第1のNMOSの前記出力が、前記第2のCML信号のロー信号であり、
前記nCMLバッファがさらに、
前記第2のNMOSの前記入力と結合し、さらに電圧源と結合した第2の抵抗を備え、前記第2のNMOSの前記出力が、前記第4のCML信号のハイ信号である、請求項5に記載のシステム。 - 前記pCMLバッファが、
ゲート、入力、および出力を備える第1のPMOSであって、前記第1のPMOSの前記ゲートで前記第3のCML信号のハイ信号を受け取るように構成される第1のPMOSと、
ゲート、入力、および出力を備える第2のPMOSであって、前記第2のPMOSの前記ゲートで前記第3のCML信号のロー信号を受け取るように構成される第2のPMOSと、
ゲート、入力、および出力を備える第3のPMOSであって、前記第3のPMOSの前記ゲートでバイアス入力信号を受け取るように構成される第3のPMOSと、を備え、
前記第3のPMOSがさらに、入力電圧を受け取り、前記第1のPMOSの前記入力および前記第2のPMOSの前記入力に結合する出力信号を生成するように構成され、
前記pCMLバッファがさらに、
前記第1のPMOSの前記出力と結合し、さらに接地と結合した第3の抵抗を備え、
前記第1のPMOSの前記出力が、前記第4のCML信号のロー信号であり、
前記pCMLバッファがさらに、
前記第2のPMOSの前記出力と結合し、さらに接地と結合した第4の抵抗を備え、
前記第2のPMOSの前記出力が、前記第2のCML信号のハイ信号である、請求項6に記載のシステム。 - 前記第1の論理ファミリの前記信号がpCML信号であり、前記第2の論理ファミリの前記信号がnCML信号である、請求項2ないし13のいずれか一項に記載のシステム。
- 前記第1の論理ファミリの前記信号がnCML信号であり、前記第2の論理ファミリの前記信号がpCML信号である、請求項2ないし13のいずれか一項に記載のシステム。
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