CN201113973Y - 一种可减小功率噪声的mos电流模式逻辑电路 - Google Patents

一种可减小功率噪声的mos电流模式逻辑电路 Download PDF

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刘皓
喻骞宇
沈志远
邓志兵
张卫航
郭俊涛
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Abstract

本实用新型提供了一种可减小功率噪声的MOS电流模式逻辑电路。现有技术中无栓锁缓冲模块致使电路产生的功率噪声较大。本实用新型的可减小功率噪声的MOS电流模式逻辑电路包括一差分对、两电阻和一漏极连接在该差分对源极的恒流源MOS管，该两电阻的一端分别连接在该差分对的两漏极上，另一端连接在一电压源上，该电路的信号输入、输出端分别设置在该差分对的栅极和漏极，该电路还具有与该差分对并联且用于减小差分对栅源电压变化速率的栓锁缓冲模块，该栓锁缓冲模块包括两缓冲MOS管，该两缓冲MOS管的栅极分别连接在该差分对的两栅极上，该两缓冲MOS管的栅极和漏极相互连接。采用本实用新型的电路可大大减小功率噪声并克服PVT参数的影响。

Description

一种可减小功率噪声的MOS电流模式逻辑电路
技术领域
本实用新型涉及电流模式逻辑电路，尤其涉及一种可减小功率噪声的MOS电流模式逻辑电路。
背景技术
随着半导体工艺技术的发展，集成有互补式金属-氧化层-半导体(Complementary Metal-Oxide-Semiconductor，CMOS)的模拟电路和MOS电流模式逻辑(MOS current Mode logic，MCML)数字电路的片上系统(SystemOn a Chip，简称SOC)势必取代功能单一的集成电路，而成为微电子行业的主流技术。上述MCML电路对电源噪声具有极高的抗干扰性，但是，CMOS电路却易受到电源噪声的影响，故在设计具有CMOS电路和MCML电路的SOC时，需将MCML所产生的电源噪声降至最低以避免其对CMOS电路造成不良影响。另外，应用在传输速度高达G bit/s数量级的高速通信中的MCML电路的输出抖动因其较高的传输速率也需要非常关注。
参见图1，其显示了现有技术一的MCML电路结构，如图所示，该MCML电路主要包括由N沟道场效应管M1和M2构成的差分对、一端分别连接在M1和M2漏极的电阻负载R1和R2，该电阻负载R1和R2的另一端连接在电源上，以及漏极连接在M1和M2源极且由N沟道场效应管M3构成的恒流源，该恒流源通过设置在栅极的偏置电压Vbias来控制其保持恒流，该M1和M2的栅极分别为正负极输入信号INP和INN的输入端，该M2和M1的漏极分别为正负极输出信号OUTP和OUTN的输出端。图1中所示的MCML电路的输入信号上升或下降时，会造成差分对中M1或M2栅源电压VGS的直接跳变，从而会产生较大的功率噪声。
另外，上述MCML电路在理想状况下，其差分对M1和M2中有一个处于开启状态时，另一个必须彻底关掉，但是由于不同的工作环境所对应的工艺电压温度参数(Process Voltage Temperature；简称PVT)不同，且在输入偏置电流为常数且非常大(例如为20mA)时，由于一些PVT死角的存在，达到上述理想状态将非常困难。故MCML电路会在经过一些PVT死角时会产生较大的抖动，如此会进一步加大噪声。
为减小MCML电路所产生的功率噪声，现有技术二(专利号为7170324 B2的美国专利)在图1所示的MCML电路中作了改进，改进后的MCML电路如图2所示，其在N沟道场效应管M1和M2的栅极上分别并联了电容C2和C1。上述在M1和M2的栅极上并联电容的结构可以有效地减小功率噪声，但是大的输入电容会降低MCML电路的速度并影响输出的斜率，另外，增加电容会增加版图区域并影响差分输入N沟道场效应管的寄生参数。
参见图3，现有技术三(专利号为7068063B2的美国专利)提供了减小MCML电路所产生的功率噪声的另一种技术解决方案，如图所示输入信号IN通过I1和I2分别进入M1和M3或M2和M4，I1和I2由类似反相器的延迟单元组成，I1的延迟时间大于I2的延迟时间，依据MOS的特性，源电流和漏电流的改变通常发生在线性区，该专利所提出的MCML电路利用不同的延迟时间来控制输入信号的斜率，故可使MCML电路工作在线性区时斜率缓慢变化而在饱和区时却急剧变化。与现有技术二相比，现有技术三会使整个输入斜率变缓，于是MCML的速度问题就不会受到很大影响，该种构造同时可有效的减小接地噪声。
但是，现有技术三的电路并没有采用差分结构，容易受噪声干扰的影响，另外采用的器件很多，增大了版图区域。
因此，如何提供一种可减小功率噪声的MOS电流模式逻辑电路以在不影响速度的前提下减少功率噪声且减小PVT参数影响，已成为业界亟待解决的技术问题。
实用新型内容
本实用新型的目的在于提供一种可减小功率噪声的MOS电流模式逻辑电路，通过所述电路可大大减小其所产生的功率噪声，并减小PVT参数影响。
本实用新型的目的是这样实现的：一种可减小功率噪声的MOS电流模式逻辑电路，该电路包括一差分对、两电阻和一漏极连接在该差分对源极的恒流源MOS管，该两电阻的一端分别连接在该差分对的两漏极上，另一端连接在一电压源上，该电路的信号输入、输出端分别设置在该差分对的栅极和漏极，该电路还包括与该差分对并联且用于减小差分对栅源电压变化速率的栓锁缓冲模块，该栓锁缓冲模块包括两缓冲MOS管，该两缓冲MOS管的栅极分别连接在该差分对的两栅极上，该两缓冲MOS管的栅极和漏极相互连接。
在上述的所述的可减小功率噪声的MOS电流模式逻辑电路中，该差分对由N型场效应管构成。
在上述的所述的可减小功率噪声的MOS电流模式逻辑电路中，该恒流源MOS管为N型场效应管。
在上述的所述的可减小功率噪声的MOS电流模式逻辑电路中，该两缓冲MOS管均为N型场效应管。
与现有技术中MOS电流模式逻辑电路上无栓锁缓冲模块而产生较大的功率噪声相比，本实用新型的可减小功率噪声的MOS电流模式逻辑电路在差分对上并联一由两栅漏极互连的MOS管组成的栓锁缓冲模块，如此可有效减小差分对的栅源极间变化速率，进而可减小差分对的源漏电流变化速率，如此可在不影响速度的前提下有效减小MOS电流模式逻辑电路所产生的功率噪声，并大大减小PVT参数的影响。
附图说明
本实用新型的可减小功率噪声的MOS电流模式逻辑电路由以下的实施例及附图给出。
图1为现有技术一的MOS电流模式逻辑电路的电路图；
图2为现有技术二的MOS电流模式逻辑电路的电路图；
图3为现有技术三的MOS电流模式逻辑电路的电路图；
图4为本实用新型的可减小功率噪声的MOS电流模式逻辑电路的电路图；
图5为本实用新型中的场效应管的电特性图。
具体实施方式
以下将对本实用新型的可减小功率噪声的MOS电流模式逻辑电路作进一步的详细描述。
参见图4，本实用新型的可减小功率噪声的MOS电流模式逻辑电路4包括由N沟道场效应管M1和M2构成的差分对、两电阻R1和R2、恒流源MOS管M3和栓锁缓冲模块40。以下对可减小功率噪声的MOS电流模式逻辑电路4的上述构件进行详述。
电阻R1和R2的A端分别连接在所述差分对M1和M2漏极，B端连接在电压源VDD上；恒流源MOS管M3的漏极连接在差分对M1和M2源极，且其通过设置在其栅极的偏置电压VBIAS来控制其保持恒流；栓锁缓冲模块40与差分对M1和M2并联且用于减小差分对M1和M2栅源电压变化速率，所述栓锁缓冲模块40包括两缓冲MOS管M4和M5，所述两缓冲MOS管M4和M5的栅极分别连接在所述差分对M2和M1的两栅极上，所述两缓冲MOS管M4和M5的栅极和漏极相互连接。上述M1、M2、M4和M5的源极都连接在结点C上。
所述M1和M2的栅极分别为可减小功率噪声的MOS电流模式逻辑电路4的正负极输入信号INP和INN的输入端，所述M2和M1的漏极分别为正负极输出信号OUTP和OUTN的输出端。
在本实施例中，所述差分对M1和M2、所述恒流源MOS管M3以及所述两缓冲MOS管M4和M5均为N型场效应管。
以下将通过正负极输入信号INP和INN变化时，可减小功率噪声的MOS电流模式逻辑电路4随之所产生的功率噪声的变化来详细说明本实用新型的功效。
所述栓锁缓冲模块40将节点C的电位反馈到正负极输入信号INP和INN端即M1和M2的栅极，当在INP和INN变化时，其可减小差分对M1和M2的栅源电压VGS的变化速率，从而减小差分对M1和M2源漏电流ID的变化速率和功率噪声，其详情为：当INP上升至超过M1和M5的开启电压VGS(TH)时(INN对应的下降)，M1和M5导通，M2和M4截止，且M1工作在如图5所示的A点，随着INP继续上升及INN继续下降时，M1和M5的栅源电压VGS随之增加，M1此时会由于栓锁缓冲模块40将节点C的电压缓冲至输入端，会先由饱和区的A点进入线形区的B点，随后再由线性区的B点缓慢进入饱和区的C点，如此将会减小M1的栅源电压VGS的变化速率，进而减小流过共同节点C的电流的变化速率，最终减小MOS电流模式逻辑电路所产生的功率噪声。
需说明的是，所述栓锁缓冲模块40在通过减小栅源电压VGS的变化速率来减小功率噪声时，除上述通过缓冲来减小VGS的变化速率外，同时M4和M5本身还具有电容分量，故还通过所述电容分量来配合减小VGS的变化速率，但在减小VGS的变化速率时，却不改变MOS电流模式逻辑电路4信号输入的斜率和电路的速度。
另需说明的是，本实用新型的可减小功率噪声的MOS电流模式逻辑电路因为采用了栓锁缓冲模块40可有效抑制工艺、电压和温度(Process VoltageTemperature；简称PVT)因素在MOS电流模式逻辑电路4中所产生的抖动。
综上所述，本实用新型的可减小功率噪声的MOS电流模式逻辑电路在差分对上并联有由两栅漏极互连的MOS管构成的栓锁缓冲模块，如此可减小差分对的栅源极间变化速率，进而可减小差分对的源漏电流，如此可减小MOS电流模式逻辑电路所产生的功率噪声，并大大减小PVT参数的影响。

Claims (4)

1、一种可减小功率噪声的MOS电流模式逻辑电路，该电路包括一差分对、两电阻和一漏极连接在该差分对源极的恒流源MOS管，该两电阻的一端分别连接在该差分对的两漏极上，另一端连接在一电压源上，该电路的信号输入、输出端分别设置在该差分对的栅极和漏极，其特征在于，该电路还包括与该差分对并联且用于减小差分对栅源电压变化速率的栓锁缓冲模块，该栓锁缓冲模块包括两缓冲MOS管，该两缓冲MOS管的栅极分别连接在该差分对的两栅极上，该两缓冲MOS管的栅极和漏极相互连接。
2、如权利要求1所述的可减小功率噪声的MOS电流模式逻辑电路，其特征在于，该差分对由N型场效应管构成。
3、如权利要求1所述的可减小功率噪声的MOS电流模式逻辑电路，其特征在于，该恒流源MOS管为N型场效应管。
4、如权利要求1所述的可减小功率噪声的MOS电流模式逻辑电路，其特征在于，该两缓冲MOS管均为N型场效应管。
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