CN203911880U - 一种由衬底控制的d触发器 - Google Patents

Abstract

本实用新型公开了一种由衬底控制的D触发器，包括CLK端、D端、端、Q端、端、VDD端、GND端、用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块、用于提高工作速度的RS反相模块和用于输出结果的交叉耦合反相器、所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接。本实用新型提供的由衬底控制的D触发器，利用衬底控制方式，提高了D触发器的反应灵敏度，从而降低了D触发器的功耗。而且本实用新型还利用了RS反相模块可提高D触发器的工作速度。

Description

一种由衬底控制的D触发器

技术领域

本实用新型涉及数字逻辑电路设计，特别涉及一种由衬底控制的D触发器。

背景技术

灵敏放大器型D触发器（Sense Amplifier D Flip Flop)接受小的输入信号并将其放大以产生电源轨线至地轨线间的电压的摆幅。它广泛用于存储器内核和低摆幅总线驱动器中，用于提高性能或降低功耗。

目前，很多电路设计技术可以实现这类放大器，例如，可以通过一组交叉耦合的反相器实现上述功能。如图1所示，传统的CMOS（Complementary Metal Oxide  Semiconductor，互补金属氧化物半导体） SADFF的由4个PMOS（Positive channel Metal Oxide Semiconductor，正极性沟道金属氧化物半导体）管、5个NMOS（Negative channel-Metal-Ox，负极性沟道金属氧化物半导体）管和2个与非门RS触发器。其中，VDD为电源信号，GND为地信号，D为数据输入端，                                                为的反相输入，CLK为时钟控制信号，和为寄存器输出端。在传统的CMOS SADFF中，主要包括一对信号源匹配差分对和一个电流漏，在图1中，输入端和是一对信号源匹配差分对，MOS管M9为漏极为电流漏，现有其它的灵敏放大器型触发器都是在此电路基础上稍作改进。

然而，无论是传统SADFF，还是在此电路基础上稍微进行改进的SADFF，由于均采用差分电路结构，使整个器件的功耗非常大，而且工作速度有待提高，延时和截止频率方面也不尽如人意。

因而现有技术还有待改进和提高。

发明内容

鉴于上述现有技术的不足之处，本实用新型的目的在于提供一种由衬底控制的D触发器，能降低D触发器的功耗。

为了达到上述目的，本实用新型采取了以下技术方案：

一种由衬底控制的D触发器，包括CLK端、D端、端、Q端、端、VDD端和GND端，

用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块；

用于提高工作速度的RS反相模块；

用于输出结果的交叉耦合反相器；

所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接。

所述的由衬底控制的D触发器中，所述灵敏度放大模块包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第一输出节点、第二输出节点和第一网络节点；

所述第一MOS管的栅极连接D触发器的CLK端，第一MOS管的漏极连接所述第一输出节点，第一MOS管的源极和第一MOS管的衬底连接D触发器的VDD端；

所述第二MOS管的栅极连接所述第二输出节点，第二MOS管的漏极连接所述第一输出节点，第二MOS管的源极和第二MOS管的衬底连接D触发器的VDD端；

所述第三MOS管的栅极连接所述第一输出节点，第三MOS管的漏极连接所述第二输出节点，第三MOS管的源极和第三MOS管的衬底连接D触发器的VDD端；

所述第四MOS管的栅极连接D触发器的CLK端，第四MOS管的漏极连接所述第二输出节点，第四MOS管的源极和第四MOS管的衬底连接D触发器的VDD端；

所述第五MOS管的栅极连接所述第二输出节点，所述第五MOS管的漏极连接所述第一输出节点，第五MOS管的源极连接第一网络节点，第五MOS管的衬底连接D触发器的D端；

所述第六MOS管的栅极连接所述第一输出节点，第六MOS管的漏极连接所述第二输出节点，第六MOS管的源极连接所述第一网络节点，第六MOS管的衬底连接D触发器的端；

所述第七MOS管的栅极连接D触发器的CLK端，第七MOS管的漏极连接所述第一网络节点，所述第七MOS管的源极和第七MOS管的衬底接地。

所述的由衬底控制的D触发器中，所述第一MOS管、第二MOS管、第三MOS管和第四MOS管为P沟道MOS管，第五MOS管、第六MOS管和第七MOS管为N沟道MOS管。

所述的由衬底控制的D触发器中，所述RS反相模块包括：第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第三输出节点、第四输出节点和第二网络节点；

所述第八MOS管的栅极连接所述第二输出节点，第八MOS管的漏极连接所述第四输出节点，第八MOS管的源极和第八MOS管的衬底连接D触发器的VDD端；

所述第九MOS管的栅极连接所述第一输出节点，第九MOS管的漏极连接所述第三输出节点，第九MOS管的源极和第九MOS管的衬底连接D触发器的VDD端；

所述第十MOS管的栅极连接D触发器的D端，第十MOS管的漏极连接所述第四输出节点，第十MOS管的源极连接所述第二网络节点，所述第十MOS管的衬底接地；

所述第十一MOS管的栅极连接D触发器的端，第十一MOS管的漏极连接所述第三输出节点，第十一MOS管的源极连接所述第二网络节点，所述第十一MOS管的衬底接地；

所述第十二MOS管的栅极连接D触发器的CLK端，第十二MOS管的漏极连接所述第二网络节点，第十二MOS管的源极和第十二MOS管的衬底接地。

所述的由衬底控制的D触发器中，所述第八MOS管和第九MOS管为P沟道MOS管，第十MOS管、第十一MOS管和第十二MOS管为N沟道MOS管。

所述的由衬底控制的D触发器中，所述交叉耦合反相器包括第一反相器和第二反相器，所述第一反相器的输入端连接所述第四输出节点和D触发器的端，第一反相器的输出端连接D触发器的Q端；所述第二反相器的输入端连接所述第三输出节点和D触发器的Q端，第二反相器的输出端连接D触发器的端。

相较于现有技术，本实用新型提供的由衬底控制的D触发器，利用衬底控制方式，提高了D触发器的反应灵敏度，从而降低了D触发器的功耗。而且本实用新型还利用了RS反相模块可提高D触发器的工作速度。

附图说明

图1为传统CMOS SADFF的电路图。

图2为本实用新型由衬底控制的D触发器的结构框图。

图3为本实用新型由衬底控制的D触发器中灵敏度放大模块的电路图。

图4为本实用新型由衬底控制的D触发器中RS反相模块的电路图。

图5为本实用新型由衬底控制的D触发器的电路图。

图6为本实用新型由衬底控制的D触发器在时钟信号CLK控制下的时序图。

图7为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的功耗对比图。

图8为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q上升沿对比图。

图9为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q下降沿对比图。

具体实施方式

随着集成电路的发展，如何降低功耗提高速度是目前IC（integrated circuit，集成电路）设计者最关心的问题之一。衬底驱动技术是通过从MOS管的衬底端输入控制信号来改变MOS管的阈值电压，从而控制MOS管的工作电流。伪PMOS动态技术的优点是可以减少占用PCB板的面积、提高速度和减少寄生负载电容。

基于衬底驱动技术和伪PMOS动态技术，本实用新型对传统SADFF进行了创新，使输入信号从NMOS管的衬底输入，并把传统SADFF的两个与非门RS触发器改进为伪PMOS动态技术反相器和一对交叉耦合的反相器，从而能够有效降低功耗，并且具有更快的工作速度。此外，本实用新型提供的衬底控制的D触发器与传统灵敏放大器型D触发器相比，其工作电压更低，传输延时更少，建立时间为负值，并且更趋近时钟上升沿，保持时间更小，工作截止频率更高。

为使本实用新型的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

请参阅图2，其为本实用新型由衬底控制的D触发器的结构框图。如图2所示，本实用新型实施例提供的由衬底控制的D触发器包括灵敏度放大模块10、RS反相模块20和交叉耦合反相器30，所述灵敏度放大模块10、RS反相模块20和交叉耦合反相器30依次连接。其中，灵敏度放大模块10为D触发器的第一级电路，RS反相模块20为D触发器的第二级电路，交叉耦合反相器30为D触发器的第三级电路。

如图5所示，所述的D触发器具有CLK端、D端、端、Q端、端、VDD端、GND端，所述灵敏度放大模块10用于利用衬底控制方式，提高D触发器的反应灵敏度，从而降低D触发器的功耗，之后由RS反相模块20采用伪PMOS动态技术，提高D触发器的工作速度，再由交叉耦合反相器30降低D触发器的Q端和端的电压值转换的时间，最终输出信号Q和。

其中，所述灵敏度放大模块10为本实用新型提供的由衬底控制的D触发器用于降低功耗的核心部分。请一并参阅图3，其为本实用新型由衬底控制的D触发器中灵敏度放大模块的电路图。如图3所示，其包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第一输出节点S、第二输出节点R和第一网络节点net1。其中，所述第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4为P沟道MOS管，第五MOS管M5、第六MOS管M6和第七MOS管M7为N沟道MOS管。

如图3所示，所述第一MOS管M1的栅极连接D触发器的CLK端，第一MOS管M1的漏极连接所述第一输出节点S，第一MOS管M1的源极和第一MOS管M1的衬底连接D触发器的VDD端。

所述第二MOS管M2的栅极连接所述第二输出节点R，第二MOS管M2的漏极连接所述第一输出节点S，第二MOS管M2的源极和第二MOS管M2的衬底连接D触发器的VDD端。

所述第三MOS管M3的栅极连接所述第一输出节点S，第三MOS管M3的漏极连接所述第二输出节点R，第三MOS管M3的源极和第三MOS管M3的衬底连接D触发器的VDD端。

所述第四MOS管M4的栅极连接D触发器的CLK端，第四MOS管M4的漏极连接所述第二输出节点R，第四MOS管M4的源极和第四MOS管M4的衬底连接D触发器的VDD端。

所述第五MOS管M5的栅极连接所述第二输出节点R，所述第五MOS管M5的漏极连接所述第一输出节点S，第五MOS管M5的源极连接第一网络节点net1，第五MOS管M5的衬底连接D触发器的D端，输入信号D从第五MOS管M5的衬底处输入。

所述第六MOS管M6的栅极连接所述第一输出节点S，第六MOS管M6的漏极连接所述第二输出节点R，第六MOS管M6的源极连接所述第一网络节点net1，第六MOS管M6的衬底连接D触发器的端，输入信号从第六MOS管M6的衬底处输入。

所述第七MOS管M7的栅极连接D触发器的CLK端，第七MOS管M7的漏极连接所述第一网络节点net1，所述第七MOS管M7的源极和第七MOS管M7的衬底接地。

在本实用新型由衬底控制的D触发器中，输入信号D和从第五MOS管M5的衬底和第六MOS管M6的衬底输入，因为MOS管的背栅效应，NMOS管的衬底电位越高，其阈值电压越小，在同等栅压和漏源电压下，流过该NMOS管的电流就越大。因此D触发器的端和端只要稍微有点偏差，它们的偏差就会被反相放大到第二输出节点R和第一输出节点S之间，从而实现灵敏放大功能。本实用新型的D触发器利用衬底控制技术，只需输入信号D和稍有偏差，就有信号输出，这是本实用新型与传统SADFF利用一对差分信号输入的最大不同，从功耗大幅降低。

请一并参阅图2和图4，其中，图4为本实用新型由衬底控制的D触发器中RS反相模块的电路图。所述RS反相模块20包括：第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第三输出节点、第四输出节点和第二网络节点net2。其中，所述第八MOS管M8和第九MOS管M9为P沟道MOS管，第十MOS管M10、第十一MOS管M11和第十二MOS管M12为N沟道MOS管。

所述RS反相模块20为本实用新型的D触发器用于提高SADFF速度的关键部分，如图4所示，所述第八MOS管M8的栅极连接所述第二输出节点R，第八MOS管M8的漏极连接所述第四输出节点，第八MOS管M8的源极和第八MOS管M8的衬底连接D触发器的VDD端，本实施例中，所述第二输出节点R作为第二级电路的一个输入节点。

所述第九MOS管M9的栅极连接所述第一输出节点S，第九MOS管M9的漏极连接所述第三输出节点，第九MOS管M9的源极和第九MOS管M9的衬底连接D触发器的VDD端，本实施例中，所述第一输出节点S作为第二级电路的另一个输入节点。

所述第十MOS管M10的栅极连接D触发器的D端，第十MOS管M10的漏极连接所述第四输出节点，第十MOS管M10的源极连接所述第二网络节点net2，所述第十MOS管M10的衬底接地。

所述第十一MOS管M11的栅极连接D触发器的端，第十一MOS管M11的漏极连接所述第三输出节点，第十一MOS管M11的源极连接所述第二网络节点net2，所述第十一MOS管M11的衬底接地。

所述第十二MOS管M12的栅极连接D触发器的CLK端，第十二MOS管M12的漏极连接所述第二网络节点net2，第十二MOS管M12的源极和第十二MOS管M12的衬底接地。

当CLK端为低电平时，第一输出节点S和第二输出节点R都被充电到高电平，使第八MOS管M8、第九MOS管M9和第十二MOS管M12均截止，此时第三输出节点和第四输出节点为高阻态，对下一级电路（即交叉耦合反相器30）没有影响，因此D触发器的端和端的输出保持不变。

当CLK端为高电平时，此时这级电路（即RS反相模块20）处于伪PMOS工作状态，使第十二MOS管M12导通，第三输出节点和第四输出节点的输出信号由第一输出节点S、第二输出节点R、D端和端的输入信号控制。本实施例利用了伪PMOS电路特性与PMOS电路特性基本相同，但是伪PMOS电路能够使本实用新型的D触发器在近似相等的功耗下能以更快的速度工作。

请一并参阅图2和图5，其中，图5为本实用新型由衬底控制的D触发器的电路图。如图5所示，所述交叉耦合反相器30包括第一反相器INV1和第二反相器INV2，所述第一反相器INV1的输入端连接所述第四输出节点和D触发器的端，第一反相器INV1的输出端连接D触发器的Q端；所述第二反相器INV2的输入端连接所述第三输出节点和D触发器的Q端，第二反相器INV2的输出端连接D触发器的端。

本实施例通过所述交叉耦合反相器30降低D触发器的输出节点（即Q端和端）电压值转换的时间，并且能够使端和端的输出值保持不变直到下个时钟上升沿的到来，防止端和端的输出产生动态变化。本实施例中的两个反相器（即第一反相器INV1和第二反相器INV2）都是采用最小尺寸的CMOS管制造，因此输出节点的负载电容小到可以忽略不计。

以下结合图3、图4和图5，对本实用新型的由衬底控制的D触发器的工作原理进行详细说明：

当时钟信号CLK为低电平时（即输入D触发器的CLK端的信号为低电平时），第一MOS管M1和第四MOS管M4均导通，使第一级电路的第一输出节点S和第二输出节点R都充电到高电平。该第一输出节点S和第二输出节点R作为第二级电路的输入节点（即图4中的节点R和S）也为高电平；当时钟信号CLK为低电平时，第二级电路中的第八MOS管M8、第九MOS管M9和第十二MOS管M12均截止，此时第二级电路输出节点和（即第三输出节点和第四输出节点）为高阻值，使作为第三级电路的输入节点（即图5中的节点和）为高阻值不影响端和端的电平值，所以CLK端为低电平时不管输入信号（即输入D触发器的D端和端的信号）处于何种状态输出信号保持不变。

当时钟信号CLK上升沿到来时，第七MOS管M7导通，差分输入对端和端有效，第一输出节点S和第二输出节点R根据端和端的值开始放电。

当端为高电平、端为低电平时，第五MOS管M5的阈值电压比第六MOS管M6的阈值电压低，因此流过第五MOS管M5的电流比流过第六MOS管M6的电流更大，此时，第一输出节点S比第二输出节点R先放电到低电平，因为交叉耦合反相器30的作用，最终第一级电路的第一输出节点S稳定在低电平，第二输出节点R稳定在高电平。此时第二级电路的输入信号S（即图4中的节点S）为低电平、R（即图4中的节点R）为高电平、（即图4中的节点Ｄ）为高电平，（即图4中的节点）为低电平，使得第二级电路的第九MOS管M9、第十MOS管M10和第十二MOS管M12导通，第八MOS管M8和第十一MOS管M11截止，使得第二级电路输出信号为输入信号R的反相低电平，输出信号为输入信号S的反相高电平。低电平信号、高电平信号再在第三级电路中的交叉耦合反相器30作用下使得输出信号为高电平、为低电平（即Q端为高电平、端为低电平）。也就是说，在时钟信号的上升沿到来时，当输入信号为高电平、为低电平时，输出信号为高电平。

当端为低电平、端为高电平时，第六MOS管M6的阈值电压比第五MOS管M5的阈值电压低，因此流过第六MOS管M6的电流比流过第五MOS管M5的电流更大，此时，第二输出节点R比第一输出节点S先放电到低电平，因为交叉耦合反相器30的作用，最终第一级电路的第二输出节点R稳定在低电平，第一输出节点S稳定在高电平。作为第二级电路输入信号R为低电平的、S为高电平、为低电平，为高电平，使得第二级电路的第八MOS管M8、第十一MOS管M11和第十二MOS管M12导通，第九MOS管M9和第十MOS管M10截止，第二级电路的输出信号为高电平，为低电平。高电平信号、低电平信号再通过第三级电路的交叉耦合反相器30使得输出信号为低电平，为高电平。也就是说，在时钟上升沿到来时，当为低电平、为高电平时，输出为低电平。

综上当CLK上升沿到来时，输入信号D为高电平、且为低电平时，则输出信号Q为高电平；输入信号D为低电平、且为高电平则输出Q为低电平，即输出信号Q与输入信号D的值相同。

当时钟信号CLK保持为高电平的时候，第七MOS管M7导通，第一MOS管M1和第四MOS管M4截止，此时由第二MOS管M2和第五MOS管M5组成一个反相器，第三MOS管M3和第六MOS组成一个反相器，且两个反相器首尾相接，相互耦合构成耦合反相器。由于第二输出节点R和第一输出节点S在时钟信号上升沿阶段已经稳定到一个反相状态（即节点R与节点S逻辑值相反），差分电路不存在两路同时放电，所以在耦合反相器的作用下，节点R和节点S的电平保持不变，因此由上分析可知，输出信号和的值也将保持不变。

当时钟信号CLK下降沿到来时第一MOS管M1和第四MOS管M4都导通，第七MOS管M7截止使得第一级电路的第二输出节点R和第一输出节点S都重新充电到高电平。其作为第二级电路的输入节点R和S为高电平，当时钟信号CLK为低电平时，第二级电路中的第八MOS管M8、第九MOS管M9和第十二MOS管M12均截止，此时第三输出节点和第四输出节点为高阻值，其作为第三级电路的输入节点和为高阻值，不影响输出信号和的电平值，所以时钟信号CLK为低电平时不管输入信号D处于何种状态输出保持不变。

结合时钟信号CLK的上述四种状态分析可知，本实用新型的由衬底控制的D触发器只在时钟信号上升沿采集输入信号，输出逻辑电平值与输入信号相同，在时钟信号的其他工作状态（即时钟信号CLK为高电平、时钟信号CLK为低电平、时钟信号CLK下降沿）输出信号Q保持不变。如图6所示，D触发器只在时钟信号CLK上升沿采集输入信号D并输出相同逻辑值Q。在时钟其他工作状态（CLK为高电平，CLK为低电平，CLK下降沿）输出保持不变，验证了以上分析。

本实用新型由衬底控制的D触发器具有以下有益效果：

1、D触发器采用衬底控制技术，从衬底输入信号，大大降低了D触发器的功能。如图7所示，在图7中，L1为传统灵敏放大器型D触发器的功耗随电源电压变化的曲线，L2为衬底控制灵敏放大器型D触发器的功耗随电源电压变化的曲线。横轴表示电源电压值VDD，纵轴表示功耗值。由图7可知，本实用新型的D触发器的电源电压为0.8—1.8V时大幅度降低了功耗，在电源电压为0.6V-0.8V时降低幅度不明显，但也有少量降低。

2、D触发器通过采用伪PMOS技术，大大提高了工作速度，如图8和图9，其中，图8为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q上升沿对比图。图9为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q下降沿对比图。在图8中，L1为本实用新型的D触发器的输出信号上升过程的曲线，L2为传统D触发器的输出信号上升过程的曲线。横轴表示时间，纵轴表示Q的电压值。在图9中，图中L1为本实用新型的D触发器的输出信号下降过程的曲线，L2为传统D触发器的输出信号下降过程的曲线。横轴表示时间，纵轴表示Q的电压值。从图8和图9可知，本实用新型的D触发器的输出曲线的上升和下降时间更短，曲线更平滑。此外通过HSPICE（集成电路性能分析的电路模拟程序）测量可发现，改进后的D触发器相比传统SADFF传播延时更小，建立时间为负值且建立时间绝对值更小，保持时间也更小，截止频率更高。

综上所述，本实用新型采用衬底控制技术替代传统SADFF的栅端控制，并通过伪PMOS动态技术改进传统RS触发器，使得D触发器电路功耗降低，速度提高，此外D触发器的建立时间、保持时间、传输延时，截止频率各方面性能都得到了优化。

可以理解的是，对本领域普通技术人员来说，可以根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，而所有这些改变或替换都应属于本实用新型所附的权利要求的保护范围。

Claims (2)

1.一种由衬底控制的D触发器，包括CLK端、D端、 端、Q端、端、VDD端和GND端，其特征在于，还包括：

用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块；

用于提高工作速度的RS反相模块；

用于输出结果的交叉耦合反相器；

所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接；

其中，所述灵敏度放大模块包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第一输出节点、第二输出节点和第一网络节点；

所述第一MOS管的栅极连接D触发器的CLK端，第一MOS管的漏极连接所述第一输出节点，第一MOS管的源极和第一MOS管的衬底连接D触发器的VDD端；

所述第二MOS管的栅极连接所述第二输出节点，第二MOS管的漏极连接所述第一输出节点，第二MOS管的源极和第二MOS管的衬底连接D触发器的VDD端；

所述第三MOS管的栅极连接所述第一输出节点，第三MOS管的漏极连接所述第二输出节点，第三MOS管的源极和第三MOS管的衬底连接D触发器的VDD端；

所述第四MOS管的栅极连接D触发器的CLK端，第四MOS管的漏极连接所述第二输出节点，第四MOS管的源极和第四MOS管的衬底连接D触发器的VDD端；

所述第五MOS管的栅极连接所述第二输出节点，所述第五MOS管的漏极连接所述第一输出节点，第五MOS管的源极连接第一网络节点，第五MOS管的衬底连接D触发器的D端；

所述第六MOS管的栅极连接所述第一输出节点，第六MOS管的漏极连接所述第二输出节点，第六MOS管的源极连接所述第一网络节点，第六MOS管的衬底连接D触发器的端；

所述第七MOS管的栅极连接D触发器的CLK端，第七MOS管的漏极连接所述第一网络节点，所述第七MOS管的源极和第七MOS管的衬底接地；

其中，所述RS反相模块包括：第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第三输出节点、第四输出节点和第二网络节点；

所述第八MOS管的栅极连接所述第二输出节点，第八MOS管的漏极连接所述第四输出节点，第八MOS管的源极和第八MOS管的衬底连接D触发器的VDD端；

所述第九MOS管的栅极连接所述第一输出节点，第九MOS管的漏极连接所述第三输出节点，第九MOS管的源极和第九MOS管的衬底连接D触发器的VDD端；

所述第十MOS管的栅极连接D触发器的D端，第十MOS管的漏极连接所述第四输出节点，第十MOS管的源极连接所述第二网络节点，所述第十MOS管的衬底接地；

所述第十一MOS管的栅极连接D触发器的端，第十一MOS管的漏极连接所述第三输出节点，第十一MOS管的源极连接所述第二网络节点，所述第十一MOS管的衬底接地；

所述第十二MOS管的栅极连接D触发器的CLK端，第十二MOS管的漏极连接所述第二网络节点，第十二MOS管的源极和第十二MOS管的衬底接地；

其中，所述交叉耦合反相器包括第一反相器和第二反相器，所述第一反相器的输入端连接所述第四输出节点和D触发器的端，第一反相器的输出端连接D触发器的Q端；所述第二反相器的输入端连接所述第三输出节点和D触发器的Q端，第二反相器的输出端连接D触发器的端。

2.根据权利要求1所述的由衬底控制的D触发器，其特征在于，所述第一MOS管、第二MOS管、第三MOS管和第四MOS管为P沟道MOS管，第五MOS管、第六MOS管和第七MOS管为N沟道MOS管。

3. 根据权利要求2所述的由衬底控制的D触发器，其特征在于，所述第八MOS管和第九MOS管为P沟道MOS管，第十MOS管、第十一MOS管和第十二MOS管为N沟道MOS管。