CN203608178U - 基于浮栅mos管的增强型动态全加器 - Google Patents

Abstract

本实用新型公开了一种基于浮栅MOS管的增强型动态全加器设计，包括互补进位输出电路和互补本位和电路；所述互补进位输出电路产生互补的进位输出信号c₊和所述互补本位和电路产生互补的本位和信号s和同时信号作为所述互补本位和电路的一个输入信号；所述互补进位输出电路包含：时钟动态控制电路，包括pMOS管m3和m7，nMOS管m6和m4；两个稳压箝位电路，包括pMOS管m2和普通反相器INV1，pMOS管m8和普通反相器INV2；输入控制电路，包括三输入浮栅nMOS管m1和普通nMOS管m5；所述互补本位和电路包含：时钟动态控制电路，包括pMOS管m11和m15，nMOS管m12和m14；两个稳压箝位电路，包括pMOS管m10和普通反相器INV3，pMOS管m16和普通反相器INV4。本实用新型的有益效果是：简化了电路结构，减小了功耗。

Description

基于浮栅MOS管的增强型动态全加器

技术领域

本实用新型涉及一种全加器，更具体说，它涉及一种基于浮栅MOS管的增强型动态全加器。

背景技术

在集成电路的发展史中，数据运算一直扮演着重要的角色。加法运算是最常见的数据运算，加法器是数字集成电路系统中最基础、最核心的部分之一。在一些基本的数字系统包括数字信号处理（DSP）、中央处理器（CPU）、算术逻辑运算单元（ALU）中，加法器更是必不可少的组成部分。正是由于加法运算如此广泛的应用，对于高性能加法器的设计一直是众多学者研究的热点。

随着便携式设备的增多，集成电路对于体积和功耗的要求也更加严格。在实现低功耗的方法中，动态电路引起越来越多的关注。在动态电路中，动态能耗控制是一项极为重要的功能，它针对电路器件是否在使用及使用的程度，通过开关来控制器件，使得不需要工作的器件关闭，从而不消耗能量。同时动态电路在速度、芯片面积等方面也比静态电路有优势。

多输入浮栅MOS器件是一种具有复杂功能的MOS管，它具有多个输入栅极和一个浮栅极，大大增强了单个晶体管的功能，从而有效地降低了整个电路的复杂度，大大减少了互连线数.另一方面，由于多输入浮栅MOS管对栅极电平的加权求和是通过输入栅与浮栅间的电容耦合来实现的，因此具有极低功耗的特点。

对于传统的动态全加器，1位的全加器单元有3个输入信号（x、y、c₀）和2个输出信号（s、c₊）。输出信号中的s是本位和，c₊是进位输出信号。两个输出信号可以分别表示为：

$s=x\⊕y\⊕c_0=\stackrel{\‾}{x}\·y\·c_0+x\·\stackrel{\‾}{y}\·c_0+x\·y\·{\stackrel{\‾}{c}}_0+x\·y\·c_0---\left(1\right)$

c₊＝x·y+y·c₀+x·c₀                   （2）

根据（1）和（2）构建出的28个晶体管和4个普通反相器的CMOS逻辑的动态全加器电路结构如图1所示。图1中的全加器是目前最简单的动态级联型全加器设计。

上述动态全加器能够很好的实现其逻辑功能，但是存在一些影响功耗和集成度的问题。

第一，输入信号（x、y、c₀）通过2对3个晶体管的串联实现，存在较长的充放电通路的问题。

第二，输出信号s和c₊分别通过两个独立的电路实现，而实际上s和c₊存在一定的关系，因此使得电路结构更加复杂。

加法器的真值表如下所示：

根据该真值表可以得到输出s和c₊之间的关系如（3）和（4）所示：

上述两个问题，使得该全加器电路在功耗和集成度上存在很大的局限。

发明内容

本实用新型的目的是克服现有技术中的不足，提供一种结构合理，功耗低和工作状态可控的基于浮栅MOS管的增强型动态全加器。

这种基于浮栅MOS管的增强型动态全加器，包括互补进位输出电路和互补本位和电路；所述互补进位输出电路产生互补的进位输出信号c₊和所述互补本位和电路产生互补的本位和信号s和

同时信号作为所述互补本位和电路的一个输入信号；

所述互补进位输出电路包含：时钟动态控制电路，包括pMOS管m3和m7，nMOS管m6和m4；两个稳压箝位电路，包括pMOS管m2和普通反相器INV1，pMOS管m8和普通反相器INV2；输入控制电路，包括三输入浮栅nMOS管m1和普通nMOS管m5；

所述互补本位和电路包含：时钟动态控制电路，包括pMOS管m11和m15，nMOS管m12和m14；两个稳压箝位电路，包括pMOS管m10和普通反相器INV3，pMOS管m16和普通反相器INV4；输入控制电路，包括四输入浮栅nMOS管m9和普通nMOS管m13；

所述pMOS管m3、m7、m2、m8、m11、m15、m10和m16的源级接工作电压VDD，所述nMOS管m4和m12的源级接地；

所述pMOS管m3和m7，nMOS管m6和m4，pMOS管m11和m15以及nMOS管m12和m14的栅极均接时钟信号clk；所述三输入nMOS管m1的三个输入分别接x、y、c₀；所述普通反相器INV1和INV2的输出分别接进位输出信号c₊和

所述四输入nMOS管m9的四个输入分别接x、y、c₀和

其中

的权重是其余三个输入权重的2倍；所述普通反相器INV3和INV4的输出分别接本位和信号s和

所述稳压箝位电路中pMOS管m2、m8、m10、m16的栅极分别接输出信号c₊、

s、

本实用新型的有益效果是：电路利用了浮栅MOS管所具有的阈值易于控制这一自然属性，用多输入浮栅nMOS管替代了原有方案中的串联逻辑树，仅需通过在n型浮栅MOS管中增加一个输入端就可以方便的实现加运算，极大的减少了电路中普通MOS管和互联线的运用，简化了电路结构，减小了功耗；通过逻辑化简，运用进位输出

作为一个控制端来控制互补本位和电路，增加了整个电路的关联度，简化了电路。同时动态技术的运用，进一步灵活的控制了电路的工作过程和状态，降低了电路功耗。

附图说明

图1为现有的最简单的动态级联型全加器电路；

图2是n型和p型多输入浮栅MOS管符号和电容模型；

图3是一种基于浮栅MOS管的增强型动态全加器电路；

图4是在50MHz时钟频率下图3所示电路的瞬态功能仿真特性图，横坐标为时间，单位是ns，纵坐标为电压，单位是V。

具体实施方式

下面结合附图和实施例对本实用新型做进一步描述。虽然本实用新型将结合较佳实施例进行描述，但应知道，并不表示本实用新型限制在所述实施例中。相反，本实用新型将涵盖可包含在有附后权利要求书限定的本实用新型的范围内的替换物、改进型和等同物。

多输入浮栅MOS管是近年来提出的一种具有功能性强、阈值控制灵活等特点的新型器件，人们已在模拟、数字和神经网络等多个领域对它的应用开展了深入研究。这种器件的加工工艺与标准的双层多晶硅CMOS工艺完全兼容，它的符号表示及其电容模型如图2所示。它具有多个输入栅极和一个浮栅极，其中浮栅由第一层多晶硅形成，多个输入控制栅则由第二层多晶硅形成。输入端与浮栅之间通过电容实现耦合。图中V_F表示浮栅上的电压，V₀为衬底电压，V₁、V₂、……、V_n为输入信号电压。C₀是浮栅与衬底之间的耦合电容，它主要由栅氧化层电容C_ox构成，C₁、C₂、……、C_n为各个输入栅与浮栅之间的耦合电容。

图中D和S分别表示漏极和源极。浮栅上的净电荷Q_F由下式给出：

$Q_F=\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{C}_i(V_F-V_i)=V_F\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{C}_i-\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{C}_i{V}_i;---\left(5\right)$

对于n沟道浮栅MOS管，衬底接地，因此V₀=0。假设浮栅上的初始电荷为零，根据电荷守恒定律，由上式可得：

$V_F=\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{w}_i{V}_i;---\left(6\right)$

$w_i=\frac{C_i}{C_0+\underset{j=1}{\overset{n}{\mathrm{\Σ}}}{C}_j};---\left(7\right)$

设V_T为由浮栅端看进去的管子的阈值电压，则当V_F>V_T时管子导通。由式（6）和（7）可以看出，多输入浮栅MOS管能够对各栅极输入信号加权求和，用计算得到的求和结果去控制MOS管的“开”和“关”。注意到它在浮栅上进行的所有输入信号的加权求和运算是利用电容耦合效应以电压模式来进行的，这显示了它具有比电流模式求和技术更优秀的低功耗特性。如果以V₁作为输入端，其他输入端作为控制端，则有：

$V_1>\frac{\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{C}_i}{C_i}{V}_T-\frac{C_2}{C_1}{V}_2-...-\frac{C_n}{C_1}{V}_n;---\left(8\right)$

这样，由V₁端看进去的管子的阈值电压V^* _t1可以表示为：

${V^{*}}_{t1}=\frac{\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{C}_i}{C_1}{V}_T-\frac{C_2}{C_1}{V}_2-...-\frac{C_n}{C_1}{V}_n;---\left(9\right)$

上式表明，无需调整V_T，只要通过改变耦合电容之间的比例关系或改变控制端电压V_i就可以改变浮栅MOS管相对于输入信号V₁的阈值电压，从而控制MOS管的导通和截止。对于p沟道浮栅MOS管，衬底通常接电路最高电压源（如V_DD），因此式（5）中V₀=V_DD，式（6）-（9）需作相应修正。

本实用新型的一种基于浮栅MOS管的增强型动态全加器电路如图3所示。

包括互补进位输出电路和互补本位和电路。

所述互补进位输出电路产生互补的进位输出信号c₊和

所述互补本位和电路产生互补的本位和信号s和

同时

信号作为所述互补本位和电路的一个输入信号。

所述互补进位输出电路包含：时钟动态控制电路，包括pMOS管m3和m7，nMOS管m6和m4；两个稳压箝位电路，包括pMOS管m2和普通反相器INV1，pMOS管m8和普通反相器INV2；输入控制电路，包括三输入浮栅nMOS管m1和普通nMOS管m5。

所述互补本位和电路包含：时钟动态控制电路，包括pMOS管m11和m15，nMOS管m12和m14；两个稳压箝位电路，包括pMOS管m10和普通反相器INV3，pMOS管m16和普通反相器INV4；输入控制电路，包括四输入浮栅nMOS管m9和普通nMOS管m13。

所述pMOS管m3、m7、m2、m8、m11、m15、m10和m16的源级接工作电压VDD，所述nMOS管m4和m12的源级接地。

所述时钟动态控制端，包括pMOS管m3和m7，nMOS管m6和m4及pMOS管m11和m15，nMOS管m12和m14的栅极接时钟信号clk；所述三输入nMOS管m1的三个输入分别接x、y、c₀；所述普通反相器INV1和INV2的输出分别接进位输出信号c₊和

所述四输入nMOS管m9的四个输入分别接x、y、c₀和

所述普通反相器INV3和INV4的输出分别接本位和信号s和

所述稳压箝位电路中pMOS管m2、m8、m10、m16的栅极分别接输出信号c₊、

s、

本设计中所采用的三输入浮栅MOS管m1的输入端（V1=x、V2=y、V3=c₀）权重相同，即C1=C2=C3=C；

根据公式（4）只需 $\frac{V1*C1+V2*C2+V3*C3}{C1+C2+C3}\≥V_T=\frac{V_H}{2}$

m1导通，即 $\frac{V1+V2+V3}{3}\≥V_T=\frac{V_H}{2}---\left(10\right)$

本设计中所采用的四输入浮栅MOS管的m9的输入端（V1=x、V2=y、V3=c₀、

的权重为：C1=C2=C3=C，C4=2C；

根据公式（4），只需 $\frac{V1*C1+V2*C2+V3*C3+V4*C4}{C1+C2+C3+C4}\≥V_T=\frac{V_H}{2}$

m9导通，即 $\frac{V1+V2+V3+2V4}{5}\≥V_T=\frac{V_H}{2}---\left(11\right)$

当clk为低电平时，所述一种基于浮栅MOS管的增强型动态全加器电路处于预充电状态，时钟动态控制电路将输出c₊、s、预置为低电平，同时箝位电路将输出电压进一步稳定。

当clk为高电平时，所述一种基于浮栅MOS管的增强型动态全加器电路处于运算求值状态，此时互补进位输出电路和互补本位和电路的工作状态分别为：

输入x、y、c₀通过三输入nMOS浮栅管m1决定c₊的输出，并通过m5管决定

的状态，根据公式(10)当三个输入中有两个为高电平，m1导通，c₊为高电平，m5截止，

为低电平，即当三个输入中有两个及以上的输入为1时，全加器的进位输出为1；反之相同。

输入x、y、c₀和

通过四输入nMOS浮栅管m9决定s的状态，并通过m13管决定

的状态，根据公式(11)当为1时，x、y、c₀中只要有一个为1，m9导通，s为高电平，m13截止，

保持低电平，即如果全加器的进位为0（即三个输入中最多只有一个为1），那么无论x、y、c₀中哪一个为1，和都为1；当

为0时，当x、y、c₀都为1时，m9导通，s为高电平，m13截止，

保持低电平，即如果全加器的进位为1（即三个输入中有两个及以上的输入为1），只有三个输入都是1时，和为1。

采用TSMC0.35μm双层多晶硅CMOS工艺参数，并取电源VDD的电压VDD=1.5V，在时钟频率为50MHz频率时，图4给出了经HSPICE模拟得到的电压传输曲线。模拟结果显示了其正确的功能特性。

Claims (1)

1.一种基于浮栅MOS管的增强型动态全加器，其特征在于：包括互补进位输出电路和互补本位和电路；所述互补进位输出电路产生互补的进位输出信号c₊和所述互补本位和电路产生互补的本位和信号s和

同时

信号作为所述互补本位和电路的一个输入信号； 

所述互补进位输出电路包含：时钟动态控制电路，包括pMOS管m3和m7，nMOS管m6和m4；两个稳压箝位电路，包括pMOS管m2和普通反相器INV1，pMOS管m8和普通反相器INV2；输入控制电路，包括三输入浮栅nMOS管m1和普通nMOS管m5； 

所述互补本位和电路包含：时钟动态控制电路，包括pMOS管m11和m15，nMOS管m12和m14；两个稳压箝位电路，包括pMOS管m10和普通反相器INV3，pMOS管m16和普通反相器INV4；输入控制电路，包括四输入浮栅nMOS管m9和普通nMOS管m13； 

所述pMOS管m3、m7、m2、m8、m11、m15、m10和m16的源级接工作电压VDD，所述nMOS管m4和m12的源级接地； 

所述pMOS管m3和m7，nMOS管m6和m4，pMOS管m11和m15以及nMOS管m12和m14的栅极均接时钟信号clk；所述三输入nMOS管m1的三个输入分别接x、y、c₀；所述普通反相器INV1和INV2的输出分别接进位输出信号c₊和

所述四输入nMOS管m9的四个输入分别接x、y、c₀和其中

的权重是其余三个输入权重的2倍；所述普通反相器INV3和INV4的输出分别接本位和信号s和

所述稳压箝位电路中pMOS管m2、m8、m10、m16的栅极分别接输出信号c₊、s、

。

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