CN106385250A - 一种基于FinFET分栅结构互补对称逻辑的同或异或电路 - Google Patents

Abstract

本发明公开了一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管，所述的第一FinFET管、所述的第三FinFET管、所述的第四FinFET管和所述的第七FinFET管为P型FinFET管，所述的第二FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第八FinFET管为N型FinFET管，所述的第一FinFET管和所述的第六FinFET管鳍的个数均为3，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1；优点是在不影响电路性能的基础上，面积、功耗和时延均较小，且驱动能力较强。

Description

一种基于FinFET分栅结构互补对称逻辑的同或异或电路

技术领域

本发明涉及一种同或异或电路，尤其是涉及一种基于FinFET分栅结构互补对称逻辑的同或异或电路。

背景技术

随着应用需求的日益提高，数字电子系统对速度和功耗的要求不断提高。全加器作为数字电子系统中的一种基本单元，它不仅能完成加法,还能参与减法、乘法和除法等运算，被广泛运用在大规模的集成电路设计中，全加器性能的优劣对数字电子系统性能的影响特别重要。同或异或电路是一种基本逻辑单元，目前已广泛应用于全加器的设计中，作为全加器的重要组成部分之一，提高同或异或电路的速度和降低同或异或电路的功耗变得尤为重要。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种互补式金氧半导体(CMOS)晶体管，具有高速、低功耗和面积小等优点。目前FinFET管已被应用于同或异或电路的设计领域。

目前，采用FinFET管设计的同或异或电路主要有两种，第一种是图1所示的基于FinFET器件同栅结构静态互补逻辑的同或异或电路，第二种是图2所示的基于FinFET器件同栅结构传输门逻辑的同或异或电路。基于FinFET器件同栅结构静态互补逻辑的同或异或电路采用互补对称逻辑产生异或信号，再由反相器产生同或信号，虽然该电路无静态功耗且电平质量高，但是需要FinFET管数量较大，势必会造成版图面积增大，同时，由于该同或异或电路的输入信号有四个(A、B、为A的反相信号，为B的反相信号)，输入信号(和)是通过额外配备形成反相器功能的FinFET管将输入信号(A和B)转换得到的，由此必然会增加关键跳变节点，导致该同或异或电路功耗和时延的增加，漏电流功耗很大。基于FinFET器件同栅结构传输门逻辑的同或异或电路使用传输门逻辑实现异或信号再通过反相器产生同或信号，虽然传输管逻辑不会造成输出电平的阈值损失，但是其采用的FinFET管数量较大，同样会造成版图面积增大，而且该同或异或电路的输入信号也有四个(A、B、为A的反相信号，为B的反相信号)，输入信号(和)是通过额外配备形成反相器功能的FinFET管将输入信号(A和B)转换得到的，由此该同或异或电路功耗和时延也较大，漏电流功耗很大，而且，该同或异或电路的输入信号通过传输门的源极接入，由此会导致在输出同或异或信号时驱动能力不足。

发明内容

本发明所要解决的技术问题是提供一种在不影响电路性能的基础上，面积、功耗和时延均较小，且驱动能力较强的基于FinFET分栅结构互补对称逻辑的同或异或电路。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管，所述的第一FinFET管、所述的第三FinFET管、所述的第四FinFET管和所述的第七FinFET管为P型FinFET管，所述的第二FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第八FinFET管为N型FinFET管，所述的第一FinFET管和所述的第六FinFET管鳍的个数均为3，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1；所述的第一FinFET管的源极、所述的第三FinFET管的源极和所述的第七FinFET管的源极均接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第五FinFET管的前栅和所述的第五FinFET管的背栅连接，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第三FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的同或异或电路的第一输入端，所述的第一FinFET管的背栅、所述的第二FinFET管的背栅、所述的第三FinFET管的背栅和所述的第六FinFET管的背栅连接且其连接端为所述的同或异或电路的第二输入端，所述的第二FinFET管的源极、所述的第五FinFET管的源极、所述的第六FinFET管的源极和所述的第八FinFET管的源极均接地，所述的第三FinFET管的漏极和所述的第四FinFET管的源极连接，所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第六FinFET管的漏极、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的前栅和所述的第八FinFET管的背栅连接且其连接端为所述的同或异或电路的同或输出端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的同或异或电路的异或输出端。

所述的第一FinFET管和所述的第六FinFET管为高阈值FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管为低阈值FinFET管。该电路中，采用

高阈值的N型FinFET管、高阈值P型FinFET管、低阈值的N型FinFET管和低阈值的P型FinFET管配合使用，在保证电路速度的基础上，进一步减少电路的漏功耗。

所述的第一FinFET管和所述的第六FinFET管的阈值电压为0.6V，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管的阈值电压为0.1v。

与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管这八个FinFET管构成同或异或电路，采用较少的FinFET管实现了或异或功能，减少了版图面积和功耗，本发明的同或异或电路的输入信号只有两种(A、B)，不需要额外配备形成反相器功能的FinFET管将输入信号(A和B)转换为其反相信号，由此可以减少关键跳变节点的数量，从而降低功耗和时延，减少漏电流功耗，而且本发明的同或异或电路每一级输出信号都有驱动电压驱动，输出同或异或信号有较强的驱动能力，由此，本发明的同或异或电路在不影响电路性能的基础上，面积、功耗和时延均较小，且驱动能力较强。

附图说明

图1为现有的基于FinFET器件同栅结构静态互补逻辑的同或异或电路的电路图；

图2为现有的基于FinFET器件同栅结构传输门逻辑的同或异或电路的电路图；

图3为本发明的基于FinFET分栅结构互补对称逻辑的同或异或电路的电路图；

图4为标准电压(1v)下，本发明的基于FinFET器件分栅结构静态互补逻辑的同或异或电路在BSIMIMG标准工艺下的仿真波形图；

图5为超阈值电压(0.8v)下，本发明的基于FinFET器件分栅结构静态互补逻辑的同或异或电路在BSIMIMG标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图3所示，一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8，第一FinFET管M1、第三FinFET管M3、第四FinFET管M4和第七FinFET管M7为P型FinFET管，第二FinFET管M2、第五FinFET管M5、第六FinFET管M6和第八FinFET管M8为N型FinFET管，第一FinFET管M1和第六FinFET管M6鳍的个数均为3，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8鳍的个数均为1；第一FinFET管M1的源极、第三FinFET管M3的源极和第七FinFET管M7的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接，第一FinFET管M1的前栅、第二FinFET管M2的前栅、第三FinFET管M3的前栅和第六FinFET管M6的前栅连接且其连接端为同或异或电路的第一输入端，第一FinFET管M1的背栅、第二FinFET管M2的背栅、第三FinFET管M3的背栅和第六FinFET管M6的背栅连接且其连接端为同或异或电路的第二输入端，第二FinFET管M2的源极、第五FinFET管M5的源极、第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第三FinFET管M3的漏极和第四FinFET管M4的源极连接，第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的漏极、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第八FinFET管M8的背栅连接且其连接端为同或异或电路的同或输出端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为同或异或电路的异或输出端。

实施例二：如图3所示，一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8，第一FinFET管M1、第三FinFET管M3、第四FinFET管M4和第七FinFET管M7为P型FinFET管，第二FinFET管M2、第五FinFET管M5、第六FinFET管M6和第八FinFET管M8为N型FinFET管，第一FinFET管M1和第六FinFET管M6鳍的个数均为3，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8鳍的个数均为1；第一FinFET管M1的源极、第三FinFET管M3的源极和第七FinFET管M7的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接，第一FinFET管M1的前栅、第二FinFET管M2的前栅、第三FinFET管M3的前栅和第六FinFET管M6的前栅连接且其连接端为同或异或电路的第一输入端，第一FinFET管M1的背栅、第二FinFET管M2的背栅、第三FinFET管M3的背栅和第六FinFET管M6的背栅连接且其连接端为同或异或电路的第二输入端，第二FinFET管M2的源极、第五FinFET管M5的源极、第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第三FinFET管M3的漏极和第四FinFET管M4的源极连接，第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的漏极、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第八FinFET管M8的背栅连接且其连接端为同或异或电路的同或输出端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为同或异或电路的异或输出端。

本实施例中，第一FinFET管M1和第六FinFET管M6为高阈值FinFET管，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8为低阈值FinFET管。

实施例三：如图3所示，一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8，第一FinFET管M1、第三FinFET管M3、第四FinFET管M4和第七FinFET管M7为P型FinFET管，第二FinFET管M2、第五FinFET管M5、第六FinFET管M6和第八FinFET管M8为N型FinFET管，第一FinFET管M1和第六FinFET管M6鳍的个数均为3，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8鳍的个数均为1；第一FinFET管M1的源极、第三FinFET管M3的源极和第七FinFET管M7的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接，第一FinFET管M1的前栅、第二FinFET管M2的前栅、第三FinFET管M3的前栅和第六FinFET管M6的前栅连接且其连接端为同或异或电路的第一输入端，第一FinFET管M1的背栅、第二FinFET管M2的背栅、第三FinFET管M3的背栅和第六FinFET管M6的背栅连接且其连接端为同或异或电路的第二输入端，第二FinFET管M2的源极、第五FinFET管M5的源极、第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第三FinFET管M3的漏极和第四FinFET管M4的源极连接，第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的漏极、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第八FinFET管M8的背栅连接且其连接端为同或异或电路的同或输出端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为同或异或电路的异或输出端。

本实施例中，第一FinFET管M1和第六FinFET管M6为高阈值FinFET管，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8为低阈值FinFET管。

本实施例中，第一FinFET管M1和第六FinFET管M6的阈值电压为0.6V，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8的阈值电压为0.1v。

为了验证本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路的优越性，在BSIMIMG标准工艺下，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路分别与现有的基于FinFET器件同栅结构互补对称逻辑同或异或电路和基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能进行比较。使用电路仿真工具HSPICE在电路的输入频率为200MHz、500MHz、800MHz、1GHz的条件下对三种电路结构进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下，本发明的基于FinFET器件分栅结构静态互补逻辑的同或异或电路在BSIMIMG标准工艺下的仿真波形图如图3所示；超阈值电压(0.8v)下，本发明的基于FinFET器件分栅结构静态互补逻辑的同或异或电路在BSIMIMG标准工艺下的仿真波形图如图4所示。

超阈值条件下(电源电压为0.8V)，电路输入频率200MGHZ时，本发明基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表1所示。

表1

从表1可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了44.2％和降低了31.3％,功耗延时积分别降低了45.9％和降低了28.8％。

超阈值条件下(电源电压为0.8V)，电路输入频率500MGHZ时，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构静态互补逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表2所示。

表2

从表2可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了36.7％和降低了19.2％,功耗延时积分别降低了48.4％和降低了16.3％。

超阈值条件下(电源电压为0.8V)，电路输入频率800MGHZ时，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表3所示。

表3

从表3可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了31.4％和降低了9.9％,功耗延时积分别降低了43.9％和降低了6.7％。

超阈值条件下(电源电压为0.8V)，电路输入频率1GHZ时，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表4所示。

表4

从表4可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了28.5％和降低了37.9％,功耗延时积分别降低了41.7％和降低了1.6％。

由上述比较结果可知，在不影响电路性能的前提下，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路相比晶体管数量减少了，延时、平均功耗、功耗延时积得到了很大优化；本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管的数量减少了，平均功耗和功耗延时积得到了很大的优化。

Claims (3)

1.一种基于FinFET分栅结构互补对称逻辑的同或异或电路，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管，所述的第一FinFET管、所述的第三FinFET管、所述的第四FinFET管和所述的第七FinFET管为P型FinFET管，所述的第二FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第八FinFET管为N型FinFET管，所述的第一FinFET管和所述的第六FinFET管鳍的个数均为3，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1；

所述的第一FinFET管的源极、所述的第三FinFET管的源极和所述的第七FinFET管的源极均接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第五FinFET管的前栅和所述的第五FinFET管的背栅连接，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第三FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的同或异或电路的第一输入端，所述的第一FinFET管的背栅、所述的第二FinFET管的背栅、所述的第三FinFET管的背栅和所述的第六FinFET管的背栅连接且其连接端为所述的同或异或电路的第二输入端，所述的第二FinFET管的源极、所述的第五FinFET管的源极、所述的第六FinFET管的源极和所述的第八FinFET管的源极均接地，所述的第三FinFET管的漏极和所述的第四FinFET管的源极连接，所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第六FinFET管的漏极、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的前栅和所述的第八FinFET管的背栅连接且其连接端为所述的同或异或电路的同或输出端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的同或异或电路的异或输出端。

2.根据权利要求1所述的一种基于FinFET分栅结构互补对称逻辑的同或异或电路，其特征在于所述的第一FinFET管和所述的第六FinFET管为高阈值FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管为低阈值FinFET管。

3.根据权利要求2所述的一种基于FinFET分栅结构互补对称逻辑的同或异或电路，其特征在于所述的第一FinFET管和所述的第六FinFET管的阈值电压为0.6V，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管和所述的第八FinFET管的阈值电压为0.1v。