CN106505995A - 一种基于FinFET器件的单轨电流模一位全加器 - Google Patents

Abstract

本发明公开了一种基于FinFET器件的单轨电流模一位全加器，包括依次连接的偏置电路、求和输出电路和进位输出电路，求和输出电路包括第三P型FinFET管、与第三P型FinFET管分别连接的第四P型FinFET管和第四N型FinFET管；第四N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管连接；第七N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管、并联的第九N型FinFET管和第十N型FinFET管分别连接。本发明采用差分的单轨电流模结构，在FinFET 单轨电流模下拉网路中N型FinFET管采取并联结构来实现多输入“或非”功能，避免了N型FinFET管间的串联配置，从而优化了电路性能，使得电路在标准电压和超阈值条件下仍然可以正常工作。

Description

一种基于FinFET器件的单轨电流模一位全加器

技术领域

本发明属于电子电路领域，特别涉及一种基于FinFET器件的单轨电流模一位全加器。

背景技术

随着集成电路芯片在电子产品上的运用越来越广泛，芯片的功耗问题也得到极大的关注，提高工作速度，减小芯片功耗也成了目前许多研究学者的重要目标。随着晶体管尺寸的不断缩小，COMS工艺尺寸已经缩小到难以再进一步缩小的纳米范围了。当普通COMS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。而且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管（鳍式场效晶体管，Fin Field-Effect Transistor）是一种新型的3D晶体管，FinFET管沟道是一个很薄的垂直的鳍片，栅能够将源极和漏极之间的沟道完全“包裹”，栅和沟道构成的叉状立体结构，形似鱼鳍。FinFET栅可以被看做是包围在沟道周围的一个“多重栅”。这种栅的优点在于可以完全耗尽载流子，从而具有很好的对沟道进行静电控制的能力，能够抑制短沟道效应，减少亚阈值漏电流，也就具备更好的电气特性，逐渐成为接替普通COMS器件，延续摩尔定律的优良器件之一。

针对功耗受工作频率影响问题，研究者们在九十年代初期提出了适合数字电路高速运行的MOS电流模逻辑电路（MOS Current Mode Logic –MCML）。电流模电路具有高速、低功耗、抗干扰能力强等特点，而且功率与开关频率无关，在高频条件下使用能降低功耗。

如图1所示，传统的电流模电路采用双轨差分结构，由两个电阻R作为上拉电阻，下接全差分下拉网络和电流源，在双轨电流模的拓扑结构中，随着输入信号的增多，电源流过的栈过长，因为输入串联结构，所以越是靠近底端的FinFET晶体管被分到的电压就越小，此时的电压很有可能不足满足FinFET管正常工作的电压要求，整个电路的逻辑就发生错误。

发明内容

有鉴于此，本发明的目的在于提供一种基于FinFET器件的单轨电流模一位全加器，采用双轨电流模结构的一半，以实现逻辑功能，同时为了能得到恒流源，电路仍然保持差分结构，则另一半电路仅仅用一个N型FinFET导通。由于在FinFET 单轨电流模下拉网路中N型FinFET管采取并联结构来实现多输入“或非”功能，这样就避免了N型FinFET管间的串联配置，而且FinFET 单轨电流模电路在标准电压和超阈值条件下仍然可以正常工作。

为达到上述目的，本发明提供了一种基于FinFET器件的单轨电流模一位全加器，包括依次连接的偏置电路、求和输出电路和进位输出电路，其中，

所述偏置电路包括依次连接的第一P型FinFET管、第一N型FinFET管和第三N型FinFET管；第二P型FinFET管与第一P型FinFET管和第二N型FinFET管分别连接；第二N型FinFET管与第三N型FinFET管连接；第一运算放大器的同相输入端与第一P型FinFET管和第一N型FinFET管分别连接；第一运算放大器的反相输入端与第二N型FinFET管连接；第一运算放大器的反相输出端与第一P型FinFET管和第二P型FinFET管连接；

所述求和输出电路包括第三P型FinFET管、与第三P型FinFET管分别连接的第四P型FinFET管和第四N型FinFET管；第四N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管连接；第七N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管、并联的第九N型FinFET管和第十N型FinFET管分别连接；第八N型FinFET管与第四N型FinFET管、第十一N型FinFET管、并联的第九N型FinFET管和第十N型FinFET管分别连接；第四P型FinFET管还与第十一N型FinFET管连接，

所述进位输出电路包括第五P型FinFET管、与第五P型FinFET管分别连接的第六P型FinFET管和第十二N型FinFET管；第十三N型FinFET管与第十二N型FinFET管、第十七N型FinFET管、并联的第十四N型FinFET管和第十五N型FinFET管分别连接；第十六N型FinFET管与第十二N型FinFET管、第十七N型FinFET管、并联的第十四N型FinFET管和第十五N型FinFET管分别连接。

优选地，所述偏置电路中，第一P型FinFET管的源极、第一P型FinFET管的背栅、第二P型FinFET管的源极、第二P型FinFET管的背栅和第一N型FinFET管的前栅均接电源电压；第一N型FinFET管的背栅、第二N型FinFET管的背栅、第三N型FinFET管的源极和第三N型FinFET管的背栅均接地；第一P型FinFET管的漏极、第一N型FinFET管的漏极和第一运放器的同相输入端相连接；第二N型FinFET管的前栅和第一运放器的反相输入端相连接且连接端为偏置电路的第一信号输入端，接入电压第一信号；第二P型FinFET管的漏极与第二N型FinFET管的漏极相连接；第一N型FinFET管的源极、第二N型FinFET管的源极和第三N型FinFET管的漏极相连接；第三N型FinFET管的前栅为偏置电路的第二信号输入端，接入第二电压信号；第一P型FinFET管前栅、第二P型FinFET管前栅和第一运放器的反相输出端相连接且连接端为偏置电路的信号输出端，输出控制电压信号。

优选地，所述求和输出电路中，第三P型FinFET管的源极和第四P型FinFET管的源极均接入电源电压；第七N型FinFET管的源极接地；第三P型FinFET管的漏极、第四N型FinFET管的漏极、第八N型FinFET管的漏极、第十一N型FinFET管的前栅和第十一N型FinFET管的背栅相连接且连接端为一位加法器的和信号输出端，一位加法器的和信号输出端用来输出和信号；第四P型FinFET管的漏极和第十一N型FinFET管的漏极相连接且连接端为一位加法器的反相和信号输出端，一位加法器的反相和信号输出端用来输出和信号的反相信号；第四N型FinFET管的源极、第五N型FinFET管的漏极、第六N型FinFET管的漏极相连接，第八N型FinFET管的源极、第九N型FinFET管的漏极和第十N型FinFET管的漏极相连接；第五N型FinFET管的源极、第六N型FinFET管的源极、第九N型FinFET管的源极、第十N型FinFET管的源极、第十一N型FinFET管的源极和第七N型FinFET管的漏极相连接；第三P型FinFET管的前栅、第三P型FinFET管的背栅、第四P型FinFET管的前栅和第四P型FinFET管的背栅均与控制电压摆幅的偏置电路的信号输出端相连接；第七N型FinFET管的前栅和第七N型FinFET管的背栅与所述偏置电路的第二信号输入端相连接；第八N型FinFET管的前栅和第八N型FinFET管的背栅连接且其连接端为一位加法器的低位进位信号输入端，一位加法器的低位进位信号输入端用来输入低一位的进位信号；第四N型FinFET管的前栅和第四N型FinFET管的背栅连接且其连接端为一位加法器的低位相反进位信号输入端，一位加法器的低位反相进位信号输入端用来输入低一位的进位信号的反向信号；第五N型FinFET管的背栅和第十N型FinFET管的前栅连接且其连接端为一位加法器的第一加数输入端，一位加法器的第一加数输入端用来输入第一加数；第六N型FinFET管的前栅和第九N型FinFET管的背栅连接且其连接端为一位加法器的第一反相加数输入端，一位加法器的第一反相加数输入端用来输入第一加数的反相信号；第五N型FinFET管的前栅和第九N型FinFET管的前栅连接且其连接端为一位加法器的第二加数输入端，一位加法器的第二加数输入端用来输入第二加数；第六N型FinFET管的背栅和第十N型FinFET管的背栅连接且其连接端为一位加法器的第二反相加数输入端，一位加法器的第二反相加数输入端用来输入第二加数的反相信号。

优选地，所述进位输出电路中，第五P型FinFET管的源极和第六P型FinFET管的源极均接入电源电压；第十六N型FinFET管的源极接地；第五P型FinFET管的漏极、第十二N型FinFET管的漏极、第十三N型FinFET管的漏极、第十七N型FinFET管的前栅和第十七N型FinFET管的背栅相连接且连接端为一位加法器的高位进位信号输出端，一位加法器的高位进位信号输出端用来输出高一位的进位信号；第六P型FinFET管的漏极和第十七N型FinFET管的漏极相连接且连接端为一位加法器的高位反相进位信号输出端，一位加法器的高位反相进位信号输出端用来输出高一位的进位信号的反相信号；第十三N型FinFET管的源极、第十四N型FinFET管的漏极、第十五N型FinFET管的漏极相连接；第十二N型FinFET管的源极、第十四N型FinFET管的源极、第十五N型FinFET管的源极、第十七N型FinFET管的源极和第十六N型FinFET管的漏极相连接；第五P型FinFET管的前栅、第五P型FinFET管的背栅、第六P型FinFET管的前栅和第六P型FinFET管的背栅均与所述偏置电路的信号输出端相连接；第十六N型FinFET管的前栅和第十六N型FinFET管的背栅与所述偏置电路的第二信号输入端相连接；第十三N型FinFET管的前栅和第十三N型FinFET管的背栅连接且其连接端为一位加法器的低位进位信号输入端，一位加法器的低位进位信号输入端用来输入低一位的进位信号；第十二N型FinFET管的前栅、第十四N型FinFET管的背栅和第十四N型FinFET管的前栅连接且其连接端为一位加法器的第一加数输入端，一位加法器的第一加数输入端用来输入第一加数；第十二N型FinFET管的背栅、第十五N型FinFET管的背栅和第十五N型FinFET管的前栅连接且其连接端为一位加法器的第二加数输入端，一位加法器的第二加数输入端用来输入第二加数。

优选地，所述第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第三P型FinFET管、第四P型FinFET管、第四N型FinFET管、第七N型FinFET管、第八N型FinFET管、第十一N型FinFET管、第五P型FinFET管、第六P型FinFET管、第十三N型FinFET管、第十四N型FinFET管、第十五N型FinFET管、第十六N型FinFET管、第十七N型FinFET管均为低阈值FinFET管且FinFET管鳍的个数均为1；第五N型FinFET管、第六N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十二N型FinFET管均为高阈值FinFET管且FinFET管鳍的个数均为2。

优选地，所述第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第五P型FinFET管、第六P型FinFET管、第一N型FinFET管、第二N型FinFET管、第四N型FinFET管、第八N型FinFET管、第十一N型FinFET管、第十三N型FinFET管、第十四N型FinFET管、第十五N型FinFET管和第十七N型FinFET管的阈值电压均为0.2V；第三N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十二N型和第十六N型FinFET管的阈值电压均为0.6V。

本发明的有益效果在于：电路相对于传统差分级联电压开关逻辑加法器，电路得到了极大的简化，通过高阈值的N型FinFET管实现“与”功能，相当于两个传统COMS管串联，减小晶体管个数，节约电路面积，同时减小电源流过的栈数，增加电路性能的稳定性，也降低了电路延时；求和输出电路和进位输出电路都采用差分的单轨电流模结构，在FinFET 单轨电流模下拉网路中N型FinFET管采取并联结构来实现多输入“或非”功能，避免了N型FinFET管间的串联配置，从而优化了电路性能，使得电路在标准电压和超阈值条件下仍然可以正常工作；另外，差分结构能够完全消除电路的静态功耗，同时实现相反的逻辑输出，进一步减小晶体管的个数，经试验验证，本发明在FinFET 32nm工艺下，采用超阈值技术后，电路具有很好的高频低功耗优势。

附图说明

为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：

图1为传统电流模门电路的原理结构框图；

图2为本发明实施例基于FinFET器件的单轨电流模一位全加器的偏置电路的电路原理图；

图3（a）为基于FinFET器件的双轨电流模一位全加器的求和输出电路的电路原理图；

图3（b）为基于FinFET器件的双轨电流模一位全加器的进位输出电路的电路原理图；

图3（c）为基于FinFET器件的传统静态互补逻辑一位全加器电路原理图；

图4（a）本发明实施例的一种基于FinFET器件的单轨电流模一位全加器的求和输出电路的电路原理图；

图4（b）本发明实施例的一种基于FinFET器件的单轨电流模一位全加器的进位输出电路的电路原理图；

图5为本发明实施例在不同电源电压下的基于FinFET器件的单轨电流模一位全加器与双轨电流模和传统静态互补逻辑一位全加器功耗比较图；

图6 为本发明实施例的一种基于FinFET器件的单轨电流模一位全加器在32nm标准工艺下的仿真波形图；

图7（a）为超阈值电压(0.9V)、不同工作频率下本发明实施例的一种基于FinFET器件的单轨电流模一位全加器与基于FinFET器件的双轨电流模和传统静态互补逻辑一位全加器功耗比较图；

图7（b）为超阈值电压(0.9V)、不同工作频率下本发明的一种基于FinFET器件单轨电流模的一位全加器与双轨电流模和传统静态互补逻辑的一位全加器功耗延时积比较图。

具体实施方式

下面将结合附图，对本发明的优选实施例进行详细的描述。

参见图2、图4(a)和图4(b)所示，为本发明实施例的一种基于FinFET器件的单轨电流模一位全加器的偏置电路、求和输出电路和进位输出电路的电路原理图，偏置电路控制电压摆幅，第一P型FinFET管P1的源极、第一P型FinFET管P1的背栅、第二P型FinFET管P2的源极、第二P型FinFET管P2的背栅、第一N型FinFET管N1的前栅均接入电源电压VDD，第一N型FinFET管N1的背栅、第二N型FinFET管N2的背栅、第三N型FinFET管N3的源极、第三N型FinFET管N3的背栅均接地，第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极和第一运放器F1同相输入端相连接，第二N型FinFET管N2的前栅和第一运放器F1反相输入端相连接且连接端为控制电压摆幅偏置电路的第一信号输入端，接入电压第一信号VL，第二P型FinFET管P2的漏极与第二N型FinFET管N2的漏极相连接，第一N型FinFET管N1的源极、第二N型FinFET管N2的源极和第三N型FinFET管N3的漏极相连接，第三N型FinFET管N3的前栅为控制电压摆幅偏置电路的第二信号输入端，接入第二电压信号Vrfn，第一P型FinFET管P1前栅、第二P型FinFET管P2前栅和第一运放器F1反相输出端相连接且连接端为控制电压摆幅偏置电路的信号输出端，输出控制电压信号Vrfp。

在求和输出电路中，第三P型FinFET管P3的源极和第四P型FinFET管P4的源极均接入电源VDD，第七N型FinFET管N7的源极接地，第三P型FinFET管P3的漏极、第四N型FinFET管N4的漏极、第八N型FinFET管N8的漏极、第十一N型FinFET管N11的前栅和第十一N型FinFET管N11的背栅相连接且连接端为一位加法器的和信号输出端S，一位加法器的和信号输出端S用来输出和信号，第四P型FinFET管P4的漏极和第十一N型FinFET管N11的漏极相连接且连接端为一位加法器的反相和信号输出端Sb，一位加法器的反相和信号输出端Sb用来输出和信号的反相信号，第四N型FinFET管N4的源极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的漏极相连接，第八N型FinFET管N8的源极、第九N型FinFET管N9的漏极、第十N型FinFET管N10的漏极相连接，第五N型FinFET管N5的源极、第六N型FinFET管N6的源极、第九N型FinFET管N9的源极、第十N型FinFET管N10的源极、第十一N型FinFET管N11的源极和第七N型FinFET管N7的漏极相连接，第三P型FinFET管P3的前栅、第三P型FinFET管P3的背栅、第四P型FinFET管P4的前栅和第四P型FinFET管P4的背栅均与控制电压摆幅的偏置电路的信号输出端Vrfp相连接，第七N型FinFET管N7的前栅和第七N型FinFET管N7的背栅与控制电压摆幅的偏置电路的第二信号输入端Vrfn相连接，第八N型FinFET管N8的前栅和第八N型FinFET管N8的背栅连接且其连接端为一位加法器的低位进位信号输入端Ci，一位加法器的低位进位信号输入端Ci用来输入低一位的进位信号，第四N型FinFET管N4的前栅和第四N型FinFET管N4的背栅连接且其连接端为一位加法器的低位相反进位信号输入端Cib，一位加法器的低位反相进位信号输入端Cib用来输入低一位的进位信号的反向信号，第五N型FinFET管N5的背栅和第十N型FinFET管N10的前栅连接且其连接端为一位加法器的第一加数输入端A，一位加法器的第一加数输入端A用来输入第一加数，第六N型FinFET管N6的前栅和第九N型FinFET管N9的背栅连接且其连接端为一位加法器的第一反相加数输入端Ab，一位加法器的第一反相加数输入端Ab用来输入第一加数的反相信号，第五N型FinFET管N5的前栅和第九N型FinFET管N9的前栅连接且其连接端为一位加法器的第二加数输入端B，一位加法器的第二加数输入端B用来输入第二加数，第六N型FinFET管N6的背栅和第十N型FinFET管N10的背栅连接且其连接端为一位加法器的第二反相加数输入端Bb，一位加法器的第二反相加数输入端Bb用来输入第二加数的反相信号。

在进位输出电路中，第五P型FinFET管P5的源极和第六P型FinFET管P6的源极均接入电源，第十六N型FinFET管N16的源极接地，第五P型FinFET管P5的漏极、第十二N型FinFET管N12的漏极、第十三N型FinFET管N13的漏极、第十七N型FinFET管N17的前栅和第十七N型FinFET管N17的背栅相连接且连接端为一位加法器的高位进位信号输出端Co，一位加法器的高位进位信号输出端Co用来输出高一位的进位信号；第六P型FinFET管P6的漏极和第十七N型FinFET管N17的漏极相连接且连接端为一位加法器的高位反相进位信号输出端Cob，一位加法器的高位反相进位信号输出端Cob用来输出高一位的进位信号的反相信号，第十三N型FinFET管N13的源极、第十四N型FinFET管N14的漏极、第十五N型FinFET管N15的漏极相连接，第十二N型FinFET管N12的源极、第十四N型FinFET管N14的源极、第十五N型FinFET管N15的源极、第十七N型FinFET管N17的源极和第十六N型FinFET管N16的漏极相连接，第五P型FinFET管P5的前栅、第五P型FinFET管P5的背栅、第六P型FinFET管P6的前栅和第六P型FinFET管P6的背栅均与控制电压摆幅的偏置电路的信号输出端Vrfp相连接，第十六N型FinFET管N16的前栅和第十六N型FinFET管N16的背栅与控制电压摆幅的偏置电路的第二信号输入端Vrfn相连接，第十三N型FinFET管N13的前栅和第十三N型FinFET管N13的背栅连接且其连接端为一位加法器的低位进位信号输入端Ci，一位加法器的低位进位信号输入端Ci用来输入低一位的进位信号，第十二N型FinFET管N12的前栅、第十四N型FinFET管N14的背栅和第十四N型FinFET管N14的前栅连接且其连接端为一位加法器的第一加数输入端A，一位加法器的第一加数输入端A用来输入第一加数，第十二N型FinFET管N12的背栅、第十五N型FinFET管N15的背栅和第十五N型FinFET管N15的前栅连接且其连接端为一位加法器的第二加数输入端B，一位加法器的第二加数输入端B用来输入第二加数。

在具体实例中，第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第三P型FinFET管P3、第四P型FinFET管P4、第四N型FinFET管N4、第七N型FinFET管N7、第八N型FinFET管N8、第十一N型FinFET管N11、第五P型FinFET管P5、第六P型FinFET管P6、第十三N型FinFET管N13、第十四N型FinFET管N14、第十五N型FinFET管N15、第十六N型FinFET管N16、第十七N型FinFET管N17均为低阈值FinFET管且FinFET管鳍的个数均为1；第五N型FinFET管N5、第六N型FinFET管N6、第九N型FinFET管N9、第十N型FinFET管N10、第十二N型FinFET管N12均为高阈值FinFET管且FinFET管鳍的个数均为2。第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第五P型FinFET管P5、第六P型FinFET管P6、第一N型FinFET管N1、第二N型FinFET管N2、第四N型FinFET管N4、第八N型FinFET管N8、第十一N型FinFET管N11、第十三N型FinFET管N13、第十四N型FinFET管N14、第十五N型FinFET管N15和第十七N型FinFET管N17的阈值电压均为0.2V，第三N型FinFET管N3、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第九N型FinFET管N9、第十N型FinFET管N10、第十二N型N12和第十六N型FinFET管N16的阈值电压均为0.6V。

与图3(a)和图3(b)所示的基于FinFET器件的双轨电流模逻辑一位全加器的求和输出电路和进位输出电路的电路原理图，和图3(c)所示的基于FinFET器件的传统静态互补逻辑一位全加器电路原理图相比，根据电路图结构，本发明的一种基于FinFET器件的单轨电流模一位全加器的晶体管个数为23个，基于FinFET器件的双轨电流模一位全加器的晶体管个数为37个，FinFET器件的传统静态互补逻辑的一位全加器的晶体管个数为28个，本发明的一种基于FinFET器件的单轨电流模一位全加器的晶体管数最小，节约了电路面积。

下面通过仿真波形图和图表对比来说明本发明的有益效果。

采用超阈值技术，超阈值电路的电源电压介于近阈值电压和标准电压之间，通过不同电源电压下研究这些电路功耗的特性，探索电源电压的最优值，如图5所示，为本发明实施例在不同电源电压下的FinFET单轨电流模一位全加器与双轨电流模和传统静态互补逻辑的一位全加器功耗比较图，曲线1代表单轨电流模的工作电压-功耗关系，曲线2代表双轨电流模的工作电压-功耗关系，曲线3代表传统静态互补逻辑的工作电压-功耗关系，电源电压每隔0.1V，从0.5V变化到1.0V，可以看出单轨和双轨电流模电路功耗和电路工作电压是线性关系，而传统静态互补逻辑电路功耗与电路工作电压近似于平方的关系，本发明的一种基于FinFET器件的单轨电流模一位全加器的工作电压在0.5V和0.8V的功耗分别是1.0V时功耗的46.9% 和76.9%，所以，降低电源电压能有效地降低电路功耗。

在FinFET 32nm标准工艺下，对本发明的一种基于FinFET器件的单轨电流模一位全加器进行仿真，电路工作电压为0.9V，其仿真波形图6如图所示，从图6可知，在超阈值条件下，本发明的一种基于FinFET器件的单轨电流模的一位全加器具有正确的逻辑功能，S=A⊕B⊕Ci，且电路的电压摆幅0.2V，电路摆幅的减小意味着比传统电路充放电快，电路延时更小。

为了验证本发明的一种基于FinFET器件的单轨电流模一位全加器的在高频使用情况下的低延时、低功耗和低功耗延时积特性，在FinFET 32nm标准工艺下将本发明的一种基于FinFET器件的单轨电流模一位全加器与基于FinFET器件的双轨电流模一位全加器和基于FinFET器件的传统静态互补逻辑的一位全加器的性能进行比较。

如图7（a）所示，曲线11代表单轨电流模的工作频率-功耗关系，曲线22代表双轨电流模的工作频率-功耗关系，曲线33代表传统静态互补逻辑的工作频率-功耗关系，使用电路仿真工具HSPICE在电路的工作频率为100MHz、200MHz、400MHz、800MHz、1.6GHz、3.2GHz的条件下，可见基于FinFET器件的电流模一位全加器功耗与工作频率无关，是一个常量。在相同的工作条件下，本发明的一种基于FinFET器件的单轨电流模一位全加器的功耗比基于FinFET器件的双轨电流模一位全加器的功耗降低了约18.8%。另外，当工作频率超过0.9GHz，基于FinFET器件的电流模全加器功耗会越来越低于传统静态互补逻辑的一位全加器。

如图7（b）所示，曲线111代表单轨电流模的工作频率-功耗延时积关系，曲线222代表双轨电流模的工作频率-功耗延时积关系，曲线333代表传统静态互补逻辑的工作频率-功耗延时积关系，可以看出基于FinFET器件的电流模一位全加器的延时积也是和工作频率无关的常数。在相同的工作条件下，本发明的一种基于FinFET器件的单轨电流模一位全加器的功耗延时积比基于FinFET器件的双轨电流模的一位全加器的功耗延时积降低了约62.5%。在相同的工作条件下，本发明的一种基于FinFET器件的单轨电流模一位全加器的延时比基于FinFET器件的双轨电流模一位全加器的延时降低了约53.2%。基于FinFET器件的传统静态互补逻辑一位全加器功耗延时积和工作频率有关，随频率增加而增大，当工作频率超过一定值时，功耗延时积就越来越大于本发明的一种基于FinFET器件的单轨电流模的一位全加器了。

故，本发明的一种基于FinFET器件的单轨电流模一位全加器至少在电路面积、功耗、延时和延时积方面的性能有明显提升、显著优化。

最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (6)

1.一种基于FinFET器件的单轨电流模一位全加器，其特征在于，包括依次连接的偏置电路、求和输出电路和进位输出电路，其中，

所述偏置电路包括依次连接的第一P型FinFET管、第一N型FinFET管和第三N型FinFET管；第二P型FinFET管与第一P型FinFET管和第二N型FinFET管分别连接；第二N型FinFET管与第三N型FinFET管连接；第一运算放大器的同相输入端与第一P型FinFET管和第一N型FinFET管分别连接；第一运算放大器的反相输入端与第二N型FinFET管连接；第一运算放大器的反相输出端与第一P型FinFET管和第二P型FinFET管连接；

所述求和输出电路包括第三P型FinFET管、与第三P型FinFET管分别连接的第四P型FinFET管和第四N型FinFET管；第四N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管连接；第七N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管、并联的第九N型FinFET管和第十N型FinFET管分别连接；第八N型FinFET管与第四N型FinFET管、第十一N型FinFET管、并联的第九N型FinFET管和第十N型FinFET管分别连接；第四P型FinFET管还与第十一N型FinFET管连接；

所述进位输出电路包括第五P型FinFET管、与第五P型FinFET管分别连接的第六P型FinFET管和第十二N型FinFET管；第十三N型FinFET管与第十二N型FinFET管、第十七N型FinFET管、并联的第十四N型FinFET管和第十五N型FinFET管分别连接；第十六N型FinFET管与第十二N型FinFET管、第十七N型FinFET管、并联的第十四N型FinFET管和第十五N型FinFET管分别连接。

2.根据权利要求1所述的全加器，其特征在于，所述偏置电路中，第一P型FinFET管的源极、第一P型FinFET管的背栅、第二P型FinFET管的源极、第二P型FinFET管的背栅和第一N型FinFET管的前栅均接电源电压；第一N型FinFET管的背栅、第二N型FinFET管的背栅、第三N型FinFET管的源极和第三N型FinFET管的背栅均接地；第一P型FinFET管的漏极、第一N型FinFET管的漏极和第一运放器的同相输入端相连接；第二N型FinFET管的前栅和第一运放器的反相输入端相连接且连接端为偏置电路的第一信号输入端，接入电压第一信号；第二P型FinFET管的漏极与第二N型FinFET管的漏极相连接；第一N型FinFET管的源极、第二N型FinFET管的源极和第三N型FinFET管的漏极相连接；第三N型FinFET管的前栅为偏置电路的第二信号输入端，接入第二电压信号；第一P型FinFET管前栅、第二P型FinFET管前栅和第一运放器的反相输出端相连接且连接端为偏置电路的信号输出端，输出控制电压信号。

3.根据权利要求1所述的全加器，其特征在于，所述求和输出电路中，第三P型FinFET管的源极和第四P型FinFET管的源极均接入电源电压；第七N型FinFET管的源极接地；第三P型FinFET管的漏极、第四N型FinFET管的漏极、第八N型FinFET管的漏极、第十一N型FinFET管的前栅和第十一N型FinFET管的背栅相连接且连接端为一位加法器的和信号输出端，一位加法器的和信号输出端用来输出和信号；第四P型FinFET管的漏极和第十一N型FinFET管的漏极相连接且连接端为一位加法器的反相和信号输出端，一位加法器的反相和信号输出端用来输出和信号的反相信号；第四N型FinFET管的源极、第五N型FinFET管的漏极、第六N型FinFET管的漏极相连接，第八N型FinFET管的源极、第九N型FinFET管的漏极和第十N型FinFET管的漏极相连接；第五N型FinFET管的源极、第六N型FinFET管的源极、第九N型FinFET管的源极、第十N型FinFET管的源极、第十一N型FinFET管的源极和第七N型FinFET管的漏极相连接；第三P型FinFET管的前栅、第三P型FinFET管的背栅、第四P型FinFET管的前栅和第四P型FinFET管的背栅均与控制电压摆幅的偏置电路的信号输出端相连接；第七N型FinFET管的前栅和第七N型FinFET管的背栅与所述偏置电路的第二信号输入端相连接；第八N型FinFET管的前栅和第八N型FinFET管的背栅连接且其连接端为一位加法器的低位进位信号输入端，一位加法器的低位进位信号输入端用来输入低一位的进位信号；第四N型FinFET管的前栅和第四N型FinFET管的背栅连接且其连接端为一位加法器的低位相反进位信号输入端，一位加法器的低位反相进位信号输入端用来输入低一位的进位信号的反向信号；第五N型FinFET管的背栅和第十N型FinFET管的前栅连接且其连接端为一位加法器的第一加数输入端，一位加法器的第一加数输入端用来输入第一加数；第六N型FinFET管的前栅和第九N型FinFET管的背栅连接且其连接端为一位加法器的第一反相加数输入端，一位加法器的第一反相加数输入端用来输入第一加数的反相信号；第五N型FinFET管的前栅和第九N型FinFET管的前栅连接且其连接端为一位加法器的第二加数输入端，一位加法器的第二加数输入端用来输入第二加数；第六N型FinFET管的背栅和第十N型FinFET管的背栅连接且其连接端为一位加法器的第二反相加数输入端，一位加法器的第二反相加数输入端用来输入第二加数的反相信号。

4.根据权利要求1所述的全加器，其特征在于，所述进位输出电路中，第五P型FinFET管的源极和第六P型FinFET管的源极均接入电源电压；第十六N型FinFET管的源极接地；第五P型FinFET管的漏极、第十二N型FinFET管的漏极、第十三N型FinFET管的漏极、第十七N型FinFET管的前栅和第十七N型FinFET管的背栅相连接且连接端为一位加法器的高位进位信号输出端，一位加法器的高位进位信号输出端用来输出高一位的进位信号；第六P型FinFET管的漏极和第十七N型FinFET管的漏极相连接且连接端为一位加法器的高位反相进位信号输出端，一位加法器的高位反相进位信号输出端用来输出高一位的进位信号的反相信号；第十三N型FinFET管的源极、第十四N型FinFET管的漏极、第十五N型FinFET管的漏极相连接；第十二N型FinFET管的源极、第十四N型FinFET管的源极、第十五N型FinFET管的源极、第十七N型FinFET管的源极和第十六N型FinFET管的漏极相连接；第五P型FinFET管的前栅、第五P型FinFET管的背栅、第六P型FinFET管的前栅和第六P型FinFET管的背栅均与所述偏置电路的信号输出端相连接；第十六N型FinFET管的前栅和第十六N型FinFET管的背栅与所述偏置电路的第二信号输入端相连接；第十三N型FinFET管的前栅和第十三N型FinFET管的背栅连接且其连接端为一位加法器的低位进位信号输入端，一位加法器的低位进位信号输入端用来输入低一位的进位信号；第十二N型FinFET管的前栅、第十四N型FinFET管的背栅和第十四N型FinFET管的前栅连接且其连接端为一位加法器的第一加数输入端，一位加法器的第一加数输入端用来输入第一加数；第十二N型FinFET管的背栅、第十五N型FinFET管的背栅和第十五N型FinFET管的前栅连接且其连接端为一位加法器的第二加数输入端，一位加法器的第二加数输入端用来输入第二加数。

5.根据权利要求1所述的全加器，其特征在于，所述第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第三P型FinFET管、第四P型FinFET管、第四N型FinFET管、第七N型FinFET管、第八N型FinFET管、第十一N型FinFET管、第五P型FinFET管、第六P型FinFET管、第十三N型FinFET管、第十四N型FinFET管、第十五N型FinFET管、第十六N型FinFET管、第十七N型FinFET管均为低阈值FinFET管且FinFET管鳍的个数均为1；第五N型FinFET管、第六N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十二N型FinFET管均为高阈值FinFET管且FinFET管鳍的个数均为2。

6.根据权利要求1所述的全加器，其特征在于，所述第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第五P型FinFET管、第六P型FinFET管、第一N型FinFET管、第二N型FinFET管、第四N型FinFET管、第八N型FinFET管、第十一N型FinFET管、第十三N型FinFET管、第十四N型FinFET管、第十五N型FinFET管和第十七N型FinFET管的阈值电压均为0.2V；第三N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十二N型和第十六N型FinFET管的阈值电压均为0.6V。