CN104601145B - 高速低功耗多阈值双边沿触发d型触发器 - Google Patents

高速低功耗多阈值双边沿触发d型触发器 Download PDF

Info

Publication number
CN104601145B
CN104601145B CN201510061574.4A CN201510061574A CN104601145B CN 104601145 B CN104601145 B CN 104601145B CN 201510061574 A CN201510061574 A CN 201510061574A CN 104601145 B CN104601145 B CN 104601145B
Authority
CN
China
Prior art keywords
circuit
grid
low
output
nmos tube
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510061574.4A
Other languages
English (en)
Other versions
CN104601145A (zh
Inventor
胡封林
窦强
刘仲
陈跃跃
胡少飞
罗恒
许邦建
刘胜
刘宗林
吴家铸
申晖
黄健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University of Defense Technology
Original Assignee
National University of Defense Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University of Defense Technology filed Critical National University of Defense Technology
Priority to CN201510061574.4A priority Critical patent/CN104601145B/zh
Publication of CN104601145A publication Critical patent/CN104601145A/zh
Application granted granted Critical
Publication of CN104601145B publication Critical patent/CN104601145B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

本发明公开了一种高速低功耗多阈值双边沿触发D型触发器，包括：低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；正沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；正沿触发锁存器对数据信号d进行锁存处理后输出信号qtp；负沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；负沿触发锁存器对数据信号d进行锁存处理后输出信号：qtn；低功耗输出控制电路，用来选择输出正沿触发锁存器或负沿触发锁存器的值。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。

Description

高速低功耗多阈值双边沿触发D型触发器
技术领域
本发明主要涉及到大规模集成电路设计领域，特指一种高速低功耗多阈值双边沿触发D型触发器。
背景技术
随着工艺技术的不断提高，目前超大规模集成电路设计已进入深亚微米阶段。特征尺寸的降低，必然会带来MOS器件的阈值电压的降低，使得电路的漏电流随着特征尺寸的降低而呈指数形式上升，直接造成了电路漏电流功耗迅速增加。由漏电流带来的静态功耗已经不能被忽视。
工作在GHz范围内的系统，其功耗达到了几十w，甚至是几百w以上。过大的功耗带来了一系列的问题，已成为超大规模集成电路发展的一个重要障碍。高的功耗导致了芯片温度的高温。工作温度的升高不仅使电路的各种物理缺陷所造成的故障显现出来，而且高的工作温度使电路的连线电阻变大，线延时增加，导致严重的时延故障。同时，工作温度的升高将导致漏电流的增大，使芯片内部的工作容易失效，寿命缩短等。这些最终导致了电路的可靠性大大降低。有研究表明，温度每升高10oC，器件的故障率就提高2倍。
低功耗设计技术贯穿于从系统级到器件（工艺）级的整个数字系统设计过程。集成电路设计的层次可以划分为以下几个层次：系统级、功能级（行为算法级）、寄存器传输级（结构级）、门级（逻辑电路级）、版图级（物理级）。
触发器、锁存器是构成时序逻辑电路的基本单元，触发器、锁存器消耗的功耗约占整个芯片的15%~45%。针对现在时钟频率越来越高的现象，触发器、锁存器的功耗比重在整个芯片中也越来越重，减少触发器的功耗，已经成为整个芯片设计的必备要求。
现在工艺技术发展到深亚微米阶段，漏电流带来的静态功耗己经成为不可忽视的功耗。降低漏电流功耗就是要降低漏电流。漏电流主要包括亚阈值漏电流、pn结反相漏电流和击穿电流等，而其中的亚阈值漏电流是漏电流的最主要部分。
当前电路设计中，已提出几种降低漏电流的技术。
1、亚阈值漏电流控制。多阈值CMOS电路(Multi-thresholdCMOS)是在一个电路中应用了多个阈值电压来控制亚阈值电流，也就是电路中管子的阈值电压有不同的值。目前应用的比较多的是双阐值电压，即在关键的通路采用低阐值MOS管，可以得到好的性能，而在辅助通路采用高阈值MOS管，以减小亚阈值漏电流。
2、动态阈值电压CMOS(DynamicThresholdVoltageCMOS)控制。动态阈值电路是根据电路的状态来改变阈值。最早是通过一个自我调节阈值电压的负反馈电路来估计和稳定漏电流，反馈电路主要是通过调节衬底电压来调节阈值电压的，这样增加了电路的面积，也增加了一定的功耗。随后，又有从业者提出了一种动态MOS管，将衬底与输入相连接，这样衬底电压就随着输入电压的变化而变，无需附加电路。这种电路能够进一步降低一定的电源电压来降低功耗，但漏电流不一定能降低，而且工艺技术比较高。
3、晶体管重排法。晶体管重排法是先定义电路的一个输入向量，该向量可以降低电路的漏电流。当每个门处于高漏电流的时候，在电源与地之间、或者是上拉网络与下拉网络之间插入一个漏电流控制晶体管用来减小漏电流。这就需要又计算一个预定的向量，而且通过插入管子来降低漏电流。虽然能降低一定的功耗，但这个管子本身也会消耗一定的能量，并且会增加电路的面积以及增加电路设计的复杂度。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、成本低廉、可提高传输效率、降低静态漏电流和功耗的高速低功耗多阈值双边沿触发D型触发器。
为解决上述技术问题，本发明采用以下技术方案：
一种高速低功耗多阈值双边沿触发D型触发器，包括：
低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；
正沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；正沿触发锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号qtp；
负沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；负沿触发锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号：qtn；
低功耗输出控制电路，用来在正相时钟输入信号clk为高电平，反相时钟输入信号nclk为低电平时，负沿触发锁存器采样数据信号d，选择输出正沿触发锁存器的值；在正相时钟输入信号clk为低电平，反相时钟输入信号nclk为高电平时，正沿触发锁存器采样数据信号d，选择输出负沿触发锁存器的值。
作为本发明的进一步改进：所述正沿触发锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述正沿触发锁存器进入睡眠状态，此时时钟控制部件输出正相时钟输入信号clk为低电平“0”，反相时钟输入信号nclk为高电平“1”。
作为本发明的进一步改进：所述负沿触发锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述负沿触发锁存器进入睡眠状态，此时时钟控制部件输出正相时钟输入信号clk为低电平“0”，反相时钟输入信号nclk为高电平“1”，此时输出的是负沿触发锁存器的值，第一输出信号q和第二输出信号nq保持不变。
作为本发明的进一步改进：所述低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为信号：sleep、nsleep，为睡眠和睡眠的非；所述低功耗控制电路包括一个两级的反相器，其中第一级的反相器由P1PMOS管和N1NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep；第二级的反相器由P2PMOS管和N2NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sleep；P1PMOS管和P2PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1NMOS管和N2NMOS管的衬底接地Vss，源极连接地Vss。
作为本发明的进一步改进：所述正沿触发锁存器包括：
G1电路，为C2MOS电路，由高阈值PMOS管P9，低阈值PMOS管LP1，低阈值NMOS管LN1和高阈值PNOS管N9组成，低阈值PMOS管LP1，低阈值NMOS管LN1的栅极连接数据d，高阈值PMOS管P9的栅极连接sleep，源极连接Vdd，高阈值NMOS管N9的栅极连接nsleep，源极连接Vss；G1电路的输出连接G2电路的CMOS传输门的源极；
G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成，低阈值PMOS管LP2的栅极连接clk，低阈值NMOS管LN2的栅极连接nclk，G2的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接；
G3电路，为C2MOS电路，由高阈值PMOS管P10，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管N10组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P10的栅极连接sleep，源极连接Vdd，高阈值NMOS管N10的栅极连接nsleep，源极连接Vss；G3电路的输出是qtp，同时与G4电路的输出以及G5电路的输入相连；
G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P11的源极接Vdd，高阈值NMOS管N11的源极接Vss，G4电路的输出与qtp相连，同时作为G5电路的栅极输入；G5电路的栅极连接G4的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Vss，G5电路的输出与G6电路的CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接nclk，低阈值NMOS管LN4的栅极接clk；
G13电路，是低阈值管组成的CMOS传输门，G13电路的CMOS传输门的源极输入是qtp，G13电路的CMOS传输门的漏极输出qt，低阈值PMOS管LP17的栅极接nclk，低阈值NMOS管LN17的栅极接clk。
作为本发明的进一步改进：所述负沿触发锁存器包括：
G7电路，为C2MOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管N13组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据d，高阈值PMOS管P13的栅极连接sleep，源极连接Vdd，高阈值NMOS管N13的栅极连接nsleep，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极；
G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成，低阈值PMOS管LP6的栅极连接nclk，低阈值NMOS管LN2的栅极连接clk，G8电路的CMOS传输门的漏极与G9电路，G10电路，G12电路相连接；
G9电路，为C2MOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sleep，源极连接Vdd，高阈值NMOS管N14的栅极连接nsleep，源极连接Vss；G9电路的输出是qtn，同时与G10电路的输出以及G11电路的输入相连；
G10电路，G11电路，G12电路组成一个反馈保持电路，G10电路，G11电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值NMOS管N15的源极接Vss，G10电路的输出与qtn相连，同时作为G11电路的栅极输入；G11电路的栅极连接G10电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值NMOS管N16的源极接Vss，G11电路的输出与G12电路的CMOS传输门的源极相连；G12电路CMOS传输门的源极与G11电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又与G10电路的输入相连，低阈值PMOS管LP8的栅极接clk，低阈值NMOS管LN8的栅极接nclk；
G14电路，是低阈值管组成的CMOS传输门，G14电路的CMOS传输门的源极输入是qtn，G14电路的CMOS传输门的漏极输出qt，低阈值PMOS管LP18的栅极接clk，低阈值NMOS管LN18的栅极接nclk。
作为本发明的进一步改进：所述低功耗输出控制电路具有一个输入端和两个输出端，输入端为qt，为正沿或负沿锁存器的输出值；输出端为q、nq，为触发器的输出数据的原端和反相端；所述低功耗输出控制电路包括一个两级的C2MOS反相器，第一级的C2MOS反相器由两个PMOS管和两个NMOS管组成；两个PMOS管是低阈值管LP19和高阈值管P21；两个NMOS管是低阈值管LN19和高阈值管N21；LP19和LN19的栅极接qt，P21的栅极接Vss，N21的栅极接Vdd；其中：G15电路的输出是nq；第二级的C2MOS反相器由二个PMOS管和二个NMOS管组成；二个PMOS管是低阈值管LP20，高阈值管P22；二个NMOS管是低阈值管LN20，高阈值管N22；LP20，LN20的栅极接nq，P22的栅极接Vss，N22的栅极接Vdd；G16电路的输出是q。
与现有技术相比，本发明的优点在于：本发明的高速低功耗多阈值双边沿触发D型触发器，结构简单紧凑、成本低廉，为多阈值高速、低功耗双边沿触发D型触发器。本发明在实现双边沿触发D型触发器基本功能的同时，采用多阈值的概念，在主要关键的数据通路、时钟通路上用低阈值器件，提高了传输效率。在非关键路径上用高阈值器件，降低了静态漏电流，降低了功耗。同时本发明降低了时钟信号clk的电压幅值，即在时钟通路上采用低阈值器件，降低时钟电压的幅值，有效降低了Pswiching功耗。
附图说明
图1是本发明的拓扑结构原理示意图。
图2是本发明在具体应用实例中的低功耗控制电路的结构原理示意图。
图3是本发明在具体应用实例中的正沿触发锁存器的结构原理示意图。
图4是本发明在具体应用实例中的负沿触发锁存器的结构原理示意图。
图5是本发明在具体应用实例中的低功耗输出控制电路的结构原理示意图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
如图1所示，本发明的高速低功耗多阈值双边沿触发D型触发器，包括低功耗控制电路、正沿触发锁存器、负沿触发锁存器及低功耗输出控制电路。本发明的触发器具有有四个输入端和两个输出端。四个输入端分别用来连接正相时钟输入信号clk、反相时钟输入信号nclk、低功耗控制输入信号slp、数据信号d；两个输出端分别用来输出：第一输出信号q和第二输出信号nq，第一输出信号q和第二输出信号nq为一对相反的数据信号。其中：
低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep。
正沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep。正沿触发锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对d进行锁存处理后输出信号qtp。正沿触发锁存器在接收sleep（高电平有效）、nsleep（低电平有效）信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，正沿触发锁存器进入睡眠状态，此时要求时钟控制部件输出正相时钟输入信号clk为低电平“0”，反相时钟输入信号nclk为高电平“1”。
负沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep。负沿触发锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号：qtn。负沿触发锁存器在接收sleep（高电平有效）、nsleep（低电平有效）信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，负沿触发锁存器进入睡眠状态，此时要求时钟控制部件输出正相时钟输入信号clk为低电平“0”，反相时钟输入信号nclk为高电平“1”，此时输出的是负沿触发锁存器的值，第一输出信号q和第二输出信号nq保持不变。
低功耗输出控制电路，用来在正相时钟输入信号clk为高电平，反相时钟输入信号nclk为低电平时，负沿触发锁存器采样数据信号d，选择输出正沿触发锁存器的值；在正相时钟输入信号clk为低电平，反相时钟输入信号nclk为高电平时，正沿触发锁存器采样数据信号d，选择输出负沿触发锁存器的值。时钟频率相当于降了一半，但数据波特率不变，降低了时钟信号的翻转频率，从而降低了Pswiching功耗。
如图2所示，本实施例中，低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为信号：sleep、nsleep，为睡眠和睡眠的非。低功耗控制电路包括一个两级的反相器，其中第一级的反相器由P1PMOS管和N1NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep；第二级的反相器由P2PMOS管和N2NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sleep。P1PMOS管和P2PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1NMOS管和N2NMOS管的衬底接地Vss，源极连接地Vss。
如图3所示，本实施例中，正沿触发锁存器具有五个输入端和一个输出端，五个输入端为d、clk、nclk，sleep，nsleep，一个输出端为qt。正沿触发锁存器由九个PMOS管和九个NMOS管组成，其中九个PMOS管中有五个低阈值管（LP1，LP2，LP3，LP4，LP17），四个高阈值管（P9，P10，P11，P12）；九个NMOS管中有五个低阈值管（LN1，LN2，LN3，LN4，LN17），四个高阈值管（N9，N10，N11，N12）。正沿触发锁存器中所有PMOS管的衬底连接电源Vdd，所有NMOS管的衬底接地Vss。其中：
G1电路，是一个C2MOS电路，由P9，LP1，LN1和N9组成，LP1，LN1的栅极连接数据d，P9的栅极连接sleep，源极连接Vdd，N9的栅极连接nsleep，源极连接Vss；G1的输出连接G2CMOS传输门的源极。
G2电路，由LP2，LN2组成，LP2的栅极连接clk，LN2的栅极连接nclk，G2CMOS传输门的漏极与G3电路，G4电路，G6电路相连接。
G3电路，是一个C2MOS电路，由P10，LP3，LN3和N10组成，LP3，LN3的栅极连接G2电路的CMOS传输门漏极的输出，P10的栅极连接sleep，源极连接Vdd，N10的栅极连接nsleep，源极连接Vss；G3电路的输出是qtp，同时与G4电路的输出以及G5电路的输入相连。
G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门。G4电路的栅极输入连接G2电路的CMOS传输门漏极的输出，P11的源极接Vdd，N11的源极接Vss，G4电路的输出与qtp相连，同时作为G5电路的栅极输入。G5电路的栅极连接G4的输出，P12的源极接Vdd，N12的源极接Vss，G5电路的输出与G6电路的CMOS传输门的源极相连。G6电路的CMOS传输门的源极（输入）与G5电路的输出相连，G6电路的CMOS传输门的漏极（输出）与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，LP4的栅极接nclk，LN4的栅极接clk。
G13电路，是低阈值管组成的CMOS传输门，G13电路的CMOS传输门的源极输入是qtp，G13电路的CMOS传输门的漏极输出qt，LP17的栅极接nclk，LN17的栅极接clk。
如图4所示，本实施例中，负沿触发锁存器具有五个输入端和一个输出端，五个输入端为d、clk、nclk，sleep，nsleep，一个输出端为qt。负沿触发锁存器由九个PMOS管和九个NMOS管组成，其中九个PMOS管中有五个低阈值管（LP5，LP6，LP7，LP8，LP18），四个高阈值管（P13，P14，P15，P16）；九个NMOS管中有五个低阈值管（LN5，LN6，LN7，LN8，LN18），四个高阈值管（N13，N14，N15，N16）。负沿触发锁存器中所有PMOS管的衬底连接电源Vdd，所有NMOS管的衬底接地Vss。其中：
G7电路，是一个C2MOS电路，由P13，LP5，LN5和N13组成，LP5，LN5的栅极连接数据d，P13的栅极连接sleep，源极连接Vdd，N13的栅极连接nsleep，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极。
G8电路，由LP6，LN6组成，LP6的栅极连接nclk，LN2的栅极连接clk，G8电路的CMOS传输门的漏极与G9电路，G10电路，G12电路相连接。
G9电路，是一个C2MOS电路，由P14，LP7，LN7和N14组成，LP7，LN7的栅极连接G8电路的CMOS传输门漏极的输出，P14的栅极连接sleep，源极连接Vdd，N14的栅极连接nsleep，源极连接Vss；G9电路的输出是qtn，同时与G10电路的输出以及G11电路的输入相连。
G10电路，G11电路，G12电路组成一个反馈保持电路，G10电路，G11电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门。G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，P15的源极接Vdd，N15的源极接Vss，G10电路的输出与qtn相连，同时作为G11电路的栅极输入。G11电路的栅极连接G10电路的输出，P16的源极接Vdd，N16的源极接Vss，G11电路的输出与G12电路的CMOS传输门的源极相连。G12电路CMOS传输门的源极（输入）与G11电路的输出相连，G12电路的CMOS传输门的漏极（输出）与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又与G10电路的输入相连，LP8的栅极接clk，LN8的栅极接nclk。
G14电路，是低阈值管组成的CMOS传输门，G14电路的CMOS传输门的源极输入是qtn，G14电路的CMOS传输门的漏极输出qt，LP18的栅极接clk，LN18的栅极接nclk。
如图5所示，本实施例中，低功耗输出控制电路具有一个输入端和两个输出端，输入端为qt，为正沿或负沿锁存器的输出值；输出端为q、nq，为触发器的输出数据的原端和反相端。低功耗输出控制电路包括一个两级的C2MOS反相器，第一级的C2MOS反相器由二个PMOS管和二个NMOS管组成。二个PMOS管是低阈值管LP19，高阈值管P21。二个NMOS管是低阈值管LN19，高阈值管N21。LP19，LN19的栅极接qt，P21的栅极接Vss，N21的栅极接Vdd；其中：G15电路的输出是nq。第二级的C2MOS反相器由二个PMOS管和二个NMOS管组成。二个PMOS管是低阈值管LP20，高阈值管P22。二个NMOS管是低阈值管LN20，高阈值管N22。LP20，LN20的栅极接nq，P22的栅极接Vss，N22的栅极接Vdd；G16电路的输出是q。
本发明为采用多阈值CMOS技术设计一种新的降低功耗的电路，尤其是针对高速低功耗多阈值双边沿触发D型触发器降低其电路的静态功耗。低阈值CMOS电路的漏电流较大，可以通过高阈值MOS对低阈值CMOS电路的漏电流进行抑制。在过去CMOS电路设计中，往往所有的晶体管都采用一种阈值。从对电路结构及其信号传输的路径分析，发现对不同路径的晶体管采用不同的阈值电压，这样能有效降低电路功耗。如对一个电路，采用双阈值(dual-thresholdvoltage)，即对一些关键的路径，用阈值较低的晶体管实现，用来保证电路的性能；对一般支路，也就是非关键路径，则用阈值较高的晶体管实现，以降低电路的漏电流，从而降低电路静态功耗。
由上可知，本发明的触发器为多阈值高速、低功耗双边沿触发D型触发器，在实现双边沿触发D型触发器基本功能的同时，采用多阈值的概念，在主要关键的数据通路、时钟通路上用低阈值器件，提高传输效率。在非关键路径上用高阈值器件，降低静态漏电流，降低功耗。又时钟系统的功耗占整个芯片功耗的20%～45%。在CMOS电路中，总功耗可以由下式表示：
Ptotal=Pswiching+Pshort+Pleakage
=α（CL·V·Vdd·fclk）+Ishort·Vdd+Ileakage·Vdd
Pswiching是开关功耗，当信号跳变时，对负载电容充放电产生的功耗。α表示一个时钟周期内节点电压从0至Vdd的平均跃迁次数，CL为负载电容。Pshort是短路电流功耗，当信号为非理想阶跃时，NMOS管、PMOS管同时导通，产生电源至地的短路电流Ishort，引起短路功耗Pshort。Pleakage是漏电流功耗，由于MOS中存在pn结漏电流和亚阂值等漏电流，构成从晶体管源极至地的泄漏电流，由此引起的功耗为漏电流功耗，也称为静态功耗。本发明通过降低时钟信号clk的电压幅值，可有效降低Pswiching,在本发明中Vclk<Vdd。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (6)

1.一种高速低功耗多阈值双边沿触发D型触发器，其特征在于，包括：
低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；
正沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；正沿触发锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号qtp；
负沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；负沿触发锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号：qtn；
低功耗输出控制电路，用来在正相时钟输入信号clk为高电平，反相时钟输入信号nclk为低电平时，负沿触发锁存器采样数据信号d，选择输出正沿触发锁存器的值；在正相时钟输入信号clk为低电平，反相时钟输入信号nclk为高电平时，正沿触发锁存器采样数据信号d，选择输出负沿触发锁存器的值；
所述正沿触发锁存器包括：
G1电路，为C2MOS电路，由高阈值PMOS管P9，低阈值PMOS管LP1，低阈值NMOS管LN1和高阈值PNOS管N9组成，低阈值PMOS管LP1，低阈值NMOS管LN1的栅极连接数据d，高阈值PMOS管P9的栅极连接sleep，源极连接Vdd，高阈值NMOS管N9的栅极连接nsleep，源极连接Vss；G1电路的输出连接G2电路的CMOS传输门的源极；
G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成，低阈值PMOS管LP2的栅极连接clk，低阈值NMOS管LN2的栅极连接nclk，G2的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接；
G3电路，为C2MOS电路，由高阈值PMOS管P10，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管N10组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P10的栅极连接sleep，源极连接Vdd，高阈值NMOS管N10的栅极连接nsleep，源极连接Vss；G3电路的输出是qtp，同时与G4电路的输出以及G5电路的输入相连；
G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P11的源极接Vdd，高阈值NMOS管N11的源极接Vss，G4电路的输出与qtp相连，同时作为G5电路的栅极输入；G5电路的栅极连接G4的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Vss，G5电路的输出与G6电路的CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接nclk，低阈值NMOS管LN4的栅极接clk；
G13电路，是低阈值管组成的CMOS传输门，G13电路的CMOS传输门的源极输入是qtp，G13电路的CMOS传输门的漏极输出qt，低阈值PMOS管LP17的栅极接nclk，低阈值NMOS管LN17的栅极接clk。
2.根据权利要求1所述的高速低功耗多阈值双边沿触发D型触发器，其特征在于，所述正沿触发锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述正沿触发锁存器进入睡眠状态，此时时钟控制部件输出正相时钟输入信号clk为低电平“0”，反相时钟输入信号nclk为高电平“1”。
3.根据权利要求1所述的高速低功耗多阈值双边沿触发D型触发器，其特征在于，所述负沿触发锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述负沿触发锁存器进入睡眠状态，此时时钟控制部件输出正相时钟输入信号clk为低电平“0”，反相时钟输入信号nclk为高电平“1”，此时输出的是负沿触发锁存器的值，第一输出信号q和第二输出信号nq保持不变。
4.根据权利要求1或2或3所述的高速低功耗多阈值双边沿触发D型触发器，其特征在于，所述低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为信号：sleep、nsleep，为睡眠和睡眠的非；所述低功耗控制电路包括一个两级的反相器，其中第一级的反相器由P1PMOS管和N1NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep；第二级的反相器由P2PMOS管和N2NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sleep；P1PMOS管和P2PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1NMOS管和N2NMOS管的衬底接地Vss，源极连接地Vss。
5.根据权利要求1或2或3所述的高速低功耗多阈值双边沿触发D型触发器，其特征在于，所述负沿触发锁存器包括：
G7电路，为C2MOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管N13组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据d，高阈值PMOS管P13的栅极连接sleep，源极连接Vdd，高阈值NMOS管N13的栅极连接nsleep，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极；
G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成，低阈值PMOS管LP6的栅极连接nclk，低阈值NMOS管LN2的栅极连接clk，G8电路的CMOS传输门的漏极与G9电路，G10电路，G12电路相连接；
G9电路，为C2MOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sleep，源极连接Vdd，高阈值NMOS管N14的栅极连接nsleep，源极连接Vss；G9电路的输出是qtn，同时与G10电路的输出以及G11电路的输入相连；
G10电路，G11电路，G12电路组成一个反馈保持电路，G10电路，G11电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值NMOS管N15的源极接Vss，G10电路的输出与qtn相连，同时作为G11电路的栅极输入；G11电路的栅极连接G10电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值NMOS管N16的源极接Vss，G11电路的输出与G12电路的CMOS传输门的源极相连；G12电路CMOS传输门的源极与G11电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又与G10电路的输入相连，低阈值PMOS管LP8的栅极接clk，低阈值NMOS管LN8的栅极接nclk；
G14电路，是低阈值管组成的CMOS传输门，G14电路的CMOS传输门的源极输入是qtn，G14电路的CMOS传输门的漏极输出qt，低阈值PMOS管LP18的栅极接clk，低阈值NMOS管LN18的栅极接nclk。
6.根据权利要求1或2或3所述的高速低功耗多阈值双边沿触发D型触发器，其特征在于，所述低功耗输出控制电路具有一个输入端和两个输出端，输入端为qt，为正沿或负沿锁存器的输出值；输出端为q、nq，为触发器的输出数据的原端和反相端；所述低功耗输出控制电路包括一个两级的C2MOS反相器，第一级的C2MOS反相器由两个PMOS管和两个NMOS管组成；两个PMOS管是低阈值管LP19和高阈值管P21；两个NMOS管是低阈值管LN19和高阈值管N21；LP19和LN19的栅极接qt，P21的栅极接Vss，N21的栅极接Vdd；其中：G15电路的输出是nq；第二级的C2MOS反相器由二个PMOS管和二个NMOS管组成；二个PMOS管是低阈值管LP20，高阈值管P22；二个NMOS管是低阈值管LN20，高阈值管N22；LP20，LN20的栅极接nq，P22的栅极接Vss，N22的栅极接Vdd；G16电路的输出是q。
CN201510061574.4A 2015-02-06 2015-02-06 高速低功耗多阈值双边沿触发d型触发器 Active CN104601145B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510061574.4A CN104601145B (zh) 2015-02-06 2015-02-06 高速低功耗多阈值双边沿触发d型触发器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510061574.4A CN104601145B (zh) 2015-02-06 2015-02-06 高速低功耗多阈值双边沿触发d型触发器

Publications (2)

Publication Number Publication Date
CN104601145A CN104601145A (zh) 2015-05-06
CN104601145B true CN104601145B (zh) 2016-03-30

Family

ID=53126709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510061574.4A Active CN104601145B (zh) 2015-02-06 2015-02-06 高速低功耗多阈值双边沿触发d型触发器

Country Status (1)

Country Link
CN (1) CN104601145B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106961259A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 D触发器
CN108809292B (zh) * 2017-05-02 2022-01-04 中国科学院微电子研究所 一种亚阈值电路的优化方法及系统
CN108233894B (zh) * 2018-01-24 2021-04-06 合肥工业大学 一种基于双模冗余的低功耗双边沿触发器
CN111884626A (zh) * 2020-07-03 2020-11-03 上海华虹宏力半导体制造有限公司 双边沿d触发器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300809B1 (en) * 2000-07-14 2001-10-09 International Business Machines Corporation Double-edge-triggered flip-flop providing two data transitions per clock cycle
CN103199823A (zh) * 2013-04-08 2013-07-10 宁波大学 一种高性能低漏功耗主从型d触发器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300809B1 (en) * 2000-07-14 2001-10-09 International Business Machines Corporation Double-edge-triggered flip-flop providing two data transitions per clock cycle
CN103199823A (zh) * 2013-04-08 2013-07-10 宁波大学 一种高性能低漏功耗主从型d触发器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
时钟边沿可控双边触发器设计及其应用;徐扬，等;《电路与系统学报》;20111231;第16卷(第6期);第13-18页 *

Also Published As

Publication number Publication date
CN104601145A (zh) 2015-05-06

Similar Documents

Publication Publication Date Title
CN104617924B (zh) 高速低功耗多阈值异步置位复位保持型d型触发器
CN104601145B (zh) 高速低功耗多阈值双边沿触发d型触发器
Zhao et al. Low-power clocked-pseudo-NMOS flip-flop for level conversion in dual supply systems
CN104617922B (zh) 高速低功耗多阈值异步置位复位d型触发器
CN102457455B (zh) 低压差分信号发送器
CN104617943B (zh) 多阈值低功耗d型cr寄存器
US9203381B2 (en) Current mode logic latch
US20130266055A1 (en) Transmission system
CN101399545B (zh) 低功率缓冲电路
CN101888227B (zh) 一种温度不敏感时钟缓冲器及h型时钟树电路
CN104617923B (zh) 高速低功耗多阈值d型触发器
CN105375916A (zh) 一种改进的异或门逻辑单元电路
CN104639116B (zh) 高速低功耗多阈值同步置位复位d型触发器
Dhirubhai et al. Critical Path Delay Improvement in Logic Circuit Operated at Subthreshold Region
CN104639104B (zh) 功能模块级多阈值低功耗控制装置及方法
CN106505995B (zh) 一种基于FinFET器件的单轨电流模一位全加器
Lai et al. A novel low delay high-voltage level shifter with transient performance insensitive to parasitic capacitance and transfer voltage level
CN105187045B (zh) 一种高速电路的带上拉pmos管的动态锁存器
CN100472952C (zh) 电流控制cmos宽带可变延迟信元电路
US7274244B2 (en) Pulse multiplexed output system
CN107528580B (zh) 电平转换电路
Varma et al. Sub Threshold Level Shifters and Level Shifter with LEC for LSI’s
Ho et al. A 0.1–0.3 V 40–123 fJ/bit/ch on-chip data link with ISI-suppressed bootstrapped repeaters
Kadayinti et al. Sense amplifier comparator with offset correction for decision feedback equalization based receivers
CN117978148B (zh) 用于时钟接收电路的信号处理方法及时钟接收电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant