CN105187045B - 一种高速电路的带上拉pmos管的动态锁存器 - Google Patents

Abstract

本发明涉及电路设计领域，尤其涉及一种高速电路的带上拉PMOS管的动态锁存器，包括一个由正沿时钟CLKP控制的起尾电流源作用的NMOS管M0，一对由输入数据驱动的NMOS管M1和NMOS管M2，一对由负沿时钟CLKN控制的PMOS管M3和PMOS管M4，还有一个由CLKP控制的上拉PMOS管M6；本发明在动态锁存器的电路结构上作了改进，在尾电流源NMOS管M0的上方加了一个PMOS管M6，从而大大提升了动态锁存器的性能，在没有增加电路的复杂度与功耗的情况下，有效地解决了原来动态锁存器输出节点的漏电问题。

Description

一种高速电路的带上拉PMOS管的动态锁存器

技术领域

本发明涉及电路设计领域，尤其涉及一种高速电路的带上拉PMOS管的动态锁存器。

背景技术

近年来，科技的进步不断推进世界的信息化进程，继云计算和物联网之后，大数据时代也应运而生。在信息化的背后，数据的高速传输与计算处理是其流畅运转的根基，作为高速数据传输的硬件载体，锁存器电路必不可少。锁存器把信号暂存以维持某种电平状态，正被广泛应用于各种高速电路设计，如采样器的采样单元、判决反馈均衡器的判决单元、毫米波电路的时钟分频器等，其工作带宽直接制约着此类高速电路的工作速度。

目前高速电路设计中所使用的锁存器通常为电流模逻辑(CML)锁存器。图1是典型的CML锁存器，CML锁存器为满足高带宽要求，常常以加大电流增加功耗为代价，或者以引入电感增加面积为代价，显然不利于低功耗与低成本的设计目标。一种可能的解决方法是使用图2所示的动态锁存器，该改动态锁存器能够提供很高的带宽，同时耗能极低，且节约面积。即便如此，该改动态锁存器还是存在明显的缺陷：当CLKP为高电平，CLKN为低电平时，M0、M3、M4管均导通，锁存器处在透明相位，此时动态锁存器在透明相位时能很好的跟踪输入数据；当CLKP为低电平，CLKN为高电平时，锁存器处在非透明相位，期望的是M0、M1、M2、M3、M4管马上截止，VA、VB不存在从VDD到地的电流通路，输出节点OUTP、OUTN可以维持上半时钟周期期间捕获的数据电平不变；然而由于要使VP节点充电到足够高的电平(VDD-VTH，VTH为NMOS管的阈值电压)以关断M1管、M2管需要一段时间，在这段时间内输出节点会漏电，节点电平会下降。以处理40Gbp/s的数据为例，图3展示了该动态锁存器的仿真数据输出图，可以明显的发现当CLKP为低时，差分输出数据的幅值明显下降，这对数据的传输是非常不利的。

发明内容

为了解决上述问题，本发明提出一种高速电路的带上拉PMOS管的动态锁存器，其特征在于，包括一个由正沿时钟CLKP控制的起尾电流源作用的第一NMOS管M0，一对由输入数据驱动的第二NMOS管M1和第三NMOS管M2，一对由负沿时钟CLKN控制的第一PMOS管M3和第二PMOS管M4，还有一个由正沿时钟CLKP控制的上拉第三PMOS管M6；第一PMOS管M3的源极与电源VDD连接，其漏极连接到第二NMOS管M1的漏极，第三NMOS管M2的漏极连接到第二PMOS管M4的漏极，第二PMOS管M4的源极连接到电源VDD，第三PMOS管M6的源极连接到电源VDD，第一NMOS管M0的源极接地；第二NMOS管M1的源极、第三NMOS管M2的源极、第三PMOS管M6的漏极和第一NMOS管M0的漏极连接到第三节点VP；第一节点VA在第三NMOS管M2的漏极与第二PMOS管M4的漏极的连接处，第一节点VA连接到差分数据正输出端OUTP；第二节点VB在第一PMOS管M3的漏极与第二NMOS管M1的漏极的连接处，第二节点VB连接到差分数据负输出端OUTN；第一PMOS管M3和第二PMOS管M4的栅极连接到负沿时钟CLKN，第二NMOS管M1的栅极连接到差分数据正输入端INP，第三NMOS管M2的栅极连接到差分数据负输入端INN，第一NMOS管M0和第三PMOS管M6的栅极连接到正沿时钟CLKP。

有益效果

本发明提出的带上拉PMOS的高速动态锁存器在没有增加电路的复杂度与功耗的情况下，有效地解决了原来动态锁存器输出节点的漏电问题。

附图说明

图1是一种传统的CML锁存器结构电路图；

图2是一种简单的动态锁存器电路结构图；

图3是一种简单的动态锁存器的仿真数据输出图；

图4是本发明的一种带上拉PMOS管的动态锁存器结构电路图；

图5是本发明的一种带上拉PMOS管的动态锁存器的仿真数据输出图；

具体实施方式

下面结合附图与实施例，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图4是展示了本发明所采用的动态锁存器结构，包括一个由正沿时钟CLKP控制的起尾电流源作用的第一NMOS管M0，一对由输入数据驱动的第二NMOS管M1和第三NMOS管M2，一对由负沿时钟CLKN控制的第一PMOS管M3和第二PMOS管M4，还有一个由正沿时钟CLKP控制的上拉第三PMOS管M6。

具体工作方式如下：

1、当正沿时钟CLKP为高电平，负沿时钟CLKN为低电平时，第三PMOS管M6截止，对各个MOS管的动作不产生影响，此时第一NMOS管M0、第一PMOS管M3、第二PMOS管M4管均处于导通状态，锁存器处在透明相位。

若输入数据位为1，即差分数据正输入端INP为高电平，差分数据负输入端INN为低电平，此时第二NMOS管M1导通，流过第二NMOS管M1的电流由第一PMOS管M3和第二节点VB电容提供，所以第二节点VB在不断放电，最终第二节点VB表现为低电平，另一方面第三NMOS管M2截止，第一节点VA的电容由第二PMOS管M4提供的电流充电，最终表现为高电平。

若输入数据位为0，即差分数据正输入端INN为高电平，差分数据负输入端INP为低电平，此时第三NMOS管M2导通，流过第三NMOS管M2的电流由第二PMOS管M4和第一节点VA电容提供，所以第一节点VA在不断放电，最终第一节点VA表现为低电平，另一方面第二NMOS管M1截止，第二节点VB电容由第一PMOS管M3提供的电流充电，最终表现为高电平，此即透明相位时的跟踪操作。

2、当正沿时钟CLKP为低电平，负沿时钟CLKN为高电平时，电路维持前面捕获的数据，同时第三PMOS管M6导通，给第三节点VP提供额外的充电电流，使其电位上升更加迅速，且第三PMOS管M6可以使第三节点VP充电到电源VDD左右，减小甚至消除了亚阈区电流，可以明显地解决输出节点电位下降问题。

以处理40Gbp/s的数据为例，在相同负载情况下，图5展示了本发明提出的动态锁存器的仿真数据输出图，与图3所示传统的动态锁存器的仿真数据输出图相比，可以明显的发现当正沿时钟CLKP为低时，差分输出数据的幅值基本不变。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (1)

1.一种高速电路的带上拉PMOS管的动态锁存器，其特征在于，所述动态锁存求和器由求和器与动态锁存器合并实现，包括一个由正沿时钟(CLKP)控制的起尾电流源作用的第一NMOS管(M0)，一对由输入数据驱动的第二NMOS管(M1)和第三NMOS管(M2)，一对由负沿时钟(CLKN)控制的第一PMOS管(M3)和第二PMOS管(M4)，还有一个由正沿时钟(CLKP)控制的上拉第三PMOS管(M6)；第一PMOS管(M3)的源极与电源VDD连接，其漏极连接到第二NMOS管(M1)的漏极，第三NMOS管(M2)的漏极连接到第二PMOS管(M4)的漏极，第二PMOS管(M4)的源极连接到电源VDD，第三PMOS管(M6)的源极连接到电源VDD，第一NMOS管(M0)的源极接地；第二NMOS管(M1)的源极、第三NMOS管(M2)的源极、第三PMOS管(M6)的漏极和第一NMOS管(M0)的漏极连接到第三节点(VP)；第一节点(VA)在第三NMOS管(M2)的漏极与第二PMOS管(M4)的漏极的连接线上，第一节点(VA)连接到差分数据正输出端(OUTP)；第二节点(VB)在第一PMOS管(M3)的漏极与第二NMOS管(M1)的漏极的连接线上，第二节点(VB)连接到差分数据负输出端(OUTN)；第一PMOS管(M3)和第二PMOS管(M4)的栅极连接到负沿时钟(CLKN)，第二NMOS管(M1)的栅极连接到差分数据正输入端(INP)，第三NMOS管(M2)的栅极连接到差分数据负输入端(INN)，第一NMOS管(M0)和第三PMOS管(M6)的栅极连接到正沿时钟(CLKP)。