CN204376867U - 低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器 - Google Patents

Abstract

本实用新型实施例涉及一种低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器，该低功耗逻辑电路包括：电流限制电路，连接至输出端；第一组晶体管，第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至电流限制电路；第二组晶体管，第二组晶体管的源极连接至接地端，栅极连接至输入端，漏极连接至电流限制电路；当第一组晶体管导通时，第一电流经电流限制电路至第二组晶体管，第一电流被电流限制电路限制为不大于预设阈值的电流值；或者，当第二组晶体管导通时，第二电流经电流限制电路至所述第一组晶体管，第二电流被电流限制电路限制为不大于预设阈值的电流值。由此，可以解决现有逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。

Description

低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器

技术领域

本实用新型涉及逻辑电路领域，尤其涉及一种低功耗逻辑电路。

背景技术

随着物联网技术的发展，人们逐渐对电池供电的系统有了长期无需充电以及无需频繁更换电池的需求，这就要求系统的功耗比较低(如，根据蓝牙4.0的标准，系统的功耗要降低到微安级)。

现有系统中的数字电路在翻转时会消耗较大的动态电流功耗，由此导致系统的平均功耗比较大。如图1所示的现有的逻辑电路的电路图，如图1所示，包括一个PMOS晶体管和一个NMOS晶体管。其中，PMOS晶体管的源极连接到电源VDD，NMOS晶体管的源极连接到地电位。PMOS晶体管的漏极和NMOS晶体管的漏极相连接，作为输出端。PMOS晶体管的栅极和NMOS晶体管的栅极相连接，作为输入端。当输入端信号从低电平变为高电平时，会经过一段输入信号为中间电平的时间，此时PMOS晶体管和NMOS晶体管同时导通，导致瞬间逻辑电路的电流较大；同样输入端信号从高电平变为低电平时，会经过一段输入信号为中间电平的时间，此时PMOS晶体管和NMOS晶体管同时导通，导致瞬间电流较大。

由此可见，现有的逻辑电路在输入端信号发生变化(由低电平变为高电平，或者由高电平变为低电平)时，会导致逻辑电路的瞬间电流较大，而此瞬间的电流会消耗较大的动态电流功耗。

实用新型内容

本实用新型实施例提供了一种低功耗逻辑电路，可以解决现有的逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。

第一方面，提供了一种低功耗逻辑电路，该逻辑电路包括：电流限制电路、第一组晶体管和第二组晶体管；

所述电流限制电路，连接至输出端；

所述第一组晶体管，所述第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至所述电流限制电路；

所述第二组晶体管，所述第二组晶体管的源极连接至接地端，栅极连接至所述输入端，漏极连接至所述电流限制电路；

当所述第一组晶体管导通时，第一电流经所述电流限制电路至所述第二组晶体管，其中，所述第一电流被所述电流限制电路限制为不大于预设阈值的电流值；或者，

当所述第二组晶体管导通时，第二电流经所述电流限制电路至所述第一组晶体管，其中，所述第二电流被所述电流限制电路限制为不大于预设阈值的电流值。

第二方面，提供了一种具有多级第一方面中所述逻辑电路的反相器，其中，除第一级逻辑电路外的各级逻辑电路的第一输入端连接至上一级逻辑电路的第一输出端，除第一级逻辑电路外的各级逻辑电路的第二输入端连接至上一级逻辑电路的第二输出端。

第三方面，提供了一种具有多级第一方面中所述逻辑电路的与非门，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该级逻辑电路之前的X个逻辑电路的第一输出端；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端。

第四方面，提供了一种具有多级第一方面中所述逻辑电路的或非门，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该 级逻辑电路之前的X个逻辑电路的第一输出端；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端。

本实用新型实施例提供的低功耗逻辑电路，通过增加一个电流限制电路，可以解决现有的逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。

附图说明

图1为现有的逻辑电路的电路图；

图2为本实用新型实施例一提供的一种低功耗逻辑电路的电路原理图；

图3为本实用新型实施例二提供的一种低功耗逻辑电路的电路原理图；

图4为本实用新型实施例三提供的一种低功耗逻辑电路的电路原理图；

图5为本实用新型实施例四提供的一种低功耗逻辑电路的电路原理图；

图6为本实用新型实施例五提供的一种低功耗逻辑电路的电路原理图；

图7为本实用新型实施例六提供的一种低功耗逻辑电路的电路原理图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

为便于对本实用新型实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本实用新型实施例的限定。

图2为本实用新型实施例一提供的一种低功耗逻辑电路的电路原理图，如图2所示，该逻辑电路包括：电流限制电路201、第一组晶体管202和第二组晶体管203。

电流限制电路201，连接至输出端OUT。

第一组晶体管202，第一组晶体管202的源极连接至电源端，栅极连接至输入端IN，漏极与电流限制电路201相连接。

第二组晶体管203，第二组晶体管202的源极连接至接地端，栅极连接至输入端IN，漏极连接至电流限制电路201。

当第一组晶体管202导通时，第一电流经电流限制电路201至第二组晶体管203，其中，所述第一电流被电流限制电路201限制为不大于预设阈值的电流值；或者，

当第二组晶体管203导通时，第二电流经电流限制电路201至第一组晶体管202，其中，所述第二电流被电流限制电路201限制为不大于预设阈值的电流值。

在此说明，电流限制电路201为耗尽型晶体管或者电流源，第一组晶体管202中的晶体管为增强型晶体管，第二组晶体管203中的晶体管为增强型晶体管。具体地，电流限制电路201可以为耗尽型NMOS晶体管、耗尽型PMOS晶体管或者电流源，在此说明书中，以电流限制电路201为耗尽型NMOS晶体管进行说明。此外，第一组晶体管202可以包括一个或多个NMOS晶体管，也可以包括一个或多个PMOS晶体管；第二组晶体管203可以包括一个或多个PMOS晶体管，也可以包括一个或多个NMOS晶体管。在此说明书中，以第一组晶体管202包括一个或多个PMOS晶体管，以第二组晶体管203包括一个或多个NMOS晶体管，且上述一个或多个PMOS晶体管为增强型PMOS晶体管，上述一个或多个NMOS晶体管为增强型NMOS晶体管进行说明。

由于耗尽型NMOS晶体管的栅源电压为固定值，等于0，所以其电流不会像增强型NMOS晶体管的漏极电流随栅极电压增大而增大，并且通过一般工艺设计，可以实现将耗尽型NMOS晶体管的阈值电压绝对值设置为较小值，所以，耗尽型NMOS晶体管导通时的漏极电流一般被限制为较小预设阈值，所述预设阈值可以根据公式1计算：

$\mathrm{Id}=\frac{1}{2}\·\mathrm{\μ}\·\mathrm{Cox}\·\left(\frac{W}{L}\right)\·{(0-\mathrm{Vt})}^2$      (公式1)

其中，Id为耗尽型NMOS晶体管的漏极电流(即预设阈值)，μ为迁移率，Cox为单位面积栅极电容，W为耗尽型NMOS晶体管的沟道宽度，L为耗尽型NMOS晶体管的沟道长度，Vt为耗尽型NMOS晶体管的阈值电压，一般为负数。

图3为本实用新型实施例二提供的一种低功耗逻辑电路的电路原理图，如图3所示，电流限制电路为NMOS晶体管MN302，且NMOS晶体管MN302为耗尽型NMOS晶体管，第一组晶体管包括一个PMOS晶体管MP301，且PMOS晶体管MP301为增强型PMOS晶体管，第二组晶体管包括一个NMOS晶体管MN303，且该NMOS晶体管MN303为增强型NMOS晶体管，其中，MP301的源极连接至电源端VDD，栅极连接至输入端IN，漏极连接至MN302的漏极，并共同连接至输出端OUT，也即第一组晶体管的漏极与电流限制电路共同连接至输出端OUT，MN302的栅极连接至MN302的源极，MN302的源极连接至MN303的漏极，MN303的栅极与MP301的栅极连接在一起，并共同连接至输入端IN，源极连接至接地端。

图3中，当输入端IN输入的信号为高电平时，MN302和MN303导通，输出端OUT输出的信号为低电平；当输入端IN输入的信号为低电平时，MP301导通，输出端OUT输出的信号高电平。由此可见，该逻辑电路实现的是反相器的功能，且该逻辑电路的最大电流值被限制为根据公式1计算的预设阈值，从而可以限制该逻辑电路的最大瞬间电流，由此可以降低该逻辑电路的功耗。

图4为本实用新型实施例三提供的一种低功耗逻辑电路的电路原理图，如图4所示，电流限制电路为NMOS晶体管MN402，且NMOS晶体管MN402为耗尽型NMOS晶体管，第一组晶体管包括一个PMOS晶体管MP401，且PMOS晶体管MP401为增强型PMOS晶体管，第二组晶体管包括一个NMOS晶体管MN403，且该NMOS晶体管MN403为增强型NMOS晶体管，其中，MP401的源极连接至电源端VDD，栅极连接至输入端IN，漏极连接至MN402的漏极，MN402的栅极 连接至MN402的源极，MN402的源极连接至MN403的漏极，并共同连接至输出端OUT，也即第二组晶体管的漏极与电流限制电路共同连接至输出端OUT，MN403的栅极与MP401的栅极连接在一起，并共同连接至输入端IN，源极连接至接地端。

图4中，当输入端IN输入的信号为高电平时，MN403导通，输出端OUT输出的信号为低电平；当输入端IN输入的信号为低电平时，MP401和MN402导通，输出端OUT输出的信号高电平。因此，与图3类似的，图4中的逻辑电路实现的也是反相器的功能，其中，MN402可以限制该逻辑电路的最大瞬间电流，从而可以降低该逻辑电路的功耗。

图5为本实用新型实施例四提供的一种低功耗逻辑电路的电路原理图，如图5所示，输入端IN包括第一输入端INP和第二输入端INN，输出端OUT包括第一输出端OUTP和第二输出端OUTN，且第一输入端INP的输入信号为第一输入信号，第一输出端OUTP的输出信号为第一输出信号，第二输入端INN的输入信号为第二输入信号，第二输出端OUTN的输出信号为第二输出信号，其中，第一输入信号可以为高电平信号或者低电平信号，第二输入信号可以为高电平信号或者低电平信号。第一组晶体管的栅极连接至第一输入端INP，第二组晶体管的栅极连接至第二输入端INN，第一组晶体管的漏极与电流限制电路共同连接至第一输出端OUTP，第二组晶体管的漏极与电流限制电路共同连接至第二输出端OUTN。

具体地，电流限制电路为NMOS晶体管MN502，且NMOS晶体管MN502为耗尽型NMOS晶体管，第一组晶体管包括一个PMOS晶体管MP501，且PMOS晶体管MP501为增强型PMOS晶体管，第二组晶体管包括一个NMOS晶体管MN503，且该NMOS晶体管MN503为增强型NMOS晶体管，其中，MP501的源极连接至电源端VDD，栅极连接至第一输入端INP，漏极连接至MN502，并共同连接至第一输出端OUTP，MN502的栅极连接至MN502的源极，源极连接至MN503的漏极，并共同连接至第二输出端OUTN，MN503的栅极连接至第二输入端INN，源 极连接至接地端。

图5中，对第一输出端OUTP来说，MN502限制了向下导通的电流，当第一输入端INP从高电平变为低电平时，MP501导通只要大于MN502的限制电流，第一输出端OUTP即被迅速上拉至高电平，实现反向器的功能；对第二输出端OUTN来说，MN502限制了向上导通的电流，当第二输入端INN从低电平变为高电平时，MN503导通只要大于MN502的限制电流，第二输出端OUTN即被迅速下拉至低电平，实现反向器的功能，且其输出信号相对输入信号的延迟时间更短，因此该逻辑电路具有更快的工作速度。

另外，本实用新型还可以提供一种反相器，该反向器包括多级上述实施例四所述的逻辑电路，其中，除第一级逻辑电路外的各级逻辑电路的第一输入端INP连接至上一级逻辑电路的第一输出端OUTP，除第一级逻辑电路外的各级逻辑电路的第二输入端INN连接至上一级逻辑电路的第二输出端OUTN。

在一种实施方式中，第一输入端INP包括X个第一子输入端，第一组晶体管包括X个PMOS晶体管；第二输入端包括X个第二子输入端，所述第二组晶体管包括X个NMOS晶体管，其中，X为自然数；X个PMOS晶体管中各个PMOS晶体管的源极相连接，并连接至所述电源端，栅极分别连接至对应的第一子输入端，各个PMOS晶体管的漏极相连接，并与所述电流限制电路共同连接至第一输出端OUTP；X个NMOS晶体管中各个NMOS晶体管的栅极分别连接至对应的第二子输入端，第1个NMOS晶体管的漏极与所述电流限制电路共同连接至第二输出端OUTN，第1个NMOS晶体管之后的各个NMOS晶体管的漏极与前1个NMOS晶体管的源极相连接，最后1个NMOS晶体管的源极连接至所述接地端。

具体地，参见图6所示的本实用新型实施例五提供的一种低功耗逻辑电路的电路原理图，如图6所示，第一输入端INP包括两个第一子输入端：INAP和INBP，第一组晶体管包括两个增强型PMOS晶体管：MP601和MP602，电流限制电路为耗尽型NMOS晶体管MN603，第二输入端INN包括两个第二子输入 端：INAN和INBN，第二组晶体管包括两个增强型NMOS晶体管：MN604和MN605。具体地，MP601的源极与MP602的源极相连接，并共同连接至电源端VDD，MP601的栅极连接至INAP，MP602的栅极连接至INBP，MP601的漏极与MP602的漏极相连接，并与MN603的漏极共同连接至第一输出端OUTP，MN603的栅极连接至MN603的源极，源极与MN604的漏极相连接，并共同连接至第二输出端OUTN，MN604的栅极连接至INAN，源极连接至MN605的漏极，MN605的栅极连接至INBN，源极连接至所述接地端。

图6中，当INAP和INAN输入的信号为低电平时，第一输出端OUTP和第二输出端OUTN输出的信号为高电平，当INBP和INBN输入的信号为低电平时，第一输出端OUTP和第二输出端OUTN输出的信号也为高电平，只有当INAP、INAN、INBP和INBN都为高电平时，第一输出端OUTP和第二输出端OUTN输出的信号才为低电平。由此可见，该逻辑电路实现的是与非门的功能，由于耗尽型NMOS晶体管MN603限制了最大的瞬间电流，从而减小了该逻辑电路的动态电流，由此可以降低该逻辑电路的功耗。

需要说明的是，图6中的1个第一子输入端与1个第二子输入端被划分为一组，例如：INAP和INAN被划分为同一组，INBP和INBN被划分为同一组。当存在多级逻辑电路时，同一组信号子输入端分别被连接至当前逻辑电路之前的逻辑电路的第一输出端OUTP和第二输出端OUTN。

另外，本实用新型还可以提供一种与非门，该与非门包括多级上述实施例五所述的逻辑电路，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该级逻辑电路之前的X个逻辑电路的第一输出端OUTP；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端OUTN；同时，被划分为一组的1个第一子输入端与1个第二子输入端连接至X个逻辑电路中1个逻辑电路的第一输出端OUTP和第二输出端OUTN。

在另一种实施方式中，第一输入端INP包括X个第一子输入端，第一组 晶体管包括X个PMOS晶体管；第二输入端INN包括X个第二子输入端，第二组晶体管包括X个NMOS晶体管，其中，X为自然数；X个PMOS晶体管中第1个PMOS晶体管的源极连接至所述电源端，第1个PMOS晶体管之后的各个PMOS晶体管的源极与前1个PMOS晶体管的漏极相连接，最后1个PMOS晶体管的漏极与电流限制电路共同连接至第一输出端OUTP，各个PMOS晶体管的栅极分别连接至对应的第一子输入端；X个NMOS晶体管中各个NMOS晶体管的源极相连接，并连接至所述接地端，栅极分别连接至对应的第二子输入端，各个NMOS晶体管的漏极相连接，并与所述电流限制电路共同连接至所述第二输出端OUTN。

具体地，参见图7所示的本实用新型实施例六提供的一种低功耗逻辑电路的电路原理图，如图7所示，第一输入端INP包括两个第一子输入端：INAP和INBP，第一组晶体管包括两个增强型PMOS晶体管：MP701和MP702，电流限制电路为耗尽型NMOS晶体管MN703，第二输入端INN包括两个第二子输入端：INAN和INBN，第二组晶体管包括两个增强型NMOS晶体管：MN704和MN705。具体地，MP701的源极连接至电源端VDD，栅极连接至INAP，漏极连接至MP702的源极，MP702的栅极连接至INBP，漏极与MN703的漏极相连接，并共同连接至第一输出端OUTP，MN703的栅极连接至MN703的源极，MN704的漏极与MN705的漏极相连接，并与MN703的源极共同连接至第二输出端OUTN，MN704的栅极连接至INBN，源极与MN705的源极相连接，并共同连接至接地端，MN705的栅极连接至INAN。

图7中，当INAP和INAN输入的信号为高电平时，第一输出端OUTP和第二输出端OUTN输出的信号为低电平，当INBP和INBN输入的信号为高电平时，第一输出端OUTP和第二输出端OUTN输出的信号也为低电平，只有当INAP、INAN、INBP和INBN都为低电平时，第一输出端OUTP和第二输出端OUTN输出的信号才为高电平。由此可见，该逻辑电路实现的是或非门的功能，由于耗尽型NMOS晶体管MN703限制了最大的瞬间电流，从而减小了该逻辑电路的动 态电流，由此可以降低该逻辑电路的功耗。

需要说明的是，图7中的1个第一子输入端与1个第二子输入端被划分为一组，例如：INAP和INAN被划分为同一组，INBP和INBN被划分为同一组。当存在多级逻辑电路时，同一组信号子输入端分别被连接至当前逻辑电路之前的逻辑电路的第一输出端OUTP和第二输出端OUTN。

本实用新型还可以提供一种或非门，该或非门包括多级上述实施例六所述的逻辑电路，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该级逻辑电路之前的X个逻辑电路的第一输出端OUTP；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端OUTN；同时，被划分为一组的1个第一子输入端与1个第二子输入端连接至X个逻辑电路中1个逻辑电路的第一输出端OUTP和第二输出端OUTN。

在此说明，虽然本实用新型的中逻辑电路均是以二输入的逻辑电路进行说明的，但并不限于二输入，根据本实用新型的原理，还可以设计三输入或者更复杂的逻辑电路，如

综上，本实用新型实施例提供的低功耗逻辑电路，通过增加一个电流限制电路，可以解决现有的逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种低功耗逻辑电路，其特征在于，所述逻辑电路包括：电流限制电路、第一组晶体管和第二组晶体管；

所述电流限制电路，连接至输出端；

所述第一组晶体管，所述第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至所述电流限制电路；

所述第二组晶体管，所述第二组晶体管的源极连接至接地端，栅极连接至所述输入端，漏极连接至所述电流限制电路；

当所述第一组晶体管导通时，第一电流经所述电流限制电路至所述第二组晶体管，其中，所述第一电流被所述电流限制电路限制为不大于预设阈值的电流值；或者，

当所述第二组晶体管导通时，第二电流经所述电流限制电路至所述第一组晶体管，其中，所述第二电流被所述电流限制电路限制为不大于预设阈值的电流值。

2.根据权利要求1所述的逻辑电路，其特征在于，所述第一组晶体管的漏极与所述电流限制电路共同连接至所述输出端；或者，

所述第二组晶体管的漏极与所述电流限制电路共同连接至所述输出端。

3.根据权利要求1所述逻辑电路，其特征在于，所述输入端包括第一输入端和第二输入端，所述输出端包括第一输出端和第二输出端；

所述第一组晶体管的栅极连接至所述第一输入端，所述第二组晶体管的 栅极连接至所述第二输入端，所述第一组晶体管的漏极与所述电流限制电路共同连接至所述第一输出端，所述第二组晶体管的漏极与所述电流限制电路共同连接至所述第二输出端。

4.根据权利要求3所述的逻辑电路，其特征在于，所述第一输入端的输入信号为第一输入信号，所述第一输出端的输出信号为第一输出信号，所述第二输入端的输入信号为第二输入信号，所述第二输出端的输出信号为第二输出信号。

5.根据权利要求3所述的逻辑电路，其特征在于，所述第一输入端包括X个第一子输入端，所述第一组晶体管包括X个PMOS晶体管；所述第二输入端包括X个第二子输入端，所述第二组晶体管包括X个NMOS晶体管，其中，X为自然数；

X个PMOS晶体管中各个PMOS晶体管的源极相连接，并连接至所述电源端，栅极分别连接至对应的第一子输入端，各个PMOS晶体管的漏极相连接，并与所述电流限制电路共同连接至所述第一输出端；

X个NMOS晶体管中各个NMOS晶体管的栅极分别连接至对应的第二子输入端，第1个NMOS晶体管的漏极与所述电流限制电路共同连接至所述第二输出端，第1个NMOS晶体管之后的各个NMOS晶体管的漏极与前1个NMOS晶体管的源极相连接，最后1个NMOS晶体管的源极连接至所述接地端。

6.根据权利要求3所述的逻辑电路，其特征在于，所述第一输入端包括 X个第一子输入端，所述第一组晶体管包括X个PMOS晶体管；所述第二输入端包括X个第二子输入端，所述第二组晶体管包括X个NMOS晶体管，其中，X为自然数；

X个PMOS晶体管中第1个PMOS晶体管的源极连接至所述电源端，第1个PMOS晶体管之后的各个PMOS晶体管的源极与前1个PMOS晶体管的漏极相连接，最后1个PMOS晶体管的漏极与所述电流限制电路共同连接至所述第一输出端，各个PMOS晶体管的栅极分别连接至对应的第一子输入端；

X个NMOS晶体管中各个NMOS晶体管的源极相连接，并连接至所述接地端，栅极分别连接至对应的第二子输入端，各个NMOS晶体管的漏极相连接，并与所述电流限制电路共同连接至所述第二输出端。

7.根据权利要求1-6任一项所述的逻辑电路，其特征在于，所述电流限制电路为耗尽型晶体管或者电流源，所述第一组晶体管中的晶体管为增强型晶体管，所述第二组晶体管中的晶体管为增强型晶体管。

8.一种具有多级权利要求6所述逻辑电路的或非门，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该级逻辑电路之前的X个逻辑电路的第一输出端；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端。

9.一种具有多级权利要求5所述逻辑电路的与非门，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该级逻辑电路之前 的X个逻辑电路的第一输出端；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端。

10.一种具有多级权利要求3或4所述逻辑电路的反相器，其中，除第一级逻辑电路外的各级逻辑电路的第一输入端连接至上一级逻辑电路的第一输出端，除第一级逻辑电路外的各级逻辑电路的第二输入端连接至上一级逻辑电路的第二输出端。