CN102386908A - 一种绝热多米诺电路及绝热多米诺三值与门电路 - Google Patents

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Abstract

本发明公开了一种绝热多米诺电路，包括第一PMOS管、第一NMOS管、延时电路和设置于第一PMOS管的源极和第一NMOS管的漏极之间的逻辑电路，第一PMOS管的栅极和第一NMOS管的栅极并接于钟控时钟信号输入端，第一PMOS管的漏极和第一NMOS管的源极并接于延时电路输出端，延时电路输入端与功率时钟信号输入端连接，延时后的功率时钟与中控时钟组成二相交叠时钟，另外还公开了一种结合绝热多米诺电路与NDL逻辑的绝热多米诺三值与门电路，优点是钟控时钟和延时后的功率时钟组成二相交叠时钟，保证了电路的能量回收的效果，提高了电路的可靠性，同时由于采用NDL逻辑，其晶体管数量少，开关活动性低，保证了电路具有低功耗，高速度和高信息密度。

Description

一种绝热多米诺电路及绝热多米诺三值与门电路
技术领域
本发明涉及一种三值与门电路，尤其是涉及一种绝热多米诺电路及绝热多米诺三值与门电路。
背景技术
随着电路集成度不断提高，功耗问题已经成为集成电路发展的瓶颈，降低电路的功耗已经成为芯片设计首要考虑的目标之一。在诸多实现低功耗的方法中，采用交流脉冲电源的绝热电路改变了传统电路的能量消耗方式，使得能量由电源→电容→电源循环利用，显著提高了能量利用率，极大地降低了电路功耗，已经成为低功耗研究的热点；传统静态CMOS电路由P逻辑电路和N逻辑电路构成，如图1所示，占用了较大的面积且速度较慢，而多米诺电路中只保留P逻辑电路或N逻辑电路，如图2所示，因此具有速度快、面积小的优点，被广泛应用于高速数字电路的设计中；在相同参数及环境下多米诺电路比普通静态CMOS电路快15%-20%，而且面积更小、信息密度更高。由于多值电路也具有高信息密度的特点，因此将多米诺电路与多值电路结合可以进一步提高电路的信息密度。鉴此，对绝热电路、多米诺电路及多值电路的研究具有现实意义。
发明内容
本发明所要解决的一个技术问题是提供一种低功耗，可靠性高的绝热多米诺电路。
本发明所要解决的另一个技术问题是提供一种低功耗、高速度、高信息密度的绝热多米诺三值与门电路。
本发明解决上述第一个技术问题所采用的技术方案为：一种绝热多米诺电路，包括第一PMOS管、第一NMOS管、延时电路和设置于所述的第一PMOS管的源极和所述的第一NMOS管的漏极之间的N逻辑电路，所述的第一PMOS管的源极连接信号输出端，所述的第一PMOS管的栅极和所述的第一NMOS管的栅极并接于钟控时钟信号输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的源极并接于所述的延时电路的输出端，所述的延时电路的输入端与功率时钟信号输入端连接。
所述的延时电路由2n个反相器串联组成，其中n≥1。
本发明解决上述另一个技术问题所采用的技术方案为：一种绝热多米诺三值与门电路，包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第二PMOS管、第三PMOS管、第四PMOS管和延时电路，所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第二NMOS管的漏极、所述的第三NMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的源极连接第一互补信号输出端，所述的第五NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第五NMOS管的漏极、所述的第七NMOS管的漏极、所述的第九NMOS管的漏极和所述的第三PMOS管的源极连接，所述的第三PMOS管的源极连接第二互补信号输出端，所述的第十一NMOS管的源极与所述的第十NMOS管的漏极连接，所述的第十一NMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的源极连接第三互补信号输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第十二NMOS管的栅极并接于钟控时钟信号输入端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极和所述的第十二NMOS管的源极并接于所述的延时电路的输出端，所述的延时电路的输入端与功率时钟信号输入端连接，所述的第二NMOS管的栅极连接第一信号输入端，用于接入外部电路的第一输出端的第一输出信号，所述的第五NMOS管的栅极和所述的第七NMOS管的栅极并接于第二信号输入端，用于接入外部电路的第一输出端的第二输出信号，所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极并接于第三信号输入端，用于接入外部电路的第一输出端的第三输出信号，所述的第三NMOS管的栅极连接第四信号输入端，用于接入外部电路的第二输出端的第一输出信号，所述的第四NMOS管的栅极和所述的第八NMOS管的栅极并接于第五信号输入端，用于接入外部电路的第二输出端的第二输出信号，所述的第六NMOS管的栅极和所述的第十NMOS管的栅极并接于第六信号输入端，用于接入外部电路的第二输出端的第三输出信号。
所述的第一互补信号输出端、所述的第二互补信号输出端和所述的第三互补信号输出端均接有一个反相器。
所述的延时电路由2n个反相器串联组成，其中n≥1。
与现有技术相比，本发明的优点在于：绝热多米诺电路中的第一PMOS管的栅极和第一NMOS管的栅极并接于钟控时钟信号输入端，第一PMOS管的漏极和所述的第一NMOS管的源极并接于延时电路的输出端，延时电路的输入端与功率时钟信号输入端连接，使得钟控时钟与通过延时电路输入的功率时钟组成二相交叠时钟，既保证了绝热多米诺电路能量回收的效果，降低了功耗，又提高了绝热多米诺电路的可靠性；在绝热多米诺三值与门电路中采用NDL逻辑电路结合绝热多米诺电路，可以降低功耗，提高电路运行速度和信息密度，如果在第一互补信号输出端、第二互补信号输出端、第三互补信号输出端和第四互补信号输出端均接有一个反相器，还可以减小噪声干扰、增加驱动能力。
附图说明
图1为传统静态CMOS电路图； 
图2为普通多米诺电路图； 
图3为本发明的绝热多米诺电路图；
图4为二相非交叠时钟波形； 
图5为二相交叠时钟波形；
图6为布尔判定图；
图7为多值判定图；
图8为DNL逻辑电路图；
图9为本发明的三值与门多值判定图；
图10为本发明的绝热多米诺三值与门电路图；
图11为本发明的绝热多米诺三值与门电路仿真波形图；
图12为本发明的绝热多米诺三值与门电路与普通绝热多米诺三值的瞬态能耗比较图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
 实施例一：如图3所示一种绝热多米诺电路，包括第一PMOS管P1、第一NMOS管N1、延时电路2和设置于第一PMOS管P1的源极和第一NMOS管N1的漏极之间的N逻辑电路1，第一PMOS管P1的源极连接信号输出端out，第一PMOS管P1的栅极和第一NMOS管N1的栅极并接于钟控时钟信号输入端，第一PMOS管P1的漏极和第一NMOS管N1的源极并接于延时电路2的输出端，延时电路2的输入端与功率时钟信号输入端连接。
上述具体实施例中，钟控时钟信号输入端输入钟控时钟                                                ，功率时钟信号输入端输入功率时钟clk，钟控时钟
Figure 920647DEST_PATH_IMAGE001
和功率时钟clk组成二相非交叠时钟，如图4所示。当功率时钟clk经过延时电路2后，延时电路2输出端输出经延时后的功率时钟clk 1，此时经延时后的功率时钟clk 1与钟控时钟
Figure 717701DEST_PATH_IMAGE001
组成二相交叠时钟，如图5所示；钟控时钟
Figure 388854DEST_PATH_IMAGE001
先上升为高电平，经延时后的功率时钟clk 1再开始下降，期间允许时钟精度存在一定的误差，只要能够使第一PMOS管P1先截止，然后经延时后的功率时钟clk 1再下降为低电平即可；在钟控时钟
Figure 375396DEST_PATH_IMAGE001
上升为高电平，经延时后的功率时钟clk 1还未降低为低电平时，经延时后的功率时钟clk 1会对图3中节点A进行短暂的充电，但这部分电荷会在N逻辑电路1导通，电路进行求值时回收到经延时后的功率时钟clk 1；由此，既保证了绝热多米诺电路能量回收的效果，降低了电路的功耗，又提高了绝热多米诺电路的可靠性。
上述具体实施例中，延时电路2由2n个反相器串联组成，其中n≥1。
 实施例二：一个离散函数可以由多种方法表示，如真值表、公式、矩阵等，但是这些表示方法的复杂度会随着输入变量的增加以指数方式增长，在电路的综合过程中降低了算法的效率。用布尔判定图(Binary Decision Diagrams，BDDs)表示函数可以有效的解决这个问题；布尔函数都可以用一个布尔判定图(Binary Decision Diagrams，BDDs)表示，因此多值函数也可以由一个多值判定图(Multi-valued Decision Diagrams，MDDs)表示。布尔判定图和多值判定图分别如图6和图7所示，图6表示布尔函数
Figure 386077DEST_PATH_IMAGE002
，图7表示三值函数，其中0 x 0、1 x 1、2 x 2、0 y 0、1 y 1、2 y 2为文字运算；NDL(1-of-N domino logic)逻辑是多米诺逻辑的一种，如图8所示，有N个N逻辑电路和N个输出端，但只有一个NMOS管作为单足与地相连，在同一时刻只有1个N逻辑电路导通。NDL逻辑N个输出端可以代表多值逻辑N个不同的电平，因此NDL逻辑适合应用于多值电路的设计中，其中N逻辑电路的结构可根据输出函数由多值判定图得到。而且相比于普通多米诺逻辑，NDL逻辑的晶体管更少、开关活动性更低，因此面积更小、功耗更低，更适合用于高信息密度、低功耗电路的设计。
在二值代数中与、或、非三种基本运算组成完备运算集合，可用来表示任意二值函数。与二值代数类似，三值代数中与、或、非也可组成完备运算集合。三值与、或、非定义分别如下：
与运算：
Figure 512482DEST_PATH_IMAGE004
                                                                                   (1)
或运算：
Figure 768626DEST_PATH_IMAGE005
                                                                                  (2)
非运算：
Figure 961710DEST_PATH_IMAGE006
                                                                                   (3)
由于三值与门的输出有0、1、2三种情况，所以NDL逻辑应有3个输出端及3个N逻辑电路；NDL逻辑的三个输出端out 0、out 1、out 2分别代表三值与门的0、1、2三种输出状态，则可以得出如图9所示的三值与门多值判定图；结合布尔运算、NDL逻辑及本发明中绝热多米诺电路可以得到一种绝热多米诺三值与门，如图10所示。
一种绝热多米诺三值与门电路，包括第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和延时电路2，第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第六NMOS管N6的源极、第八NMOS管N8的源极、第十NMOS管N10的源极和第十二NMOS管N12的漏极连接，第二NMOS管N2的漏极、第三NMOS管N3的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的源极连接第一互补信号输出端
Figure 100568DEST_PATH_IMAGE007
，第五NMOS管N5的源极和第四NMOS管N4的漏极连接，第七NMOS管N7的源极和第六NMOS管N6的漏极连接，第九NMOS管N9的源极和第八NMOS管N8的漏极连接，第五NMOS管N5的漏极、第七NMOS管N7的漏极、第九NMOS管N9的漏极和第三PMOS管P3的源极连接，第三PMOS管P3的源极连接第二互补信号输出端
Figure 497045DEST_PATH_IMAGE008
，第十一NMOS管N11的源极与第十NMOS管N10的漏极连接，第十一NMOS管N11的漏极和第四PMOS管P4的源极连接，第四PMOS管P4的源极连接第三互补信号输出端
Figure 746761DEST_PATH_IMAGE009
，第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极和第十二NMOS管N12的栅极并接于钟控时钟信号输入端，第二PMOS管P2的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极和第十二NMOS管N12的源极并接延时电路2的输出端，延时电路2的输入端与功率时钟信号输入端连接，第二NMOS管N2的栅极连接第一信号输入端，用于接入外部电路的第一输出端的第一输出信号
Figure 794351DEST_PATH_IMAGE010
，所述的第五NMOS管的栅极和所述的第七NMOS管的栅极并接于第二信号输入端，用于接入外部电路的第一输出端的第二输出信号
Figure 917159DEST_PATH_IMAGE011
，所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极并接于第三信号输入端，用于接入外部电路的第一输出端的第三输出信号
Figure 987883DEST_PATH_IMAGE012
，所述的第三NMOS管的栅极连接第四信号输入端，用于接入外部电路的第二输出端的第一输出信号
Figure 103607DEST_PATH_IMAGE013
，所述的第四NMOS管的栅极和所述的第八NMOS管的栅极并接于第五信号输入端，用于接入外部电路的第二输出端的第二输出信号
Figure 943387DEST_PATH_IMAGE014
，所述的第六NMOS管的栅极和所述的第十NMOS管的栅极并接于第六信号输入端，用于接入外部电路的第二输出端的第三输出信号
Figure 237096DEST_PATH_IMAGE015
。
上述具体实施例中，延时电路2由2n个反相器串联组成，其中n≥1。
上述具体实施例中，钟控时钟信号输入端输入钟控时钟
Figure 591854DEST_PATH_IMAGE001
，功率时钟信号输入端输入功率时钟clk，钟控时钟
Figure 448952DEST_PATH_IMAGE001
和功率时钟clk组成二相非交叠时钟，如图4所示。当功率时钟clk经过延时电路2后，延时电路2输出端输出经延时后的功率时钟clk 1，此时经延时后的功率时钟clk 1与钟控时钟
Figure 970936DEST_PATH_IMAGE001
组成二相交叠时钟，如图5所示；由此，既保证了绝热多米诺三值与门电路能量回收的效果，降低了电路的功耗，又提高了绝热多米诺三值与门电路的可靠性。
上述具体实施例中，第一互补信号输出端
Figure 622497DEST_PATH_IMAGE007
、第二互补信号输出端
Figure 730130DEST_PATH_IMAGE008
和第三互补信号输出端
Figure 938389DEST_PATH_IMAGE009
均可以接有一个传统反相器，可以起到减小噪声干扰、增加驱动能力的作用。
在PSPICE环境下，采用TSMC0.25μmCMOS工艺器件参数，对绝热多米诺三值与门电路进行仿真，并与普通多米诺三值与门进行功耗比较；设定经延时后的功率时钟clk 1和钟控时钟
Figure 487182DEST_PATH_IMAGE001
幅值都为2.5V，频率为55.6MHz，我们可以得到如图11所示的绝热多米诺三值与门仿真波形，其中0 A 0、1 A 1、2 A 2、0 B 0、1 B 1、2 B 2为输入信号，out 0、out 1、out 2是经过传统反相器后的输出。从图中可以看出电路的仿真波形与多值判定图相符，证明了电路逻辑功能的正确性。绝热多米诺三值与门电路与对应的普通多米诺电路的瞬态能耗仿真波形如图12所示，从图12中可以看出，与普通多米诺三值与门相比，绝热多米诺三值与门能耗减少约25%。

Claims (5)

1.一种绝热多米诺电路，包括第一PMOS管、第一NMOS管、延时电路和设置于所述的第一PMOS管的源极和所述的第一NMOS管的漏极之间的N逻辑电路，所述的第一PMOS管的源极连接信号输出端，其特征在于所述的第一PMOS管的栅极和所述的第一NMOS管的栅极并接于钟控时钟信号输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的源极并接于所述的延时电路的输出端，所述的延时电路的输入端与功率时钟信号输入端连接。
2.根据权利要求1所述的一种绝热多米诺电路，其特征在于所述的延时电路由2n个反相器串联组成，其中n≥1。
3.一种绝热多米诺三值与门电路，其特征在于包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第二PMOS管、第三PMOS管、第四PMOS管和延时电路，所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第二NMOS管的漏极、所述的第三NMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的源极连接第一互补信号输出端，所述的第五NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第五NMOS管的漏极、所述的第七NMOS管的漏极、所述的第九NMOS管的漏极和所述的第三PMOS管的源极连接，所述的第三PMOS管的源极连接第二互补信号输出端，所述的第十一NMOS管的源极与所述的第十NMOS管的漏极连接，所述的第十一NMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的源极连接第三互补信号输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第十二NMOS管的栅极并接于钟控时钟信号输入端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极和所述的第十二NMOS管的源极并接于所述的延时电路的输出端，所述的延时电路的输入端与功率时钟信号输入端连接，所述的第二NMOS管的栅极连接第一信号输入端，用于接入外部电路的第一输出端的第一输出信号，所述的第五NMOS管的栅极和所述的第七NMOS管的栅极并接于第二信号输入端，用于接入外部电路的第一输出端的第二输出信号，所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极并接于第三信号输入端，用于接入外部电路的第一输出端的第三输出信号，所述的第三NMOS管的栅极连接第四信号输入端，用于接入外部电路的第二输出端的第一输出信号，所述的第四NMOS管的栅极和所述的第八NMOS管的栅极并接于第五信号输入端，用于接入外部电路的第二输出端的第二输出信号，所述的第六NMOS管的栅极和所述的第十NMOS管的栅极并接于第六信号输入端，用于接入外部电路的第二输出端的第三输出信号。
4.根据权利要求3所述的一种绝热多米诺三值与门电路，其特征在于所述的第一互补信号输出端、所述的第二互补信号输出端和所述的第三互补信号输出端均接有一个反相器。
5.根据权利要求3或4所述的一种绝热多米诺三值与门电路，其特征在于所述的延时电路由2n个反相器串联组成，其中n≥1。
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