CN101969301A - 一种四值绝热动态d触发器 - Google Patents

Abstract

本发明公开了一种四值绝热动态D触发器，其包括文字运算电路、文字采样电路和逻辑信号产生电路，文字运算电路主要由第一、第二、第三和第四子文字运算电路组成，逻辑信号产生电路主要由0-3逻辑信号和1-2逻辑信号产生电路组成；优点在于通过采用钟控绝热技术和多阈值MOS管控制技术，设计了四值绝热动态D触发器，该D触发器主要由文字运算电路和逻辑信号产生电路组成，由文字运算电路控制逻辑信号产生电路产生四值逻辑信号；本D触发器的电路利用钟控NMOS管对输入信号进行采样，输出负载通过采样值、自举操作的NMOS管和交叉存贮型结构跟随功率时钟实现赋值和能量回收，在保证电路具有正确的逻辑功能的前提下，有效降低了功耗，提高了电路的工作可靠性。

Description

一种四值绝热动态D触发器

技术领域

本发明涉及一种D触发器，尤其是涉及一种四值绝热动态D触发器。

背景技术

多值触发器是多值逻辑系统中应用广泛的时序电路，它不仅减少了输入输出引线数，降低了生产成本，而且提高了集成电路的信息密度，在时钟频率不变的情况下成倍地加快了数据处理的速度。

目前，现有的多值触发器主要采用冗余抑制技术和双边沿触发技术以提高多值逻辑系统的速度，降低集成电路功耗，但这些技术仍采用传统CMOS电路直流电源供电方式，能量总是以电能到热能这种不可逆转的形式转化掉，其功耗节省的幅度非常有限。因此，研究低功耗的多值触发器具有现实意义。

发明内容

本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，能够有效降低功耗，提高集成电路工作可靠性的四值绝热动态D触发器。

本发明解决上述技术问题所采用的技术方案为：一种四值绝热动态D触发器，其包括文字运算电路、文字采样电路和逻辑信号产生电路，所述的文字运算电路主要由第一子文字运算电路、第二子文字运算电路、第三子文字运算电路和第四子文字运算电路组成，所述的文字采样电路主要由第一采样电路、第二采样电路、第三采样电路和第四采样电路组成，所述的逻辑信号产生电路主要由0-3逻辑信号产生电路和1-2逻辑信号产生电路组成；所述的第一子文字运算电路、所述的第二子文字运算电路、所述的第三子文字运算电路和所述的第四子文字运算电路的信号输入端、互补信号输入端、第一信号选通端、第二信号选通端均分别输入输入信号、互补输入信号、复位信号、互补复位信号，所述的第一子文字运算电路、所述的第二子文字运算电路、所述的第三子文字运算电路和所述的第四子文字运算电路均接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信号，所述的第一子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路的第三信号选通端相连接，所述的第四子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路的第四信号选通端相连接，所述的第一子文字运算电路的信号输出端输出的输出信号和所述的第四子文字运算电路的信号输出端输出的输出信号分别作为所述的0-3逻辑信号产生电路的选通信号，所述的0-3逻辑信号产生电路的信号输入端和互补信号输入端分别输入逻辑值0和逻辑值3，所述的0-3逻辑信号产生电路接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信号，所述的第二子文字运算电路的信号输出端与所述的1-2逻辑信号产生电路的第五信号选通端相连接，所述的第三子文字运算电路的信号输出端与所述的1-2逻辑信号产生电路的第六信号选通端相连接，所述的第二子文字运算电路的信号输出端输出的输出信号和所述的第三子文字运算电路的信号输出端输出的输出信号分别作为所述的1-2逻辑信号产生电路的选通信号，所述的1-2逻辑信号产生电路的信号输入端和互补信号输入端分别输入逻辑值1和逻辑值2，所述的1-2逻辑信号产生电路接入幅值电平对应逻辑3的钟控时钟信号、幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号；所述的第一采样电路的信号输入端与所述的第一子文字运算电路的信号输出端相连接，所述的第一采样电路的信号输入端接入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第一采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第一采样电路获得第一信号采样值，所述的第二采样电路的信号输入端与所述的第二子文字运算电路的信号输出端相连接，所述的第二采样电路的信号输入端接入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第二采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第二采样电路获得第二信号采样值，所述的第三采样电路的信号输入端与所述的第三子文字运算电路的信号输出端相连接，所述的第三采样电路的信号输入端接入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第三采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第三采样电路获得第三信号采样值，所述的第四采样电路的信号输入端与所述的第四子文字运算电路的信号输出端相连接，所述的第四采样电路的信号输入端接入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第四采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第四采样电路获得第四信号采样值，所述的0-3逻辑信号产生电路的信号输出端输出的输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通作为D触发器的输出信号，所述的1-2逻辑信号产生电路的信号输出端输出的输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通作为D触发器的输出信号，所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通作为D触发器的互补输出信号，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通作为D触发器的互补输出信号。

所述的0-3逻辑信号产生电路的信号输出端连接有第一NMOS管和第二NMOS管，所述的第一NMOS管的漏极与所述的第二NMOS管的漏极相连接，其公共连接端与所述的0-3逻辑信号产生电路的信号输出端相连接，所述的第一NMOS管的栅极接入所述的第四信号采样值，所述的第二NMOS管的栅极接入所述的第一信号采样值，所述的第一NMOS管的源极与所述的第二NMOS管的源极相连接，其公共连接端作为D触发器的信号输出端，所述的0-3逻辑信号产生电路的信号输出端输出的输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通时，D触发器的信号输出端输出的输出信号为所述的0-3逻辑信号产生电路的信号输出端输出的输出信号；所述的0-3逻辑信号产生电路的互补信号输出端连接有第三NMOS管和第四NMOS管，所述的第三NMOS管的漏极与所述的第四NMOS管的漏极相连接，其公共连接端与所述的0-3逻辑信号产生电路的互补信号输出端相连接，所述的第三NMOS管的栅极接入所述的第四信号采样值，所述的第四NMOS管的栅极接入所述的第一信号采样值，所述的第三NMOS管的源极与所述的第四NMOS管的源极相连接，其公共连接端作为D触发器的互补信号输出端，所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通时，D触发器的互补信号输出端输出的互补输出信号为所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号；所述的1-2逻辑信号产生电路的信号输出端连接有第五NMOS管和第六NMOS管，所述的第五NMOS管的漏极与所述的第六NMOS管的漏极相连接，其公共连接端与所述的1-2逻辑信号产生电路的信号输出端相连接，所述的第五NMOS管的栅极接入所述的第三信号采样值，所述的第六NMOS管的栅极接入所述的第二信号采样值，所述的第五NMOS管的源极与所述的第六NMOS管的源极相连接，其公共连接端作为D触发器的信号输出端，所述的1-2逻辑信号产生电路的信号输出端输出的输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通时，D触发器的信号输出端输出的输出信号为所述的1-2逻辑信号产生电路的信号输出端输出的输出信号；所述的1-2逻辑信号产生电路的互补信号输出端连接有第七NMOS管和第八NMOS管，所述的第七NMOS管的漏极与所述的第八NMOS管的漏极相连接，其公共连接端与所述的1-2逻辑信号产生电路的互补信号输出端相连接，所述的第七NMOS管的栅极接入所述的第三信号采样值，所述的第八NMOS管的栅极接入所述的第二信号采样值，所述的第七NMOS管的源极与所述的第八NMOS管的源极相连接，其公共连接端作为D触发器的互补信号输出端，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通时，D触发器的互补信号输出端输出的互补输出信号为所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号。

所述的第一子文字运算电路包括第一选通模块、第一采样模块及主要由第一信号输出电路和第一互补信号输出电路构成的第一交叉存贮型模块，所述的第一选通模块主要由第一信号选通电路和第二信号选通电路组成，所述的第一信号选通电路包括第九NMOS管和第十NMOS管，所述的第二信号选通电路包括第十一NMOS管和第十二NMOS管，所述的第一采样模块主要由第一信号采样电路和第二信号采样电路组成，所述的第一信号采样电路包括第十三NMOS管，所述的第二信号采样电路包括第十四NMOS管，所述的第一信号输出电路包括第十五NMOS管、第十六NMOS管和第一PMOS管，所述的第一互补信号输出电路包括第十七NMOS管、第十八NMOS管和第二PMOS管；所述的第九NMOS管的源极输入互补输入信号，所述的第九NMOS管的栅极输入互补复位信号，所述的第十NMOS管的源极输入逻辑值3，所述的第十NMOS管的栅极输入复位信号，所述的第九NMOS管的漏极与所述的第十NMOS管的漏极相连接，其公共连接端与所述的第十三NMOS管的源极相连接，所述的第十三NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第十三NMOS管的漏极与所述的第十五NMOS管的栅极相连接，所述的第十一NMOS管的源极输入输入信号，所述的第十一NMOS管的栅极输入互补复位信号，所述的第十二NMOS管的源极输入逻辑值0，所述的第十二NMOS管的栅极输入复位信号，所述的第十一NMOS管的漏极与所述的第十二NMOS管的漏极相连接，其公共连接端与所述的第十四NMOS管的源极相连接，所述的第十四NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第十四NMOS管的漏极与所述的第十七NMOS管的栅极相连接，所述的第十五NMOS管的漏极、所述的第一PMOS管的漏极、所述的第十七NMOS管的漏极和所述的第二PMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第十五NMOS管的源极与所述的第一PMOS管的源极相连接，其公共连接端与所述的第十六NMOS管的漏极相连接，所述的第十七NMOS管的源极与所述的第二PMOS管的源极相连接，其公共连接端与所述的第十八NMOS管的漏极相连接，所述的第十六NMOS管的源极和所述的第十八NMOS管的源极均接地，所述的第一PMOS管的栅极分别与所述的第十六NMOS管的栅极和所述的第十八NMOS管的漏极相连接，所述的第二PMOS管的栅极分别与所述的第十八NMOS管的栅极和所述的第十六NMOS管的漏极相连接，所述的第十六NMOS管的漏极为所述的第一子文字运算电路的信号输出端，所述的第十八NMOS管的漏极为所述的第一子文字运算电路的互补信号输出端；

所述的第二子文字运算电路包括第二选通模块、第二采样模块及主要由第二信号输出电路和第二互补信号输出电路构成的第二交叉存贮型模块，所述的第二选通模块主要由第三信号选通电路和第四信号选通电路组成，所述的第三信号选通电路包括第十九NMOS管和第二十NMOS管，所述的第四信号选通电路包括第二十一NMOS管和第二十二NMOS管，所述的第二采样模块主要由第三信号采样电路和第四信号采样电路组成，所述的第三信号采样电路包括第二十三NMOS管和第二十四NMOS管，所述的第四信号采样电路包括第二十五NMOS管和第二十六NMOS管，所述的第二信号输出电路包括第二十七NMOS管、第二十八NMOS管、第二十九NMOS管和第三PMOS管，所述的第二互补信号输出电路包括第三十NMOS管、第三十一NMOS管、第三十二NMOS管和第四PMOS管；所述的第十九NMOS管的源极输入输入信号，所述的第十九NMOS管的栅极输入互补复位信号，所述的第二十NMOS管的源极输入逻辑值0，所述的第二十NMOS管的栅极输入复位信号，所述的第十九NMOS管的漏极与所述的第二十NMOS管的漏极相连接，其公共连接端分别与所述的第二十三NMOS管的源极和所述的第二十四NMOS管的源极相连接，所述的第二十三NMOS管的栅极与所述的第二十四NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第二十三NMOS管的漏极与所述的第二十七NMOS管的栅极相连接，所述的第二十四NMOS管的漏极与所述的第三十NMOS管的栅极相连接，所述的第二十一NMOS管的源极输入互补输入信号，所述的第二十一NMOS管的栅极输入互补复位信号，所述的第二十二NMOS管的源极输入逻辑值3，所述的第二十二NMOS管的栅极输入复位信号，所述的第二十一NMOS管的漏极与所述的第二十二NMOS管的漏极相连接，其公共连接端分别与所述的第二十五NMOS管的源极和所述的第二十六NMOS管的源极相连接，所述的第二十五NMOS管的栅极与所述的第二十六NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第二十五NMOS管的漏极与所述的第三十一NMOS管的栅极相连接，所述的第二十六NMOS管的漏极与所述的第二十八NMOS管的栅极相连接，所述的第二十七NMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第三十NMOS管的漏极和所述的第三十一NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的漏极相连接，所述的第二十八NMOS管的源极与所述的第三PMOS管的源极相连接，其公共连接端与所述的第二十九NMOS管的漏极相连接，所述的第三十NMOS管的源极、所述的第三十一NMOS管的源极与所述的第四PMOS管的源极相连接，其公共连接端与所述的第三十二NMOS管的漏极相连接，所述的第二十九NMOS管的源极与所述的第三十二NMOS管的源极均接地，所述的第三PMOS管的栅极分别与所述的第二十九NMOS管的栅极和所述的第三十二NMOS管的漏极相连接，所述的第四PMOS管的栅极分别与所述的第三十二NMOS管的栅极和所述的第二十九NMOS管的漏极相连接，所述的第二十九NMOS管的漏极为所述的第二子文字运算电路的信号输出端，所述的第三十二NMOS管的漏极为所述的第二子文字运算电路的互补信号输出端；

所述的第三子文字运算电路的结构与所述的第二子文字运算电路的结构相同；

所述的第四子文字运算电路的结构与所述的第一子文字运算电路的结构相同，所述的第四子文字运算电路中：所述的第九NMOS管的源极输入输入信号，所述的第十NMOS管的源极输入逻辑值0，所述的第十一NMOS管的源极输入互补输入信号，所述的第十二NMOS管的源极输入逻辑值3。

所述的0-3逻辑信号产生电路包括第三选通模块、第三采样模块及主要由第三信号输出电路和第三互补信号输出电路构成的第三交叉存贮型模块，所述的第三选通模块主要由第五信号选通电路和第六信号选通电路组成，所述的第五信号选通电路包括第三十三NMOS管和第三十四NMOS管，所述的第六信号选通电路包括第三十五NMOS管和第三十六NMOS管，所述的第三采样模块主要由第五信号采样电路和第六信号采样电路组成，所述的第五信号采样电路包括第三十七NMOS管，所述的第六信号采样电路包括第三十八NMOS管，所述的第三信号输出电路包括第三十九NMOS管、第四十NMOS管和第五PMOS管，所述的第三互补信号输出电路包括第四十一NMOS管、第四十二NMOS管和第六PMOS管；所述的第三十三NMOS管的源极输入逻辑值0，所述的第三十三NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第三十四NMOS管的源极输入逻辑值3，所述的第三十四NMOS管的栅极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第三十三NMOS管的漏极与所述的第三十四NMOS管的漏极相连接，其公共连接端与所述的第三十七NMOS管的源极相连接，所述的第三十七NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第三十七NMOS管的漏极与所述的第三十九NMOS管的栅极相连接，所述的第三十五NMOS管的源极输入逻辑值3，所述的第三十五NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第三十六NMOS管的源极输入逻辑值0，所述的第三十六NMOS管的栅极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第三十五NMOS管的漏极与所述的第三十六NMOS管的漏极相连接，其公共连接端与所述的第三十八NMOS管的源极相连接，所述的第三十八NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第三十八NMOS管的漏极与所述的第四十一NMOS管的栅极相连接，所述的第三十九NMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第四十一NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第三十九NMOS管的源极与所述的第五PMOS管的源极相连接，其公共连接端与所述的第四十NMOS管的漏极相连接，所述的第四十一NMOS管的源极与所述的第六PMOS管的源极相连接，其公共连接端与所述的第四十二NMOS管的漏极相连接，所述的第四十NMOS管的源极与所述的第四十二NMOS管的源极均接地，所述的第五PMOS管的栅极分别与所述的第四十NMOS管的栅极和所述的第四十二NMOS管的漏极相连接，所述的第六PMOS管的栅极分别与所述的第四十二NMOS管的栅极和所述的第四十NMOS管的漏极相连接，所述的第四十NMOS管的漏极为所述的0-3逻辑信号产生电路的信号输出端，所述的第四十二NMOS管的漏极为所述的0-3逻辑信号产生电路的互补信号输出端；

所述的1-2逻辑信号产生电路的结构与所述的0-3逻辑信号产生电路的结构基本相同，所述的1-2逻辑信号产生电路中：所述的第三十三NMOS管的源极输入逻辑值1，所述的第三十三NMOS管的栅极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第三十四NMOS管的源极输入逻辑值2，所述的第三十四NMOS管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第三十五NMOS管的源极输入逻辑值2，所述的第三十五NMOS管的栅极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第三十六NMOS管的源极输入逻辑值1，所述的第三十六NMOS管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第三十九NMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第四十一NMOS管的漏极相连接接入幅值电平对应逻辑2的功率时钟信号，所述的第四十NMOS管的源极与所述的第四十二NMOS管的源极相连接接入幅值电平对应逻辑1的功率时钟信号，所述的第四十NMOS管的栅极与所述的第三十八NMOS管的漏极相连接，所述的第四十二NMOS管栅极与所述的第三十七NMOS管的漏极相连接，所述的第五PMOS管的栅极与所述的第四十二NMOS管的漏极相连接，所述的第六PMOS管的栅极与所述的第四十NMOS管的漏极相连接，所述的第四十NMOS管的漏极为所述的1-2逻辑信号产生电路的信号输出端，所述的第四十二NMOS管的漏极为所述的1-2逻辑信号产生电路的互补信号输出端。

所述的第一采样电路包括第四十三NMOS管、第四十四NMOS管、第四十五NMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第七PMOS管和第八PMOS管，所述的第四十三NMOS管的源极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第四十三NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第四十三NMOS管的漏极与所述的第四十五NMOS管的栅极相连接，所述的第四十四NMOS管的源极输入所述的第一子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十四NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第四十四NMOS管的漏极与所述的第四十七NMOS管的栅极相连接，所述的第四十五NMOS管的漏极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极和所述的第四十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第四十五NMOS管的源极与所述的第七PMOS管的源极相连接，其公共连接端与所述的第四十六NMOS管的漏极相连接，所述的第四十七NMOS管的源极与所述的第八PMOS管的源极相连接，其公共连接端与所述的第四十八NMOS管的漏极相连接，所述的第四十六NMOS管的源极与所述的第四十八NMOS管的源极均接地，所述的第七PMOS管的栅极分别与所述的第四十六NMOS管的栅极和所述的第四十八NMOS管的漏极相连接，所述的第八PMOS管的栅极分别与所述的第四十八NMOS管的栅极和所述的第四十六NMOS管的漏极相连接，所述的第四十六NMOS管的漏极为所述的第一采样电路的信号输出端，所述的第四十八NMOS管的漏极为所述的第一采样电路的互补信号输出端，所述的第四十三NMOS管的漏极处采集获得第一信号采样值；

所述的第二采样电路的结构、所述的第三采样电路的结构、所述的第四采样电路的结构均与所述的第一采样电路的结构相同，所述的第二采样电路中：所述的第四十三NMOS管的源极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第四十四NMOS管的源极输入所述的第二子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十三NMOS管的漏极处采集获得第二信号采样值；所述的第三采样电路中：所述的第四十三NMOS管的源极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第四十四NMOS管的源极输入所述的第三子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十三NMOS管的漏极处采集获得第三信号采样值；所述的第四采样电路中：所述的第四十三NMOS管的源极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第四十四NMOS管的源极输入所述的第四子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十三NMOS管的漏极处采集获得第四信号采样值。

与现有技术相比，本发明的优点在于通过采用钟控绝热技术和多阈值MOS管控制技术，设计了四值绝热动态D触发器，该D触发器主要由文字运算电路和逻辑信号产生电路组成，由文字运算电路控制逻辑信号产生电路产生四值逻辑信号；本D触发器的电路利用钟控NMOS管对输入信号进行采样，输出负载通过采样值、自举操作的NMOS管和交叉存贮型结构跟随功率时钟实现赋值和能量回收，在保证电路具有正确的逻辑功能的前提下，有效降低了功耗，提高了集成电路的工作可靠性。当信号采样频率为55.6MHz，0.3μs时间内，本D触发器与常规CMOS四值动态D触发器在相同输入信号与工艺参数下的结果相比，本D触发器可平均节省功耗约90％。本D触发器实现了将多值逻辑的高信息密度特性和绝热电路的低功耗特性相结合，并可进一步与绝热门电路结合设计多值绝热时序电路，以促进低功耗多值逻辑电路的发展。

附图说明

图1a为本发明的四值绝热动态D触发器的电路图；

图1b为本发明的四值绝热动态D触发器的电路符号图；

图1c为本发明的四值绝热动态D触发器的时钟波形图；

图2a为本发明的第一子文字运算电路的电路图；

图2b为本发明的第一子文字运算电路的电路符号图；

图3a为本发明的第二子文字运算电路的电路图；

图3b为本发明的第二子文字运算电路的电路符号图；

图4a为本发明的第三子文字运算电路的电路图；

图4b为本发明的第三子文字运算电路的电路符号图；

图5a为本发明的第四子文字运算电路的电路图；

图5b为本发明的第四子文字运算电路的电路符号图；

图6a为本发明的0-3逻辑信号产生电路的电路图；

图6b为本发明的0-3逻辑信号产生电路的电路符号图；

图7a为本发明的1-2逻辑信号产生电路的电路图；

图7b为本发明的1-2逻辑信号产生电路的电路符号图；

图8为本发明的文字采样电路的电路图；

图9为本发明的四值绝热动态D触发器的模拟波形图；

图10为常规CMOS四值动态D触发器与本发明的四值绝热动态D触发器的能耗比较示意图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

由于绝热电路突破了传统CMOS电路能量传输模式的局限性，使电路能量从电源→信号节点→地一次性消耗转化为电源→信号节点→电源的方式循环利用，能够有效回收结点电容存储的电荷，从而大大减小能量损耗，提高电路工作的可靠性；同时由于四值逻辑与二值逻辑成幂次关系，其电路兼容性强，便于实用化。因此，本发明通过对钟控绝热技术和多阈值MOS管控制技术进行研究，提出一种四值绝热动态D触发器。

本发明的一种四值绝热动态D触发器，其电路结构如图1a所示，其电路符号图如图1b所示，其包括文字运算电路、文字采样电路和逻辑信号产生电路。文字运算电路主要由第一子文字运算电路11、第二子文字运算电路12、第三子文字运算电路13和第四子文字运算电路14组成，文字采样电路主要由第一采样电路、第二采样电路、第三采样电路和第四采样电路组成，图8给出了第一采样电路、第二采样电路、第三采样电路及第四采样电路的通用电路图，逻辑信号产生电路主要由0-3逻辑信号产生电路21和1-2逻辑信号产生电路22组成；第一子文字运算电路11、第二子文字运算电路12、第三子文字运算电路13和第四子文字运算电路14的信号输入端、互补信号输入端、第一信号选通端、第二信号选通端均分别输入输入信号D、互补输入信号

复位信号R、互补复位信号

第一子文字运算电路11、第二子文字运算电路12、第三子文字运算电路13和第四子文字运算电路14均接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信号，第一子文字运算电路11的信号输出端与0-3逻辑信号产生电路21的第三信号选通端相连接，第四子文字运算电路14的信号输出端与0-3逻辑信号产生电路21的第四信号选通端相连接，第一子文字运算电路11的信号输出端输出的输出信号⁰x⁰和第四子文字运算电路14的信号输出端输出的输出信号³x³分别作为0-3逻辑信号产生电路21的选通信号，0-3逻辑信号产生电路21的信号输入端和互补信号输入端分别输入逻辑值0和逻辑值3，0-3逻辑信号产生电路21接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信号，第二子文字运算电路12的信号输出端与1-2逻辑信号产生电路22的第五信号选通端相连接，第三子文字运算电路13的信号输出端与1-2逻辑信号产生电路22的第六信号选通端相连接，第二子文字运算电路12的信号输出端输出的输出信号¹x¹和第三子文字运算电路13的信号输出端输出的输出信号²x²分别作为1-2逻辑信号产生电路22的选通信号，1-2逻辑信号产生电路22的信号输入端和互补信号输入端分别输入逻辑值1和逻辑值2，1-2逻辑信号产生电路22接入幅值电平对应逻辑3的钟控时钟信号、幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号；第一采样电路的信号输入端与第一子文字运算电路11的信号输出端相连接，第一采样电路的信号输入端接入第一子文字运算电路11的信号输出端输出的输出信号⁰x⁰，第一采样电路接入幅值电平对应逻辑3的钟控时钟信号，第一采样电路获得第一信号采样值c⁰x⁰，第二采样电路的信号输入端与第二子文字运算电路12的信号输出端相连接，第二采样电路的信号输入端接入第二子文字运算电路12的信号输出端输出的输出信号¹x¹，第二采样电路接入幅值电平对应逻辑3的钟控时钟信号，第二采样电路获得第二信号采样值c¹x¹，第三采样电路的信号输入端与第三子文字运算电路13的信号输出端相连接，第三采样电路的信号输入端接入第三子文字运算电路13的信号输出端输出的输出信号²x²，第三采样电路接入幅值电平对应逻辑3的钟控时钟信号，第三采样电路获得第三信号采样值c²x²，第四采样电路的信号输入端与第四子文字运算电路14的信号输出端相连接，第四采样电路的信号输入端接入第四子文字运算电路14的信号输出端输出的输出信号³x³，第四采样电路接入幅值电平对应逻辑3的钟控时钟信号，第四采样电路获得第四信号采样值c³x³，0-3逻辑信号产生电路21的信号输出端输出的输出信号out₁通过第一信号采样值c⁰x⁰和第四信号采样值c³x³被选通作为D触发器的输出信号Q，1-2逻辑信号产生电路22的信号输出端输出的输出信号out₂通过第二信号采样值c¹x¹和第三信号采样值c²x²被选通作为D触发器的输出信号Q，0-3逻辑信号产生电路21的互补信号输出端输出的互补输出信号

通过第一信号采样值c⁰x⁰和第四信号采样值c³x³被选通作为D触发器的互补输出信号1-2逻辑信号产生电路22的互补信号输出端输出的互补输出信号

通过第二信号采样值c¹x¹和第三信号采样值c²x²被选通作为D触发器的互补输出信号

在此具体实施例中，0-3逻辑信号产生电路21的信号输出端连接有第一NMOS管N1和第二NMOS管N2，第一NMOS管N1的漏极与第二NMOS管N2的漏极相连接，其公共连接端与0-3逻辑信号产生电路21的信号输出端相连接，第一NMOS管N1的栅极接入第四信号采样值c³x³，第二NMOS管N2的栅极接入第一信号采样值c⁰x⁰，第一NMOS管N1的源极与第二NMOS管N2的源极相连接，其公共连接端作为D触发器的信号输出端，0-3逻辑信号产生电路21的信号输出端输出的输出信号out₁通过第一信号采样值c⁰x⁰和第四信号采样值c³x³被选通时，D触发器的信号输出端输出的输出信号Q为0-3逻辑信号产生电路的信号输出端输出的输出信号out₁；0-3逻辑信号产生电路21的互补信号输出端连接有第三NMOS管N3和第四NMOS管N4，第三NMOS管N3的漏极与第四NMOS管N4的漏极相连接，其公共连接端与0-3逻辑信号产生电路21的互补信号输出端相连接，第三NMOS管N3的栅极接入第四信号采样值c³x³，第四NMOS管N4的栅极接入第一信号采样值c⁰x⁰，第三NMOS管N3的源极与第四NMOS管N4的源极相连接，其公共连接端作为D触发器的互补信号输出端，0-3逻辑信号产生电路21的互补信号输出端输出的互补输出信号

通过第一信号采样值c⁰x⁰和第四信号采样值c³x³被选通时，D触发器的互补信号输出端输出的互补输出信号

为0-3逻辑信号产生电路21的互补信号输出端输出的互补输出信号

1-2逻辑信号产生电路22的信号输出端连接有第五NMOS管N5和第六NMOS管N6，第五NMOS管N5的漏极与第六NMOS管N6的漏极相连接，其公共连接端与1-2逻辑信号产生电路22的信号输出端相连接，第五NMOS管N5的栅极接入第三信号采样值c²x²，第六NMOS管N6的栅极接入第二信号采样值c¹x¹，第五NMOS管N5的源极与第六NMOS管N6的源极相连接，其公共连接端作为D触发器的信号输出端，1-2逻辑信号产生电路22的信号输出端输出的输出信号out₂通过第二信号采样值c¹x¹和第三信号采样值c²x²被选通时，D触发器的信号输出端输出的输出信号Q为1-2逻辑信号产生电路22的信号输出端输出的输出信号out₂；1-2逻辑信号产生电路22的互补信号输出端连接有第七NMOS管N7和第八NMOS管N8，第七NMOS管N7的漏极与第八NMOS管N8的漏极相连接，其公共连接端与1-2逻辑信号产生电路22的互补信号输出端相连接，第七NMOS管N7的栅极接入第三信号采样值c²x²，第八NMOS管N8的栅极接入第二信号采样值c¹x¹，第七NMOS管N7的源极与第八NMOS管N8的源极相连接，其公共连接端作为D触发器的互补信号输出端，1-2逻辑信号产生电路22的互补信号输出端输出的互补输出信号

通过第二信号采样值c¹x¹和第三信号采样值c²x²被选通时，D触发器的互补信号输出端输出的互补输出信号

为1-2逻辑信号产生电路22的互补信号输出端输出的互补输出信号

在此，在文字运算电路设计中，幅值电平对应逻辑3的钟控时钟信号用

表示，幅值电平对应逻辑3的功率时钟信号用Φ₃表示，与Φ₃相位差180°，幅值为VDD，代表逻辑值3，接地代表逻辑值0；在逻辑信号产生电路设计中，幅值电平对应逻辑3的钟控时钟信号用Φ₃表示，幅值电平对应逻辑3的功率时钟信号用

表示，幅值电平对应逻辑2的功率时钟信号用

表示，幅值电平对应逻辑1的功率时钟信号用

表示，其中，Φ₃与

相位差180°，

三者的相位差相同，

的幅值分别代表逻辑值3、2、1。上述各个时钟信号的波形如图1c所示。

表1给出了文字运算电路的真值表，表1中复位信号R高电平有效，XX代表任意逻辑值，表1中逻辑值0与3为互补的信号，逻辑值1与2也为互补的信号。该文字运算电路的设计方案为：首先幅值电平对应逻辑3的钟控时钟信号对输入信号采样，然后输出负载利用采样值和交叉存贮型模块，跟随幅值电平对应逻辑3的功率时钟信号完成逻辑赋值和能量回收。

表1文字运算电路的真值表

根据文字运算电路的设计方案及表1所列的真值表可设计出第一子文字运算电路11、第二子文字运算电路12、第三子文字运算电路13及第四子文字运算电路14的具体结构。在此具体实施例中，第一子文字运算电路11如图2a和图2b所示，其包括第一选通模块、第一采样模块及主要由第一信号输出电路和第一互补信号输出电路构成的第一交叉存贮型模块，第一选通模块主要由第一信号选通电路和第二信号选通电路组成，第一信号选通电路包括第九NMOS管N9和第十NMOS管N10，第二信号选通电路包括第十一NMOS管N11和第十二NMOS管N12，第一采样模块主要由第一信号采样电路和第二信号采样电路组成，第一信号采样电路包括第十三NMOS管N13，第二信号采样电路包括第十四NMOS管N14，第一信号输出电路包括第十五NMOS管N15、第十六NMOS管N16和第一PMOS管P1，第一互补信号输出电路包括第十七NMOS管N17、第十八NMOS管N18和第二PMOS管P2；第九NMOS管N9的源极输入互补输入信号D，第九NMOS管N9的栅极作为第二信号选通端输入互补复位信号R，第十NMOS管N10的源极输入逻辑值3，第十NMOS管N10的栅极作为第一信号选通端输入复位信号R，第九NMOS管N9的漏极与第十NMOS管N10的漏极相连接，其公共连接端与第十三NMOS管N13的源极相连接，第十三NMOS管N13的栅极接入幅值电平对应逻辑3的钟控时钟信号，第十三NMOS管N13的漏极与第十五NMOS管N15的栅极相连接，第十一NMOS管N11的源极输入输入信号D，第十一NMOS管N11的栅极作为第二信号选通端输入互补复位信号

第十二NMOS管N12的源极输入逻辑值0，第十二NMOS管N12的栅极作为第一信号选通端输入复位信号R，第十一NMOS管N11的漏极与第十二NMOS管N12的漏极相连接，其公共连接端与第十四NMOS管N14的源极相连接，第十四NMOS管N14的栅极接入幅值电平对应逻辑3的钟控时钟信号，第十四NMOS管N14的漏极与第十七NMOS管N17的栅极相连接，第十五NMOS管N15的漏极、第一PMOS管P1的漏极、第十七NMOS管N17的漏极和第二PMOS管P2的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，第十五NMOS管N15的源极与第一PMOS管P1的源极相连接，其公共连接端与第十六NMOS管N16的漏极相连接，第十七NMOS管N17的源极与第二PMOS管P2的源极相连接，其公共连接端与第十八NMOS管N18的漏极相连接，第十六NMOS管N16的源极和第十八NMOS管N18的源极均接地，第一PMOS管P1的栅极分别与第十六NMOS管N16的栅极和第十八NMOS管N18的漏极相连接，第二PMOS管P2的栅极分别与第十八NMOS管N18的栅极和第十六NMOS管N16的漏极相连接，第十六NMOS管N16的漏极为第一子文字运算电路11的信号输出端输出⁰x⁰，第十八NMOS管N18的漏极为第一子文字运算电路11的互补信号输出端出

在此具体实施例中，第二子文字运算电路12如图3a和图3b所示，其包括第二选通模块、第二采样模块及主要由第二信号输出电路和第二互补信号输出电路构成的第二交叉存贮型模块，第二选通模块主要由第三信号选通电路和第四信号选通电路组成，第三信号选通电路包括第十九NMOS管N19和第二十NMOS管N20，第四信号选通电路包括第二十一NMOS管N21和第二十二NMOS管N22，第二采样模块主要由第三信号采样电路和第四信号采样电路组成，第三信号采样电路包括第二十三NMOS管N23和第二十四NMOS管N24，第四信号采样电路包括第二十五NMOS管N25和第二十六NMOS管N26，第二信号输出电路包括第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29和第三PMOS管P3，第二互补信号输出电路包括第三十NMOS管N30、第三十一NMOS管N31、第三十二NMOS管N32和第四PMOS管P4；第十九NMOS管N19的源极输入输入信号D，第十九NMOS管N19的栅极作为第二信号选通端输入互补复位信号

第二十NMOS管N20的源极输入逻辑值0，第二十NMOS管N20的栅极作为第一信号选通端输入复位信号R，第十九NMOS管N19的漏极与第二十NMOS管N20的漏极相连接，其公共连接端分别与第二十三NMOS管N23的源极和第二十四NMOS管N24的源极相连接，第二十三NMOS管N23的栅极与第二十四NMOS管N24的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，第二十三NMOS管N23的漏极与第二十七NMOS管N27的栅极相连接，第二十四NMOS管N24的漏极与第三十NMOS管N30的栅极相连接，第二十一NMOS管N21的源极输入互补输入信号

第二十一NMOS管N21的栅极作为第二信号选通端输入互补复位信号

第二十二NMOS管N22的源极输入逻辑值3，第二十二NMOS管N22的栅极作为第一信号选通端输入复位信号R，第二十一NMOS管N21的漏极与第二十二NMOS管N22的漏极相连接，其公共连接端分别与第二十五NMOS管N25的源极和第二十六NMOS管N26的源极相连接，第二十五NMOS管N25的栅极与第二十六NMOS管N26的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，第二十五NMOS管N25的漏极与第三十一NMOS管N31的栅极相连接，第二十六NMOS管N26的漏极与第二十八NMOS管N28的栅极相连接，第二十七NMOS管N27的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第三十NMOS管N30的漏极和第三十一NMOS管N31的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，第二十七NMOS管N27的源极与第二十八NMOS管N28的漏极相连接，第二十八NMOS管N28的源极与第三PMOS管P3的源极相连接，其公共连接端与第二十九NMOS管N29的漏极相连接，第三十NMOS管N30的源极、第三十一NMOS管N31的源极与第四PMOS管P4的源极相连接，其公共连接端与第三十二NMOS管N32的漏极相连接，第二十九NMOS管N29的源极与第三十二NMOS管N32的源极均接地，第三PMOS管P3的栅极分别与第二十九NMOS管N29的栅极和第三十二NMOS管N32的漏极相连接，第四PMOS管P4的栅极分别与第三十二NMOS管N32的栅极和第二十九NMOS管N29的漏极相连接，第二十九NMOS管N29的漏极为第二子文字运算电路12的信号输出端输出¹x¹，第三十二NMOS管N32的漏极为第二子文字运算电路12的互补信号输出端输出

在此，在第二子文字运算电路12中，为避免由输入采样节点与多个NMOS管的栅极连接而产生亚阈值电流功耗，故对第三信号采样电路和第四信号采样电路做出调整，将交叉存贮型模块中不同阈值的NMOS管的栅极与第三信号采样电路及第四信号采样电路的采样节点单独连接，控制因自举效应而产生的电平增量，进一步降低了电路功耗。

在此具体实施例中，第三子文字运算电路13如图4a和图4b所示，其结构与第二子文字运算电路12的结构相同，在第三子文字运算电路13中：其第二十九NMOS管N29的漏极为第三子文字运算电路13的信号输出端输出²x²，其第三十二NMOS管N32的漏极为第三子文字运算电路13的互补信号输出端输出

在此，在第三子文字运算电路13中，为避免由输入采样节点与多个NMOS管的栅极连接而产生亚阈值电流功耗，故对其第三信号采样电路和第四信号采样电路做出调整，将交叉存贮型模块中不同阈值的NMOS管的栅极与第三信号采样电路及第四信号采样电路的采样节点单独连接，控制因自举效应而产生的电平增量，进一步降低了电路功耗。

在此具体实施例中，第四子文字运算电路14如图5a和图5b所示，其结构与第一子文字运算电路11的结构基本相同，但在第四子文字运算电路中：其第九NMOS管N9的源极输入输入信号D，其第十NMOS管N10的源极输入逻辑值0，其第十一NMOS管N11的源极输入互补输入信号

其第十二NMOS管N12的源极输入逻辑值3，其第十六NMOS管N16的漏极为第四子文字运算电路14的信号输出端输出³x³，其第十八NMOS管N18的漏极为第四子文字运算电路14的互补信号输出端出

逻辑信号产生电路的设计方案为：首先输入信号在文字运算电路控制下输出，幅值电平对应逻辑3的钟控时钟信号对选通信号进行采样，然后输出负载利用采样值和交叉存贮型模块，分别跟随幅值电平对应逻辑3的功率时钟、幅值电平对应逻辑2的功率时钟信号及幅值电平对应逻辑1的功率时钟信号完成赋值和能量回收。根据逻辑信号产生电路的设计方案可设计出0-3逻辑信号产生电路和1-2逻辑信号产生电路。

在此具体实施例中，0-3逻辑信号产生电路21如图6a和图6b所示，其包括第三选通模块、第三采样模块及主要由第三信号输出电路和第三互补信号输出电路构成的第三交叉存贮型模块，第三选通模块主要由第五信号选通电路和第六信号选通电路组成，第五信号选通电路包括第三十三NMOS管N33和第三十四NMOS管N34，第六信号选通电路包括第三十五NMOS管N35和第三十六NMOS管N36，第三采样模块主要由第五信号采样电路和第六信号采样电路组成，第五信号采样电路包括第三十七NMOS管N37，第六信号采样电路包括第三十八NMOS管N38，第三信号输出电路包括第三十九NMOS管N39、第四十NMOS管N40和第五PMOS管P5，第三互补信号输出电路包括第四十一NMOS管N41、第四十二NMOS管N42和第六PMOS管P6；第三十三NMOS管N33的源极输入逻辑值0，第三十三NMOS管N33的栅极作为第三信号选通端输入第一子文字运算电路11的信号输出端输出的输出信号⁰x⁰，第三十四NMOS管N34的源极输入逻辑值3，第三十四NMOS管N34的栅极作为第四信号选通端输入第四子文字运算电路14的信号输出端输出的输出信号³x³，第三十三NMOS管N33的漏极与第三十四NMOS管N34的漏极相连接，其公共连接端与第三十七NMOS管N37的源极相连接，第三十七NMOS管N37的栅极接入幅值电平对应逻辑3的钟控时钟信号，第三十七NMOS管N37的漏极与第三十九NMOS管N39的栅极相连接，第三十五NMOS管N35的源极输入逻辑值3，第三十五NMOS管N35的栅极作为第三信号选通端输入第一子文字运算电路11的信号输出端输出的输出信号⁰x⁰，第三十六NMOS管N36的源极输入逻辑值0，第三十六NMOS管N36的栅极作为第四信号选通端输入第四子文字运算电路14的信号输出端输出的输出信号³x³，第三十五NMOS管N35的漏极与第三十六NMOS管N36的漏极相连接，其公共连接端与第三十八NMOS管N38的源极相连接，第三十八NMOS管N38的栅极接入幅值电平对应逻辑3的钟控时钟信号，第三十八NMOS管N38的漏极与第四十一NMOS管N41的栅极相连接，第三十九NMOS管N39的漏极、第五PMOS管P5的漏极、第六PMOS管P6的漏极和第四十一NMOS管N41的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，第三十九NMOS管N39的源极与第五PMOS管P5的源极相连接，其公共连接端与第四十NMOS管N40的漏极相连接，第四十一NMOS管N41的源极与第六PMOS管P6的源极相连接，其公共连接端与第四十二NMOS管N42的漏极相连接，第四十NMOS管N40的源极与第四十二NMOS管N42的源极均接地，第五PMOS管P5的栅极分别与第四十NMOS管N40的栅极和第四十二NMOS管N42的漏极相连接，第六PMOS管P6的栅极分别与第四十二NMOS管N42的栅极和第四十NMOS管N40的漏极相连接，第四十NMOS管N40的漏极为0-3逻辑信号产生电路21的信号输出端输出out₁，第四十二NMOS管N42的漏极为0-3逻辑信号产生电路21的互补信号输出端输出

在此具体实施例中，1-2逻辑信号产生电路22如图7a和图7b所示，其结构与0-3逻辑信号产生电路21的结构基本相同，不同之处在于在1-2逻辑信号产生电路22中：其第三十三NMOS管N33的源极输入逻辑值1，其第三十三NMOS管N33的栅极作为第五信号选通端输入第二子文字运算电路12的信号输出端输出的输出信号¹x¹，其第三十四NMOS管N34的源极输入逻辑值2，其第三十四NMOS管N34的栅极作为第六信号选通端输入第三子文字运算电路13的信号输出端输出的输出信号²x²，其第三十五NMOS管N35的源极输入逻辑值2，其第三十五NMOS管N35的栅极作为第五信号选通端输入第二子文字运算电路12的信号输出端输出的输出信号¹x¹，其第三十六NMOS管N36的源极输入逻辑值1，其第三十六NMOS管N36的栅极作为第六信号选通端输入第三子文字运算电路13的信号输出端输出的输出信号²x²，其第三十九NMOS管N39的漏极、第五PMOS管P5的漏极、第六PMOS管P6的漏极和第四十一NMOS管N41的漏极相连接接入幅值电平对应逻辑2的功率时钟信号，其第四十NMOS管N40的源极与第四十二NMOS管N42的源极相连接接入幅值电平对应逻辑1的功率时钟信号，其第四十NMOS管N40的栅极与其第三十八NMOS管N38的漏极相连接，其第四十二NMOS管N42栅极与其第三十七NMOS管N37的漏极相连接，其第五PMOS管P5的栅极与其第四十二NMOS管N42的漏极相连接，其第六PMOS管P6的栅极与其第四十NMOS管N40的漏极相连接，其第四十NMOS管N40的漏极为1-2逻辑信号产生电路22的信号输出端输出out₂，其第四十二NMOS管N42的漏极为1-2逻辑信号产生电路22的互补信号输出端输出

在此具体实施例中，图8给出了文字采样电路的通用表达电路图，即图8中当i＝0时表示第一采样电路的电路图，当i＝1时表示第二采样电路的电路图，当i＝2时表示第三采样电路的电路图，当i＝4时表示第四采样电路的电路图。第一采样电路包括第四十三NMOS管N43、第四十四NMOS管N44、第四十五NMOS管N45、第四十六NMOS管N46、第四十七NMOS管N47、第四十八NMOS管N48、第七PMOS管P7和第八PMOS管P8，第四十三NMOS管N43的源极输入第一子文字运算电路11的信号输出端输出的输出信号⁰x⁰，第四十三NMOS管N43的栅极接入幅值电平对应逻辑3的钟控时钟信号，第四十三NMOS管N43的漏极与第四十五NMOS管N45的栅极相连接，第四十四NMOS管N44的源极输入第一子文字运算电路11的互补信号输出端输出的互补输出信号

第四十四NMOS管N44的栅极接入幅值电平对应逻辑3的钟控时钟信号，第四十四NMOS管N44的漏极与第四十七NMOS管N47的栅极相连接，第四十五NMOS管N45的漏极、第七PMOS管P7的漏极、第八PMOS管P8的漏极和第四十七NMOS管N47的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，第四十五NMOS管N45的源极与第七PMOS管P7的源极相连接，其公共连接端与第四十六NMOS管N46的漏极相连接，第四十七NMOS管N47的源极与第八PMOS管P8的源极相连接，其公共连接端与第四十八NMOS管N48的漏极相连接，第四十六NMOS管N46的源极与第四十八NMOS管N48的源极均接地，第七PMOS管P7的栅极分别与第四十六NMOS管N46的栅极和第四十八NMOS管N48的漏极相连接，第八PMOS管P8的栅极分别与第四十八NMOS管N48的栅极和第四十六NMOS管N46的漏极相连接，第四十六NMOS管N46的漏极为第一采样电路的信号输出端，第四十八NMOS管N48的漏极为第一采样电路的互补信号输出端，第四十三NMOS管N43的漏极处采集获得第一信号采样值c⁰x⁰。

在此具体实施例中，第二采样电路的结构、第三采样电路的结构、第四采样电路的结构均与第一采样电路的结构相同，在第二采样电路中：其第四十三NMOS管N43的源极输入第二子文字运算电路12的信号输出端输出的输出信号¹x¹，其第四十四NMOS管N44的源极输入第二子文字运算电路12的互补信号输出端输出的互补输出信号

其第四十三NMOS管N43的漏极处采集获得第二信号采样值c¹x¹；在第三采样电路中：其第四十三NMOS管N43的源极输入第三子文字运算电路13的信号输出端输出的输出信号²x²，其第四十四NMOS管N44的源极输入第三子文字运算电路13的互补信号输出端输出的互补输出信号

其第四十三NMOS管N43的漏极处采集获得第三信号采样值c²x²；在第四采样电路中：其第四十三NMOS管N43的源极输入第四子文字运算电路14的信号输出端输出的输出信号³x³，其第四十四NMOS管N44的源极输入第四子文字运算电路14的互补信号输出端输出的互补输出信号

其第四十三NMOS管N43的漏极处采集获得第四信号采样值c³x³。

为更好地说明本发明的四值绝热动态D触发器具有正确的逻辑功能和显著的低功耗特性，进行计算机模拟实验。

在PSPICE9.1环境下，采用TSMC 0.5μm CMOS工艺参数，对本发明的D触发器进行计算机模拟。其中MOS管的主要参数为：TP(0.5)：PMOS(VTO＝-0.5213V W＝3.75uL＝0.5u)；TP(2.5)：PMOS(VTO＝-2.5V W＝3.75u L＝0.5u)；TN(0.5)：NMOS(VTO＝+0.5VW＝0.75u L＝0.5u)；TN(1.5)：NMOS(VTO＝+1.5V W＝2.25u L＝0.5u)；TN(2.5)：NMOS(VTO＝+2.5V W＝2.25u L＝0.5u)。时钟

和接地幅值电压分别为3.5V、2V、1V、0V，分别对应逻辑值3、2、1、0，信号采样频率为55.6MHz。当输入信号D为“00102031121322330...”时，本发明的四值绝热动态D触发器的模拟结果如图9所示，图9中V(R)表示复位信号R的波形，V(D)表示输入信号D的波形，表示输入信号

的波形，V(Q)表示D触发器输出信号Q的波形，

表示D触发器输出信号

的波形。分析图9可知，本发明的D触发器的输出波形V(Q)与输入波形V(D)一致，相位延迟一个时钟周期，即D触发器的次态Qⁿ⁺¹＝D，符合电路设计的时序特点；当复位信号R处于高电平时，D触发器清零。

图10给出了常规CMOS四值动态D触发器(曾小旁、汪鹏君，基于电路三要素理论的四值同步可逆计数器设计，浙江大学学报(理学版)，2009，36(5)：553-560)与本发明的四值绝热动态D触发器的能耗曲线，从图10中可以看出，本发明的四值绝热动态D触发器的能耗曲线呈波浪式缓慢上升，上升部分反映向电路注入能量，下降部分表明由电源回收能量，曲线凹底的渐升现象显示电路的能耗。分析图10可知，与常规CMOS四值动态D触发器在相同输入信号与工艺参数下采用直流电压获得的模拟结果相比，本发明的D触发器可节省功耗达90％。

通过上述模拟充分验证了本发明的D触发器具有正确的逻辑功能和显著的低功耗特性。

Claims (5)

1.一种四值绝热动态D触发器，其特征在于包括文字运算电路、文字采样电路和逻辑信号产生电路，所述的文字运算电路主要由第一子文字运算电路、第二子文字运算电路、第三子文字运算电路和第四子文字运算电路组成，所述的文字采样电路主要由第一采样电路、第二采样电路、第三采样电路和第四采样电路组成，所述的逻辑信号产生电路主要由0-3逻辑信号产生电路和1-2逻辑信号产生电路组成；所述的第一子文字运算电路、所述的第二子文字运算电路、所述的第三子文字运算电路和所述的第四子文字运算电路的信号输入端、互补信号输入端、第一信号选通端、第二信号选通端均分别输入输入信号、互补输入信号、复位信号、互补复位信号，所述的第一子文字运算电路、所述的第二子文字运算电路、所述的第三子文字运算电路和所述的第四子文字运算电路均接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信号，所述的第一子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路的第三信号选通端相连接，所述的第四子文字运算电路的信号输出端与所述的0-3逻辑信号产生电路的第四信号选通端相连接，所述的第一子文字运算电路的信号输出端输出的输出信号和所述的第四子文字运算电路的信号输出端输出的输出信号分别作为所述的0-3逻辑信号产生电路的选通信号，所述的0-3逻辑信号产生电路的信号输入端和互补信号输入端分别输入逻辑值0和逻辑值3，所述的0-3逻辑信号产生电路接入幅值电平对应逻辑3的钟控时钟信号和幅值电平对应逻辑3的功率时钟信号，所述的第二子文字运算电路的信号输出端与所述的1-2逻辑信号产生电路的第五信号选通端相连接，所述的第三子文字运算电路的信号输出端与所述的1-2逻辑信号产生电路的第六信号选通端相连接，所述的第二子文字运算电路的信号输出端输出的输出信号和所述的第三子文字运算电路的信号输出端输出的输出信号分别作为所述的1-2逻辑信号产生电路的选通信号，所述的1-2逻辑信号产生电路的信号输入端和互补信号输入端分别输入逻辑值1和逻辑值2，所述的1-2逻辑信号产生电路接入幅值电平对应逻辑3的钟控时钟信号、幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号；所述的第一采样电路的信号输入端与所述的第一子文字运算电路的信号输出端相连接，所述的第一采样电路的信号输入端接入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第一采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第一采样电路获得第一信号采样值，所述的第二采样电路的信号输入端与所述的第二子文字运算电路的信号输出端相连接，所述的第二采样电路的信号输入端接入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第二采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第二采样电路获得第二信号采样值，所述的第三采样电路的信号输入端与所述的第三子文字运算电路的信号输出端相连接，所述的第三采样电路的信号输入端接入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第三采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第三采样电路获得第三信号采样值，所述的第四采样电路的信号输入端与所述的第四子文字运算电路的信号输出端相连接，所述的第四采样电路的信号输入端接入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第四采样电路接入幅值电平对应逻辑3的钟控时钟信号，所述的第四采样电路获得第四信号采样值，所述的0-3逻辑信号产生电路的信号输出端输出的输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通作为D触发器的输出信号，所述的1-2逻辑信号产生电路的信号输出端输出的输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通作为D触发器的输出信号，所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通作为D触发器的互补输出信号，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通作为D触发器的互补输出信号。

2.根据权利要求1所述的一种四值绝热动态D触发器，其特征在于所述的0-3逻辑信号产生电路的信号输出端连接有第一NMOS管和第二NMOS管，所述的第一NMOS管的漏极与所述的第二NMOS管的漏极相连接，其公共连接端与所述的0-3逻辑信号产生电路的信号输出端相连接，所述的第一NMOS管的栅极接入所述的第四信号采样值，所述的第二NMOS管的栅极接入所述的第一信号采样值，所述的第一NMOS管的源极与所述的第二NMOS管的源极相连接，其公共连接端作为D触发器的信号输出端，所述的0-3逻辑信号产生电路的信号输出端输出的输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通时，D触发器的信号输出端输出的输出信号为所述的0-3逻辑信号产生电路的信号输出端输出的输出信号；所述的0-3逻辑信号产生电路的互补信号输出端连接有第三NMOS管和第四NMOS管，所述的第三NMOS管的漏极与所述的第四NMOS管的漏极相连接，其公共连接端与所述的0-3逻辑信号产生电路的互补信号输出端相连接，所述的第三NMOS管的栅极接入所述的第四信号采样值，所述的第四NMOS管的栅极接入所述的第一信号采样值，所述的第三NMOS管的源极与所述的第四NMOS管的源极相连接，其公共连接端作为D触发器的互补信号输出端，所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第一信号采样值和所述的第四信号采样值被选通时，D触发器的互补信号输出端输出的互补输出信号为所述的0-3逻辑信号产生电路的互补信号输出端输出的互补输出信号；所述的1-2逻辑信号产生电路的信号输出端连接有第五NMOS管和第六NMOS管，所述的第五NMOS管的漏极与所述的第六NMOS管的漏极相连接，其公共连接端与所述的1-2逻辑信号产生电路的信号输出端相连接，所述的第五NMOS管的栅极接入所述的第三信号采样值，所述的第六NMOS管的栅极接入所述的第二信号采样值，所述的第五NMOS管的源极与所述的第六NMOS管的源极相连接，其公共连接端作为D触发器的信号输出端，所述的1-2逻辑信号产生电路的信号输出端输出的输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通时，D触发器的信号输出端输出的输出信号为所述的1-2逻辑信号产生电路的信号输出端输出的输出信号；所述的1-2逻辑信号产生电路的互补信号输出端连接有第七NMOS管和第八NMOS管，所述的第七NMOS管的漏极与所述的第八NMOS管的漏极相连接，其公共连接端与所述的1-2逻辑信号产生电路的互补信号输出端相连接，所述的第七NMOS管的栅极接入所述的第三信号采样值，所述的第八NMOS管的栅极接入所述的第二信号采样值，所述的第七NMOS管的源极与所述的第八NMOS管的源极相连接，其公共连接端作为D触发器的互补信号输出端，所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号通过所述的第二信号采样值和所述的第三信号采样值被选通时，D触发器的互补信号输出端输出的互补输出信号为所述的1-2逻辑信号产生电路的互补信号输出端输出的互补输出信号。

3.根据权利要求1或2所述的一种四值绝热动态D触发器，其特征在于所述的第一子文字运算电路包括第一选通模块、第一采样模块及主要由第一信号输出电路和第一互补信号输出电路构成的第一交叉存贮型模块，所述的第一选通模块主要由第一信号选通电路和第二信号选通电路组成，所述的第一信号选通电路包括第九NMOS管和第十NMOS管，所述的第二信号选通电路包括第十一NMOS管和第十二NMOS管，所述的第一采样模块主要由第一信号采样电路和第二信号采样电路组成，所述的第一信号采样电路包括第十三NMOS管，所述的第二信号采样电路包括第十四NMOS管，所述的第一信号输出电路包括第十五NMOS管、第十六NMOS管和第一PMOS管，所述的第一互补信号输出电路包括第十七NMOS管、第十八NMOS管和第二PMOS管；所述的第九NMOS管的源极输入互补输入信号，所述的第九NMOS管的栅极输入互补复位信号，所述的第十NMOS管的源极输入逻辑值3，所述的第十NMOS管的栅极输入复位信号，所述的第九NMOS管的漏极与所述的第十NMOS管的漏极相连接，其公共连接端与所述的第十三NMOS管的源极相连接，所述的第十三NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第十三NMOS管的漏极与所述的第十五NMOS管的栅极相连接，所述的第十一NMOS管的源极输入输入信号，所述的第十一NMOS管的栅极输入互补复位信号，所述的第十二NMOS管的源极输入逻辑值0，所述的第十二NMOS管的栅极输入复位信号，所述的第十一NMOS管的漏极与所述的第十二NMOS管的漏极相连接，其公共连接端与所述的第十四NMOS管的源极相连接，所述的第十四NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第十四NMOS管的漏极与所述的第十七NMOS管的栅极相连接，所述的第十五NMOS管的漏极、所述的第一PMOS管的漏极、所述的第十七NMOS管的漏极和所述的第二PMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第十五NMOS管的源极与所述的第一PMOS管的源极相连接，其公共连接端与所述的第十六NMOS管的漏极相连接，所述的第十七NMOS管的源极与所述的第二PMOS管的源极相连接，其公共连接端与所述的第十八NMOS管的漏极相连接，所述的第十六NMOS管的源极和所述的第十八NMOS管的源极均接地，所述的第一PMOS管的栅极分别与所述的第十六NMOS管的栅极和所述的第十八NMOS管的漏极相连接，所述的第二PMOS管的栅极分别与所述的第十八NMOS管的栅极和所述的第十六NMOS管的漏极相连接，所述的第十六NMOS管的漏极为所述的第一子文字运算电路的信号输出端，所述的第十八NMOS管的漏极为所述的第一子文字运算电路的互补信号输出端；

所述的第二子文字运算电路包括第二选通模块、第二采样模块及主要由第二信号输出电路和第二互补信号输出电路构成的第二交叉存贮型模块，所述的第二选通模块主要由第三信号选通电路和第四信号选通电路组成，所述的第三信号选通电路包括第十九NMOS管和第二十NMOS管，所述的第四信号选通电路包括第二十一NMOS管和第二十二NMOS管，所述的第二采样模块主要由第三信号采样电路和第四信号采样电路组成，所述的第三信号采样电路包括第二十三NMOS管和第二十四NMOS管，所述的第四信号采样电路包括第二十五NMOS管和第二十六NMOS管，所述的第二信号输出电路包括第二十七NMOS管、第二十八NMOS管、第二十九NMOS管和第三PMOS管，所述的第二互补信号输出电路包括第三十NMOS管、第三十一NMOS管、第三十二NMOS管和第四PMOS管；所述的第十九NMOS管的源极输入输入信号，所述的第十九NMOS管的栅极输入互补复位信号，所述的第二十NMOS管的源极输入逻辑值0，所述的第二十NMOS管的栅极输入复位信号，所述的第十九NMOS管的漏极与所述的第二十NMOS管的漏极相连接，其公共连接端分别与所述的第二十三NMOS管的源极和所述的第二十四NMOS管的源极相连接，所述的第二十三NMOS管的栅极与所述的第二十四NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第二十三NMOS管的漏极与所述的第二十七NMOS管的栅极相连接，所述的第二十四NMOS管的漏极与所述的第三十NMOS管的栅极相连接，所述的第二十一NMOS管的源极输入互补输入信号，所述的第二十一NMOS管的栅极输入互补复位信号，所述的第二十二NMOS管的源极输入逻辑值3，所述的第二十二NMOS管的栅极输入复位信号，所述的第二十一NMOS管的漏极与所述的第二十二NMOS管的漏极相连接，其公共连接端分别与所述的第二十五NMOS管的源极和所述的第二十六NMOS管的源极相连接，所述的第二十五NMOS管的栅极与所述的第二十六NMOS管的栅极相连接接入幅值电平对应逻辑3的钟控时钟信号，所述的第二十五NMOS管的漏极与所述的第三十一NMOS管的栅极相连接，所述的第二十六NMOS管的漏极与所述的第二十八NMOS管的栅极相连接，所述的第二十七NMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第三十NMOS管的漏极和所述的第三十一NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的漏极相连接，所述的第二十八NMOS管的源极与所述的第三PMOS管的源极相连接，其公共连接端与所述的第二十九NMOS管的漏极相连接，所述的第三十NMOS管的源极、所述的第三十一NMOS管的源极与所述的第四PMOS管的源极相连接，其公共连接端与所述的第三十二NMOS管的漏极相连接，所述的第二十九NMOS管的源极与所述的第三十二NMOS管的源极均接地，所述的第三PMOS管的栅极分别与所述的第二十九NMOS管的栅极和所述的第三十二NMOS管的漏极相连接，所述的第四PMOS管的栅极分别与所述的第三十二NMOS管的栅极和所述的第二十九NMOS管的漏极相连接，所述的第二十九NMOS管的漏极为所述的第二子文字运算电路的信号输出端，所述的第三十二NMOS管的漏极为所述的第二子文字运算电路的互补信号输出端；

所述的第三子文字运算电路的结构与所述的第二子文字运算电路的结构相同；

所述的第四子文字运算电路的结构与所述的第一子文字运算电路的结构相同，所述的第四子文字运算电路中：所述的第九NMOS管的源极输入输入信号，所述的第十NMOS管的源极输入逻辑值0，所述的第十一NMOS管的源极输入互补输入信号，所述的第十二NMOS管的源极输入逻辑值3。

4.根据权利要求3所述的一种四值绝热动态D触发器，其特征在于所述的0-3逻辑信号产生电路包括第三选通模块、第三采样模块及主要由第三信号输出电路和第三互补信号输出电路构成的第三交叉存贮型模块，所述的第三选通模块主要由第五信号选通电路和第六信号选通电路组成，所述的第五信号选通电路包括第三十三NMOS管和第三十四NMOS管，所述的第六信号选通电路包括第三十五NMOS管和第三十六NMOS管，所述的第三采样模块主要由第五信号采样电路和第六信号采样电路组成，所述的第五信号采样电路包括第三十七NMOS管，所述的第六信号采样电路包括第三十八NMOS管，所述的第三信号输出电路包括第三十九NMOS管、第四十NMOS管和第五PMOS管，所述的第三互补信号输出电路包括第四十一NMOS管、第四十二NMOS管和第六PMOS管；所述的第三十三NMOS管的源极输入逻辑值0，所述的第三十三NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第三十四NMOS管的源极输入逻辑值3，所述的第三十四NMOS管的栅极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第三十三NMOS管的漏极与所述的第三十四NMOS管的漏极相连接，其公共连接端与所述的第三十七NMOS管的源极相连接，所述的第三十七NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第三十七NMOS管的漏极与所述的第三十九NMOS管的栅极相连接，所述的第三十五NMOS管的源极输入逻辑值3，所述的第三十五NMOS管的栅极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第三十六NMOS管的源极输入逻辑值0，所述的第三十六NMOS管的栅极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第三十五NMOS管的漏极与所述的第三十六NMOS管的漏极相连接，其公共连接端与所述的第三十八NMOS管的源极相连接，所述的第三十八NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第三十八NMOS管的漏极与所述的第四十一NMOS管的栅极相连接，所述的第三十九NMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第四十一NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第三十九NMOS管的源极与所述的第五PMOS管的源极相连接，其公共连接端与所述的第四十NMOS管的漏极相连接，所述的第四十一NMOS管的源极与所述的第六PMOS管的源极相连接，其公共连接端与所述的第四十二NMOS管的漏极相连接，所述的第四十NMOS管的源极与所述的第四十二NMOS管的源极均接地，所述的第五PMOS管的栅极分别与所述的第四十NMOS管的栅极和所述的第四十二NMOS管的漏极相连接，所述的第六PMOS管的栅极分别与所述的第四十二NMOS管的栅极和所述的第四十NMOS管的漏极相连接，所述的第四十NMOS管的漏极为所述的0-3逻辑信号产生电路的信号输出端，所述的第四十二NMOS管的漏极为所述的0-3逻辑信号产生电路的互补信号输出端；

所述的1-2逻辑信号产生电路的结构与所述的0-3逻辑信号产生电路的结构基本相同，所述的1-2逻辑信号产生电路中：所述的第三十三NMOS管的源极输入逻辑值1，所述的第三十三NMOS管的栅极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第三十四NMOS管的源极输入逻辑值2，所述的第三十四NMOS管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第三十五NMOS管的源极输入逻辑值2，所述的第三十五NMOS管的栅极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第三十六NMOS管的源极输入逻辑值1，所述的第三十六NMOS管的栅极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第三十九NMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第四十一NMOS管的漏极相连接接入幅值电平对应逻辑2的功率时钟信号，所述的第四十NMOS管的源极与所述的第四十二NMOS管的源极相连接接入幅值电平对应逻辑1的功率时钟信号，所述的第四十NMOS管的栅极与所述的第三十八NMOS管的漏极相连接，所述的第四十二NMOS管栅极与所述的第三十七NMOS管的漏极相连接，所述的第五PMOS管的栅极与所述的第四十二NMOS管的漏极相连接，所述的第六PMOS管的栅极与所述的第四十NMOS管的漏极相连接，所述的第四十NMOS管的漏极为所述的1-2逻辑信号产生电路的信号输出端，所述的第四十二NMOS管的漏极为所述的1-2逻辑信号产生电路的互补信号输出端。

5.根据权利要求4所述的一种四值绝热动态D触发器，其特征在于所述的第一采样电路包括第四十三NMOS管、第四十四NMOS管、第四十五NMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第七PMOS管和第八PMOS管，所述的第四十三NMOS管的源极输入所述的第一子文字运算电路的信号输出端输出的输出信号，所述的第四十三NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第四十三NMOS管的漏极与所述的第四十五NMOS管的栅极相连接，所述的第四十四NMOS管的源极输入所述的第一子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十四NMOS管的栅极接入幅值电平对应逻辑3的钟控时钟信号，所述的第四十四NMOS管的漏极与所述的第四十七NMOS管的栅极相连接，所述的第四十五NMOS管的漏极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极和所述的第四十七NMOS管的漏极相连接接入幅值电平对应逻辑3的功率时钟信号，所述的第四十五NMOS管的源极与所述的第七PMOS管的源极相连接，其公共连接端与所述的第四十六NMOS管的漏极相连接，所述的第四十七NMOS管的源极与所述的第八PMOS管的源极相连接，其公共连接端与所述的第四十八NMOS管的漏极相连接，所述的第四十六NMOS管的源极与所述的第四十八NMOS管的源极均接地，所述的第七PMOS管的栅极分别与所述的第四十六NMOS管的栅极和所述的第四十八NMOS管的漏极相连接，所述的第八PMOS管的栅极分别与所述的第四十八NMOS管的栅极和所述的第四十六NMOS管的漏极相连接，所述的第四十六NMOS管的漏极为所述的第一采样电路的信号输出端，所述的第四十八NMOS管的漏极为所述的第一采样电路的互补信号输出端，所述的第四十三NMOS管的漏极处采集获得第一信号采样值；

所述的第二采样电路的结构、所述的第三采样电路的结构、所述的第四采样电路的结构均与所述的第一采样电路的结构相同，所述的第二采样电路中：所述的第四十三NMOS管的源极输入所述的第二子文字运算电路的信号输出端输出的输出信号，所述的第四十四NMOS管的源极输入所述的第二子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十三NMOS管的漏极处采集获得第二信号采样值；所述的第三采样电路中：所述的第四十三NMOS管的源极输入所述的第三子文字运算电路的信号输出端输出的输出信号，所述的第四十四NMOS管的源极输入所述的第三子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十三NMOS管的漏极处采集获得第三信号采样值；所述的第四采样电路中：所述的第四十三NMOS管的源极输入所述的第四子文字运算电路的信号输出端输出的输出信号，所述的第四十四NMOS管的源极输入所述的第四子文字运算电路的互补信号输出端输出的互补输出信号，所述的第四十三NMOS管的漏极处采集获得第四信号采样值。

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