CN102291120A - 一种三值绝热d触发器及四位三值绝热同步可逆计数器 - Google Patents

Abstract

本发明公开了一种三值绝热D触发器及四位三值绝热同步可逆计数器，三值绝热D触发器以电路三要素理论为指导，结合电路三要素理论，利用具有不同阈值的NMOS管和交叉存贮型结构实现相应的电路，四位三值绝热同步可逆计数器引入绝热电路的能量恢复原理，根据同步计数器设计原理，结合使用三值绝热D触发器、三值绝热反循环门、带借位功能的三值绝热反循环电路和三值绝热二选一数据选择器，采用二相功率时钟，利用自举操作的具有不同阈值的MOS管完成对电路输出的能量注入和恢复，实现对三值信号的处理，其优点是减少了电路间的连线，节省芯片面积，提高了集成电路的封装密度，有效降低电路功耗，与传统CMOS同步可逆计数器相比平均功耗节约可达67.5%。

Description

一种三值绝热D触发器及四位三值绝热同步可逆计数器

技术领域

本发明涉及一种D触发器，尤其是涉及一种三值绝热D触发器及四位三值绝热同步可逆计数器。

背景技术

现有的深亚微米工艺的超大规模集成电路中，低功耗及高封装密度已经成为芯片设计时考虑的重要目标，低功耗及高封装密度技术研究已成为集成电路设计中越来越重要的领域。计数器是构成数字系统的重要功能器件，不仅能用于对时钟脉冲计数，还可用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。传统计数器大多采用直流电源供电，它的能量总是由电源→电容→地被一次性消耗掉。虽然可采用减小电源电压和节点电容的方法来降低功耗，但是功耗的节省幅度有限。而绝热电路采用交流脉冲电源来驱动电路，使得能量从电源→电容→电源的路径传输，有效回收贮藏在节点电容中的能量，减少或避免因耗能元件引起的能量损耗，达到显著降低电路功耗的目的。虽然绝热电路突破传统CMOS电路中能量传输模式的局限性，有效降低了电路的功耗，但某种程度上却增加了芯片面积，降低了集成电路的封装密度。

我们发明的一种双功率时钟三值钟控绝热逻辑电路如图1a所示，它是一种采用双功率的具有极低功耗的三值绝热电路，它的操作分为两级，第一级在钟控时钟的控制下通过两个钟控NMOS管对输入信号进行采样，第二级在两个功率时钟的工作节奏下，通过自举操作的NMOS管以及组成CMOS-latch结构的NMOS管和PMOS管对负载充放电，使电路实现三值输入和输出，输出波形完整，极大地降低了电路的功耗，图1b为图1a所示电路图的符号。通过上述电路的输入信号

端分别接入由两个NMOS管组成的信号选择电路，即可得到如图2a所示的三值绝热二选一数据选择器，图2b为图2a所示电路图的符号。

发明内容

本发明所要解决的技术问题是提供一种既可以有效降低电路功耗，又可以节省芯片面积，提高集成电路封装密度的三值绝热D触发器及四位三值绝热同步可逆计数器。

本发明解决上述技术问题所采用的技术方案为：一种三值绝热D触发器，主要由第一信号采样电路，第一互补信号采样电路，第一交叉存储结构单元，第一NMOS管组、第二NMOS管组、第三NMOS管组、第四NMOS管组和第一NMOS管组成，所述的第一信号采样电路具有三个信号输入端和三个信号输出端，所述的第一信号采样电路的三个信号输入端分别输入第一输入信号、第一复位信号和第一置位信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号、所述的第一复位信号和所述的第一置位信号进行采样，所述的第一信号采样电路的三个信号输出端分别输出所述的第一输入信号对应的采样值、所述的第一复位信号对应的采样值和所述的第一置位信号对应的采样值，所述的第一互补信号采样电路具有三个信号输入端和三个信号输出端，所述的第一互补信号采样电路的三个信号输入端分别输入互补的第一输入信号、互补的第一复位信号和互补的第一置位信号，所述的第一信号互补采样电路接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号、所述的互补的第一复位信号和所述的互补的第一置位信号进行采样，所述的第一互补信号采样电路的三个信号输出端分别输出所述的互补的第一输入信号对应的采样值、所述的互补的第一复位信号对应的采样值和所述的互补的第一置位信号对应的采样值，所述的第一交叉存储结构单元具有第一输出端和第二输出端，所述的第一交叉存储结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第二NMOS管组主要由三个NMOS管组成，且第一个NMOS管的源极与另外两个源漏并接的NMOS管的漏极连接，所述的第三NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第一NMOS管组的第一个NMOS管的漏极和所述的第三NMOS管组的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号，所述的第二NMOS管组的第一个NMOS管的漏极、所述的第四NMOS管组的第一个NMOS管的漏极和所述的第一NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第二NMOS管组的三个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的第一置位信号对应的采样值和所述的第一输入信号对应的采样值，所述的第三NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第四NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一置位信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第一NMOS管组的最后一个NMOS管的源极和所述的第二NMOS管组的并接的两个NMOS管的源极分别与所述的第一交叉存储结构单元的第一输出端连接，所述的第一交叉存储结构单元的第一输出端输出第一输出信号，所述的第三NMOS管组的最后一个NMOS管的源极、所述的第四NMOS管组的最后一个NMOS管的源极和所述的第一NMOS管的源极分别与所述的第一交叉存储结构单元的第二输出端连接，所述的第一交叉存储结构单元的第二输出端输出互补的第一输出信号。

所述的第一交叉存储结构单元主要由第二NMOS管、第三NMOS管、第一PMOS管和第二PMOS管组成，所述的第一PMOS管的漏极与所述的第二PMOS管的漏极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一PMOS管的栅极分别与所述的第二NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第一PMOS管的源极与所述的第二NMOS管的漏极连接，其公共连接端作为所述的第一交叉存储结构单元的第一输出端，所述的第二NMOS管的源极与所述的第三NMOS管的源极连接，所述的第二PMOS管的栅极分别与所述的第二NMOS管的漏极和所述的第三NMOS管的栅极连接，所述的第二PMOS管的源极与所述的第三NMOS管的漏极连接，其公共连接端作为所述的第一交叉存储结构单元的第二输出端。

所述的第一信号采样电路主要由三个栅极串接的NMOS管组成，所述的三个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的三个NMOS管的源极分别接入所述的第一置位信号、所述的第一复位信号和所述的第一输入信号，所述的三个NMOS管的漏极分别输出所述的第一置位信号对应的采样值、所述的第一复位信号对应的采样值和所述的第一输入信号对应的采样值，所述的第一互补信号采样电路主要由三个栅极串接的NMOS管组成，所述的三个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的三个NMOS管的源极分别接入所述的互补的第一置位信号、所述的互补的第一复位信号和所述的互补的第一输入信号，所述的三个NMOS管的漏极分别输出所述的互补的第一置位信号对应的采样值、所述的互补的第一复位信号对应的采样值和所述的互补的第一输入信号对应的采样值。

所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180°。

一种使用所述的三值绝热D触发器的四位三值绝热同步可逆计数器，主要由四个三值绝热D触发器、一个三值绝热反循环门、三个带借位功能的三值绝热反循环电路和四个三值绝热二选一数据选择器连接而成，所述的三值绝热D触发器主要由第一信号采样电路，第一互补信号采样电路，第一交叉存储结构单元，第一NMOS管组、第二NMOS管组、第三NMOS管组、第四NMOS管组和第一NMOS管组成，所述的第一信号采样电路具有三个信号输入端和三个信号输出端，所述的第一信号采样电路的三个信号输入端分别输入第一输入信号、第一复位信号和第一置位信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号、所述的第一复位信号和所述的第一置位信号进行采样，所述的第一信号采样电路的三个信号输出端分别输出所述的第一输入信号对应的采样值、所述的第一复位信号对应的采样值和所述的第一置位信号对应的采样值，所述的第一互补信号采样电路具有三个信号输入端和三个信号输出端，所述的第一互补信号采样电路的三个信号输入端分别输入互补的第一输入信号、互补的第一复位信号和互补的第一置位信号，所述的第一信号互补采样电路接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号、所述的互补的第一复位信号和所述的互补的第一置位信号进行采样，所述的第一互补信号采样电路的三个信号输出端分别输出所述的互补的第一输入信号对应的采样值、所述的互补的第一复位信号对应的采样值和所述的互补的第一置位信号对应的采样值，所述的第一交叉存储结构单元具有第一输出端和第二输出端，所述的第一交叉存储结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第二NMOS管组主要由三个NMOS管组成，且第一个NMOS管的源极与另外两个源漏并接的NMOS管的漏极连接，所述的第三NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第一NMOS管组的第一个NMOS管的漏极和所述的第三NMOS管组的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号，所述的第二NMOS管组的第一个NMOS管的漏极、所述的第四NMOS管组的第一个NMOS管的漏极和所述的第一NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第二NMOS管组的三个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的第一置位信号对应的采样值和所述的第一输入信号对应的采样值，所述的第三NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第四NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一置位信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第一NMOS管组的最后一个NMOS管的源极和所述的第二NMOS管组的并接的两个NMOS管的源极分别与所述的第一交叉存储结构单元的第一输出端连接，所述的第一交叉存储结构单元的第一输出端输出第一输出信号，所述的第三NMOS管组的最后一个NMOS管的源极、所述的第四NMOS管组的最后一个NMOS管的源极和所述的第一NMOS管的源极分别与所述的第一交叉存储结构单元的第二输出端连接，所述的第一交叉存储结构单元的第二输出端输出互补的第一输出信号。

所述的三值绝热反循环门主要由第二信号采样电路、第二互补信号采样电路、第二交叉存储结构单元、第四NMOS管、第五NMOS管、第六NMOS管和第五NMOS管组组成，所述的第二信号采样电路主要由一个NMOS管组成，所述的第二信号采样电路的一个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第二信号采样电路的一个NMOS管的源极接入第二输入信号，所述的第二信号采样电路的一个NMOS管的漏极输出所述的第二输入信号的采样值，所述的第二互补信号采样电路主要由一个NMOS管组成，所述的第二互补信号采样电路的一个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第二互补信号采样电路的一个NMOS管的源极接入互补的第二输入信号，所述的述的第二互补信号采样电路的一个NMOS管的漏极输出所述的互补的第二输入信号的采样值，所述的第二交叉存储结构单元的电路结构与所述的第一交叉存储结构单元的电路结构相同，所述的第二交叉存储结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第五NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第五NMOS管组的第一个NMOS管的漏极与所述的第五NMOS管的漏极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四NMOS管的漏极与所述的第六NMOS管的漏极连接，其公共连接端接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第四NMOS管的栅极、所述的第六NMOS管的栅极和所述的第五NMOS管组的第一个NMOS管的栅极分别输入所述的第二输入信号的采样值，所述的第五NMOS管的栅极和所述的第五NMOS管组的最后一个NMOS管的栅极分别输入所述的互补的第二输入信号的采样值，所述的第四NMOS管的源极和所述的第五NMOS管的源极分别与所述的第二交叉存储结构单元的第一输出端连接，所述的第五NMOS管组的最后一个NMOS管的源极和所述的第六NMOS管的源极分别与所述的第二交叉存储结构单元的第二输出端连接。

所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180°。

所述的三个三值绝热反循环电路分别为带一个低位输入端的第一三值绝热反循环电路、带两个低位输入端的第二三值绝热反循环电路和带三个低位输入端的第三三值绝热反循环电路，所述的第一三值绝热反循环电路主要由第三信号采样电路，第三互补信号采样电路，第三交叉存储结构单元，第六NMOS管组、第七NMOS管组、第八NMOS管组、第九NMOS管组、第十NMOS管组、第十一NMOS管组、第十二NMOS管组和第十三NMOS管组组成，所述的第三信号采样电路主要由两个NMOS管组成，且两个NMOS管的栅极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三信号采样电路的两个NMOS管的源极分别输入第一借位信号和本位输入信号，所述的第三信号采样电路的两个NMOS管的漏极分别输出所述的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第三互补信号采样电路主要由两个NMOS管组成，且两个NMOS管的栅极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三互补信号采样电路的两个NMOS管的源极分别输入互补的第一借位信号和互补的本位输入信号，所述的第三互补信号采样电路的两个NMOS管的漏极分别输出所述的互补的第一借位信号的采样值和所述的互补的本位输入信号的采样值，所述的第三交叉存储结构单元的电路结构与所述的第一交叉存储结构单元的电路结构和所述的第二交叉存储结构单元的电路结构相同，所述的第三交叉存储结构单元接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第七NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第八NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第九NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十一NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十二NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十三NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第六NMOS管组的第一个NMOS管的漏极、所述的第七NMOS管组的第一个NMOS管的漏极、所述的第十NMOS管组的第一个NMOS管的漏极和所述的第十一NMOS管组的第一个NMOS管的漏极彼此连接，其公共连接端接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第八NMOS管组的第一个NMOS管的漏极、所述的第九NMOS管组的第一个NMOS管的漏极、所述的第十二NMOS管组的第一个NMOS管的漏极和所述的第十三NMOS管组的第一个NMOS管的漏极彼此连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NMOS管组的最后一个NMOS管的源极和所述的第七NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第一输出端连接，所述的第八NMOS管组的最后一个NMOS管的源极和所述的第九NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第一输出端连接，所述的第十NMOS管组的最后一个NMOS管的源极和所述的第十一NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第二输出端连接，所述的第十二NMOS管组的最后一个NMOS管的源极和所述的第十三NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第二输出端连接，所述的第六NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第七NMOS管组的三个NMOS管的栅极分别输入所述的第一借位信号的采样值、所述的本位输入信号的采样值和所述的互补的本位输入信号的采样值，所述的第八NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值和所述的互补的本位输入信号的采样值，所述的第九NMOS管组的两个NMOS管的栅极分别输入所述的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第十NMOS管组的三个NMOS管的栅极分别输入所述的第一借位信号的采样值、所述的本位输入信号的采样值和所述的互补的本位输入信号的采样值，所述的第十一NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第十二NMOS管组的三个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值、所述的本位输入信号的采样值和所述的互补的本位输入信号的采样值，所述的第十三NMOS管组的两个NMOS管的栅极分别输入所述的第一借位信号的采样值和所述的互补的本位输入信号的采样值。

所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180°。

与现有技术相比，本发明的优点在于：首先根据能量恢复原理和电路三要素理论，设计得到带置位、复位端的三值绝热D触发器，实现递减计数功能的三值反循环门和实现借位功能的三值绝热反循环电路，通过三者与三值绝热二选一数据选择器的结合，一方面实现了对四位三值信号的处理，另一方面由于本发明中三值绝热D触发器，三值反循环门，三值绝热反循环电路和三值绝热二选一数据选择器均采用不用阈值的NMOS管和交叉存贮型结构实现相应的电路，既减少电路系统间的连线，节省芯片面积，提高了集成电路的封装密度，又可以提高电路空间和时间利用率，增强电路的数据处理能力，有效降低电路功耗，与传统CMOS同步可逆计数器相比平均功耗节约可达67.5％。

附图说明

图1a为一种双功率时钟三值钟控绝热逻辑电路(double power clock ternaryclocked transmission gate adiabatic logic，DTCTGAL)的电路图；

图1b为图1a所示电路图的符号；

图2a为本发明的三值绝热二选一数据选择器的电路图；

图2b为图2a所示电路图的符号；

图3a为本发明的三值绝热D触发器的电路图；

图3b为图3a所示电路图的符号；

图4a为本发明的三值绝热反循环门的电路图；

图4b为图4a所示电路图的符号；

图5a为本发明的具有一个低位输入端的三值绝热反循环电路的电路图；

图5b为图5a所示电路图的符号；

图6a为本发明的具有两个低位输入端的三值绝热反循环电路的电路图；

图6b为图6a所示电路图的符号；

图7a为本发明的具有三个低位输入端的三值绝热反循环电路的电路图；

图7b为图7a所示电路图的符号；

图8为本发明的一种四位三值绝热同步可逆计数器的结构示意图；

图9为钟控时钟

和功率时钟Φ₁、Φ的关系示意图；

图10为本发明的四位三值绝热同步可逆计数器进行计算机模拟得到的波形图；

图11为本发明的四位三值绝热同步可逆计数器与传统CMOS同步可逆计数器的瞬态能耗比较示意图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

本发明根据利用能量恢复原理，结合电路三要素理论，提出了一种新型的带复位、置位端的三值绝热D触发器，并根据同步计数器的工作原理，推到得出三值绝热反循环门，带借位功能三值绝热反循环电路，实现了一种四位三值绝热同步可逆计数器电路，最后通过采用TSMC 0.25μm CMOS工艺器件参数，时钟频率为16.7MHz，对上述所设计的四位三值绝热同步可逆计数器进行计算机模拟，输出负载电容为10fF，并行输出信号比置位信号延迟一个时钟周期，符合四位三值绝热同步可逆计数器的时序要求，所设计的电路具有正确的逻辑功能；另外该四位三值绝热同步可逆计数器电路采用二相功率时钟，利用自举操作的具有不同阈值的MOS管完成对电路输出的能量注入和恢复，实现对三值信号的处理，具有显著的低功耗特性。

实施例一：根据电路要实现的逻辑关系可以得出带复位、置位端的三值绝热D触发器的真值表，如表1所示。

表1带复位、置位端的三值绝热D触发器的真值表

本发明在分析表1的真值表的基础上结合Chinese Journal of Semiconductors中公开的《Design of a DTCTGAL circuit and its application》(作者：Wang Pengjun，Li Kunpeng，and Mei Fengna)[半导体学报，《基于双功率时钟的DTCTGAL电路设计及其应用》，汪鹏君、李昆鹏、梅凤娜]，设计一种三值绝热D触发器：首先用钟控时钟控制的NMOS管对复位信号R、置位信号S、输入信号D、互补的复位信号

互补的置位信号

及互补的输入信号

进行采样，当NMOS管截止时，采样值保持原态，进一步降低电路功耗，然后结合复位信号R、置位信号S、输入信号D、互补的复位信号

互补的置位信号

及互补的输入信号

的采样值和电路要实现的逻辑关系，通过自举操作的NMOS管构建相应的电路模块，功率时钟Φ₁、Φ利用采样得到的各采样值、电路模块和交叉存贮型结构完成对输出负载的赋值和能量回收；复位信号R、置位信号S、输入信号D、互补的复位信号互补的置位信号

及互补的输入信号取逻辑0或逻辑1或逻辑2；当复位信号R＝0

时，置位信号S、输入信号D、互补的置位信号

及互补的输入信号

无论为何值，输出为Q＝0，

电路被复位；当复位信号R＝2

置位信号S＝2

时，输出为Q＝2，电路被置位；当复位信号R＝2

且置位信号S＝0

时，输出为Q＝D电路执行D触发器的功能。

如图3a所示为带有复位、置位端的三值绝热D触发器的电路结构，其符号如图3b所示，三值绝热D触发器主要由第一信号采样电路1、第一互补信号采样电路2、第一交叉存储结构单元3、第一NMOS管组M1，第二NMOS管组M2，第三NMOS管组M3、第四NMOS管组M4和第一NMOS管N1组成，第一信号采样电路1具有三个信号输入端和三个信号输出端，第一信号采样电路1的三个信号输入端分别输入第一输入信号D、第一复位信号R和第一置位信号S，第一信号采样电路1接入幅值电平对应逻辑2的钟控时钟信号幅值电平对应逻辑2的钟控时钟信号

控制第一信号采样电路1对第一输入信号D、第一复位信号R和第一置位信号S进行采样，第一信号采样电路的三个信号输出端分别输出第一输入信号D的采样值dx、第一复位信号R的采样值rx和第一置位信号S的采样值sx，第一互补信号采样电路2与第一信号采样电路1电路结构相同，区别在于第一互补信号采样电路2的三个输入端分别输入互补的第一输入信号

互补的第一复位信号

和互补的第一置位信号

其三个输出端分别输出互补的第一输入信号

的采样值dy、互补的第一复位信号的采样值ry和互补的第一置位信号

的采样值sy，第一交叉存储结构单元3具有第一输出端31和第二输出端32，第一交叉存储结构单元3接入幅值电平对应逻辑2的功率时钟信号Φ，第一NMOS管组M1主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，第二NMOS管组M2主要由三个NMOS管组成，且其中第一个NMOS管的源极与两个源漏并接的NMOS管的漏极连接，第三NMOS管组M3主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，第四NMOS管组M4主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第一NMOS管组M1的第一个NMOS管的漏极和第三NMOS管组M3的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号Φ₁，第二NMOS管组M2的第一个NMOS管的漏极、第四NMOS管组M4的第一个NMOS管的漏极和第一NMOS管N1的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第一NMOS管组M1的四个NMOS管的栅极分别输入第一复位信号R的采样值rx、互补的第一置位信号

的采样值sy、第一输入信号D的采样值dx和互补的第一输入信号

的采样值dy，第二NMOS管组M2的三个NMOS管的栅极分别输入第一复位信号R的采样值rx、第一置位信号S的采样值sx和第一输入信号D的采样值dx，第三NMOS管组M3的四个NMOS管的栅极分别输入第一复位信号R的采样值rx、互补的第一置位信号

的采样值sy、第一输入信号D的采样值dx和互补的第一输入信号

的采样值dy，第四NMOS管组M4的两个NMOS管的栅极分别输入互补的第一置位信号

的采样值sy和互补的第一输入信号

的采样值dy，第一NMOS管组M1的最后一个NMOS管的源极和第二NMOS管组M2的源漏并接的两个NMOS管的源极分别与第一交叉存储结构单元3的第一输出端31连接，第一交叉存储结构单元3的第一输出端31输出第一输出信号Q，第三NMOS管组M3的最后一个NMOS管的源极、第四NMOS管组M4的最后一个NMOS管的源极和第一NMOS管N1的源极分别与第一交叉存储结构单元2的第二输出端32连接，第一交叉存储结构单元3的第二输出端32输出互补的第一输出信号

在此具体实施例中，第一交叉存储结构单元3主要由第二NMOS管N2、第三NMOS管N3、第一PMOS管P1和第二PMOS管P2组成，第一PMOS管P1的漏极与第二PMOS管P2的漏极连接，其公共连接端接入幅值电平对应逻辑2的功率时钟信号Φ，第一PMOS管P1的栅极分别与第二NMOS管N2的栅极和第三NMOS管N3的漏极连接，第一PMOS管P1的源极与第二NMOS管N2的漏极连接，其公共连接端作为第一交叉存储结构单元3的第一输出端31，第二NMOS管N2的源极与第三NMOS管N3的源极连接，第二PMOS管P2的栅极分别与第二NMOS管N2的漏极和第三NMOS管N3的栅极连接，第二PMOS管P2的源极与第三NMOS管N3的漏极连接，其公共连接端作为第一交叉存储结构单元3的第二输出端32。

在此具体实施例中，第一信号采样电路1主要由三个栅极串接的NMOS管组成，此三个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号此三个NMOS管的源极分别接入第一输入信号D、第一复位信号R和第一置位信号S，此三个NMOS管的漏极分别输出第一输入信号D的采样值dx、第一复位信号R的采样值rx和第一置位信号S的采样值sx，第一互补信号采样电路2主要由三个栅极串接的NMOS管组成，此三个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号此三个NMOS管的源极分别接入互补的第一输入信号

互补的第一复位信号

和互补的第一置位信号

此三个NMOS管的漏极分别输出互补的第一输入信号D的采样值dy、互补的第一复位信号的采样值ry和互补的第一置位信号

的采样值sy。

上述具体实施例中，功率时钟Φ₁、Φ的相位相同，与钟控时钟

的相位相差180°；Φ₁的幅值电平对应逻辑1，Φ、

的幅值电平均对应逻辑2，如图9所示。

实施例二：由于三值绝热D触发器只具有记忆三值数据的功能，不具有直接对输入脉冲进行三值计数的功能，所以要实现同步可逆计数器还应具有递减计数的功能。由Post代数中的反循环算子定义可知，反循环门就具有递减功能。

X^←＝(X-1)mod 3

其中，X、X^←分别为反循环门的输入和输出。根据电路要实现的逻辑关系可以得出三值绝热反循环门的真值表，如表2所示，其中in、

为互补的输入信号，out、

为互补的输出信号。

表2三值反循环门的真值表

在分析表二的基础上结合Chinese Journal of Semiconductors中公开的《Design of aDTCTGAL circuit and its application》(作者：Wang Pengiun，Li Kunpeng，and Mei Fengna)[半导体学报，《基于双功率时钟的DTCTGAL电路设计及其应用》，汪鹏君、李昆鹏、梅凤娜]，得到如图4a所示的一种三值绝热反循环门的电路结构：首先用钟控时钟控制NMOS管对输入信号及互补的输入信号进行采样；然后结合输入信号及互补的输入信号的采样值及要实现的逻辑关系，通过自举操作的NMOS管构建相应的电路模块，功率时钟Φ₁、Φ利用采样得到的各采样值、电路模块和交叉存贮型结构完成对输出负载的赋值和能量回收；输入信号、互补的输入信号取逻辑0或逻辑1或逻辑2；图4b为图4a所示三值绝热反循环门电路的符号。

设计多位三值绝热同步可逆计数器同时需要解决借位问题，当计数器低位由2依次减到0时，需要向高位借位，而三值绝热反循环门仅有递减功能，不具有借位功能，故将递减功能和借位功能结合起来设计带借位功能的三值绝热反循环电路；从同步计数器的结构原理可知，各个触发器均受同一时钟控制，并且高位的状态值是它本身和所有低位的状态值所决定的。假设带借位功能的三值绝热反循环电路的本位输入为Q_i，所有低位输入为Q_i-1...Q₀，电路输出为out_i，其中i＝1...n。以i＝1为例，根据电路要实现的逻辑关系可以得出带一个低位输入端的三值绝热反循环电路的真值表，如表3所示，其中Q₀、

为互补的低位输入信号，Q₁、

为互补的本位输入信号，out₁、

为互补的输出信号。

表3带一个低位输入端的三值绝热反循环电路的真值表

在分析表3的基础上结合Chinese Journal of Semiconductors中公开的《Design of aDTCTGAL circuit and its application》(作者：Wang Pengiun，Li Kunpeng，and Mei Fengna)[半导体学报，《基于双功率时钟的DTCTGAL电路设计及其应用》，汪鹏君、李昆鹏、梅凤娜]，设ax、ay、bx、by分别为Q₀、

Q₁、

的采样信号，ε表示负载类型，out₁和

为互补的输出，out₁和

的初始值均为零，可得到i＝1带借位功能的三值绝热反循环电路的函数表达式：

${{\mathrm{out}}_1}^{+}=2(Q_0^{0.5}\·Q_1^{0.5}+Q_0^{0.5}\·Q_1^{1.5}+{\stackrel{\‾}{{\mathrm{out}}_1}}^{0.5})+1\·(Q_0^{0.5}\·Q_1^{1.5}+Q_0^{0.5}\·Q_1^{0.5}\·Q_1^{1.5})+0\·\stackrel{\‾}{{\mathrm{out}}_1}_{1.5}---\left(5\right)$

${\stackrel{\‾}{{\mathrm{out}}_1}}^{+}=2\·(Q_0^{0.5}\·Q_1^{0.5}\·Q_1^{1.5}+Q_0^{0.5}\·Q_1^{0.5}+{\mathrm{out}}_1^{0.5})+1\·(Q_0^{0.5}\·Q_1^{1.5}+Q_0^{0.5}\·Q_1^{0.5}\·Q_1^{1.5})+0\·\mathrm{out}_1^{1.5}---\left(6\right)$

其中，式(5)和式(6)可进一步表示为：

根据式(1)～式(8)可以得到如图5a所示的具有一个低位输入端的一种三值绝热反循环电路的电路结构：首先用钟控时钟

控制NMOS管对低位输入信号、本位输入信号、互补的低位输入信号及互补的本位输入信号进行采样，然后结合各输入信号及互补的输入信号的采样值及要实现的逻辑关系，通过自举操作的NMOS管构建相应的电路模块，功率时钟Φ₁、Φ利用采样得到的各采样值、电路模块和交叉存贮型结构完成对输出负载的赋值和能量回收；低位输入信号、本位输入信号、互补的低位输入信号及互补的本位输入信号可以取逻辑0或逻辑1或逻辑2；图5b为图5a所示带一个低位借位端的三值绝热反循环电路的符号。

根据电路要实现的逻辑关系可以得出带一个以上低位输入端的三值绝热反循环电路的真值表，再结合i＝1的具有一个低位输入端的三值绝热反循环电路的设计方法及同步计数器的结构原理，我们可以得出i＝2的具有两个低位输入端的三值绝热反循环电路的函数表达式和i＝3的具有三个低位输入端的三值绝热反循环电路的函数表达式分别为：

i＝2的具有两个低位输入端的三值绝热反循环电路的函数表达式：

${{\mathrm{out}}_2}^{+}=2\·(Q_1^{0.5}\·Q_0^{0.5}\·Q_2^{0.5}+(Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_2^{1.5}+{\stackrel{\‾}{{\mathrm{out}}_2}}^{0.5})$

$+1\·(Q_1^{0.5}\·Q_0^{0.5}\·Q_2^{1.5}+(Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_2^{0.5}\·{Q_2}^{1.5})+0\·\stackrel{\‾}{{\mathrm{out}}_2}_{1.5}---\left(9\right)$

${\stackrel{\‾}{{\mathrm{out}}_2}}^{+}=2\·(Q_1^{0.5}\·Q_0^{0.5}\·Q_2^{0.5}\·Q_2^{1.5}+(Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_2^{0.5}+{\mathrm{out}}_2^{0.5})$

$+1\·(Q_1^{0.5}\·Q_0^{0.5}\·Q_2^{1.5}+(Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_2^{0.5}\·{Q_2}^{1.5})+0\·\mathrm{out}_2^{1.5}---\left(10\right)$

i＝3的具有三个低位输入端的三值绝热反循环电路的函数表达式：

${{\mathrm{out}}_3}^{+}=2\·(Q_2^{0.5}\·Q_1^{0.5}\·Q_0^{0.5}\·Q_3^{0.5}+(Q_2^{0.5}+Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_3^{1.5}+{\stackrel{\‾}{{\mathrm{out}}_3}}^{0.5})$

$+1\·(Q_2^{0.5}\·Q_1^{0.5}\·Q_0^{0.5}\·Q_3^{1.5}+(Q_2^{0.5}+Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_3^{0.5}\·{Q_3}^{1.5})+0\·\stackrel{\‾}{{\mathrm{out}}_3}_{1.5}---\left(11\right)$

${\stackrel{\‾}{{\mathrm{out}}_3}}^{+}=2\·(Q_2^{0.5}\·Q_1^{0.5}\·Q_0^{0.5}\·Q_3^{0.5}\·Q_3^{1.5}+(Q_2^{0.5}+Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_3^{0.5}+{\mathrm{out}}_3^{0.5})$

$+1\·(Q_2^{0.5}\·Q_1^{0.5}\·Q_0^{0.5}\·Q_3^{1.5}+(Q_2^{0.5}+Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_3^{0.5}\·{Q_3}^{1.5})+0\·\mathrm{out}_3^{1.5}---\left(12\right)$

以上公式中，Q_i为本位输入，Q_i-1...Q₀为低位输入，out_i为三值绝热反循环电路输出，

为三值绝热反循环电路的互补的输出，结合式(9)、式(10)及具有一个低位输入端的三值绝热反循环电路的设计方法可以得出如图6a所示的i＝2的带两个低位输入端的的三值绝热反循环电路的电路结构图，其符号如图6b所示，结合式(11)、式(12)及具有一个低位输入端的三值绝热反循环电路的设计方法可以得出如图7a所示的i＝3的带三个低位输入端的三值绝热反循环电路的电路结构图，其符号如图7b所示，以此类推，可得出带i个低位输入端的的三值绝热反循环电路的函数表达式，并可根据该函数表达式得到相应的电路结构图，实现电路更高基的借位功能。带i个低位输入端的的三值绝热反循环电路的函数表达式为：

${{\mathrm{out}}_i}^{+}=2\·(Q_{i-1}^{0.5}\·\·\·\·\·\·Q_0^{0.5}\·Q_i^{0.5}+(Q_{i-1}^{0.5}+Q_{i-2}^{0.5}+\·\·\·Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_i^{1.5}+{\stackrel{\‾}{{\mathrm{out}}_i}}^{0.5})$

$+1\·(Q_{i-1}^{0.5}\·\·\·\·\·\·Q_0^{0.5}\·Q_i^{1.5}+(Q_{i-1}^{0.5}+Q_{i-2}^{0.5}+\·\·\·Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_i^{0.5}\·{Q_i}^{1.5})+0\·\stackrel{\‾}{{\mathrm{out}}_i}_{1.5}---\left(13\right)$

${\stackrel{\‾}{{\mathrm{out}}_i}}^{+}=2\·(Q_{i-1}^{0.5}\·\·\·\·\·\·Q_0^{0.5}\·Q_i^{0.5}\·Q_i^{1.5}+(Q_{i-1}^{0.5}+Q_{i-2}^{0.5}+\·\·\·Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_i^{0.5}+{\mathrm{out}}_i^{0.5})$

$+1\·(Q_{i-1}^{0.5}\·\·\·\·\·\·Q_0^{0.5}\·Q_i^{1.5}+(Q_{i-1}^{0.5}+Q_{i-2}^{0.5}+\·\·\·Q_1^{0.5}+Q_1^{0.5}\·Q_0^{0.5})\·Q_i^{0.5}\·{Q_i}^{1.5})+0\·\mathrm{out}_i^{1.5}---\left(14\right)$

一种使用三值绝热D触发器的四位三值绝热同步可逆计数器，如图8所示，本发明的四位三值绝热同步可逆计数器主要由四个三值绝热D触发器、一个三值绝热反循环门、三个带借位功能的三值绝热反循环电路和四个三值绝热二选一数据选择器根据同步计数器的原理连接而成，三个带借位功能的三值绝热反循环电路分别为一个具有一个低位输入端的三值绝热反循环电路、一个具有两个低位输入端的三值绝热反循环电路和一个具有三个低位输入端的三值绝热反循环电路。其中，RESET为复位信号，SET为置位信号，CS为选择信号，Q₃、Q₂、Q₁、Q₀为计数器的并行输出。计数器启动工作，当选择信号CS＝0时，计数器进行减法计数。首先将复位信号RESET加载到每个三值绝热D触发器的复位端，使每个三值绝热D触发器的输出端均为0，接着，下一个幅值电平对应逻辑2的钟控时钟信号

到来时，计数器的输出端Q₃Q₂Q₁Q₀为2222；然后，每来一个幅值电平对应逻辑2的钟控时钟信号

计数器的输出Q₀的状态值减1；当Q₀＝O时，通过带借位功能的三值绝热反循环电路使得计数器的输出Q₁的状态值减1，以此类推，直至计数器减到0000。当选择信号CS＝2时，计数器进行加法计数。首先将置位信号SET加载到计数器每个三值绝热D触发器的置位端，使每个三值绝热D触发器的输出端均为2，接着，下一个幅值电平对应逻辑2的钟控时钟信号

到来时，计数器的输出端Q₃Q₂Q₁Q₀为0000；然后，每来一个幅值电平对应逻辑2的钟控时钟信号计数器的输出Q₀的状态值加1；当Q₀＝2时，通过带借位功能的三值绝热反循环电路使得计数器的输出Q₁的状态值加1，以此类推，最后，当Q₃Q₂Q₁Q₀＝2222时，计数器计满。

上述具体实施例中，三值绝热反循环门主要由第二信号采样电路4、第二互补信号采样电路5、第二交叉存储结构单元6、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第五NMOS管组M5组成，第二信号采样电路4主要由一个NMOS管组成，第二信号采样电路4的一个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号第二信号采样电路4的一个NMOS管的源极第二输入信号in，第二信号采样电路4的一个NMOS管的漏极输出第二输入信号in的采样值x，第二互补信号采样电路5主要由一个NMOS管组成，第二互补信号采样电路5的一个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号第二互补信号采样电路5的一个NMOS管的源极接入互补的第二输入信号

第二互补信号采样电路5的一个NMOS管的漏极输出互补的第二输入信号

的采样值y，第二交叉存储结构单元6的电路结构与第一交叉存储结构单元3的电路结构相同，第二交叉存储结构单元6接入幅值电平对应逻辑2的功率时钟信号

第五NMOS管组M5主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第五NMOS管组的第一个NMOS管的漏极与第五NMOS管N5的漏极连接，其公共连接端接入幅值电平对应逻辑2的功率时钟信号Φ，第四NMOS管N4的漏极与第六NMOS管N6的漏极连接，其公共连接端接入幅值电平对应逻辑1的功率时钟信号Φ₁，第四NMOS管N4的栅极、第六NMOS管N6的栅极和第五NMOS管组M5的第一个NMOS管的栅极分别输入第二输入信号in的采样值x，第五NMOS管N5的栅极和第五NMOS管组M5的最后一个NMOS管的栅极分别输入互补的第二输入信号的采样值y，第四NMOS管N4的源极和第五NMOS管N5的源极分别与第二交叉存储结构单元6的第一输出端61连接，第五NMOS管组M5的最后一个NMOS管的源极和第六NMOS管N6的源极分别与第二交叉存储结构单元6的第二输出端62连接。

上述具体实施例中，具有一个低位输入端的三值绝热反循环电路主要由第三信号采样电路7，第三互补信号采样电路8，第三交叉存储结构单元9，第六NMOS管组M6、第七NMOS管组M7、第八NMOS管组M8、第九NMOS管组M9、第十NMOS管组M10、第十一NMOS管组M11、第十二NMOS管组M12和第十三NMOS管组M13组成，第三信号采样电路7主要由两个NMOS管组成，且两个NMOS管的栅极连接，其公共连接端接入幅值电平对应逻辑2的钟控时钟信号

第三信号采样电路7的两个NMOS管的源极分别输入第一借位信号Q₀和本位输入信号Q₁，第三信号采样电路7的两个NMOS管的漏极分别输出第一借位信号Q₀的采样值ax和本位输入信号Q₁的采样值bx，第三互补信号采样电路8主要由两个NMOS管组成，且两个NMOS管的栅极连接，其公共连接端接入幅值电平对应逻辑2的钟控时钟信号

第三互补信号采样电路8的两个NMOS管的源极分别输入互补的第一借位信号

和互补的本位输入信号

第三互补信号采样电路8的两个NMOS管的漏极分别输出互补的第一借位信号

的采样值ay和互补的本位输入信号

的采样值by，第三交叉存储结构单元9的电路结构与第一交叉存储结构单元3的电路结构和第二交叉存储结构单元6的电路结构相同，第三交叉存储结构单元9接入幅值电平对应逻辑2的功率时钟信号Φ，第六NMOS管组M6主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第七NMOS管组M7主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第八NMOS管组M8主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第九NMOS管组M9主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十NMOS管组M10主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十一NMOS管组M11主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十二NMOS管组M12主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十三NMOS管组M13主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第六NMOS管组M6的第一个NMOS管的漏极、第七NMOS管组M7的第一个NMOS管的漏极、第十NMOS管组M10的第一个NMOS管的漏极和第十一NMOS管组M11的第一个NMOS管的漏极彼此连接，其公共连接端接入幅值电平对应逻辑1的功率时钟信号Φ₁，第八NMOS管组M8的第一个NMOS管的漏极、第九NMOS管组M9的第一个NMOS管的漏极、第十二NMOS管组M12的第一个NMOS管的漏极和第十三NMOS管组M13的第一个NMOS管的漏极彼此连接，其公共连接端接入幅值电平对应逻辑2的功率时钟信号Φ，第六NMOS管组M6的最后一个NMOS管的源极和第七NMOS管组M7的最后一个NMOS管的源极连接，其公共连接端与第三交叉存储结构单元9的第一输出端91连接，第八NMOS管组M8的最后一个NMOS管的源极和第九NMOS管组M9的最后一个NMOS管的源极连接，其公共连接端与第三交叉存储结构单元9的第一输出端91连接，第十NMOS管组M10的最后一个NMOS管的源极和第十一NMOS管组M11的最后一个NMOS管的源极连接，其公共连接端与第三交叉存储结构单元9的第二输出端92连接，第十二NMOS管组M12的最后一个NMOS管的源极和第十三NMOS管组M13的最后一个NMOS管的源极连接，其公共连接端与第三交叉存储结构单元9的第二输出端92连接，第六NMOS管组M6的两个NMOS管的栅极分别输入互补的第一借位信号

的采样值ay和本位输入信号Q₁的采样值bx，第七NMOS管组M7的三个NMOS管的栅极分别输入第一借位信号Q₀的采样值ax、本位输入信号Q₁的采样值bx和互补的本位输入信号

的采样值by，第八NMOS管组M8的两个NMOS管的栅极分别输入互补的第一借位信号的采样值ay和互补的本位输入信号

的采样值by，第九NMOS管组M9的两个NMOS管的栅极分别输入第一借位信号Q₀的采样值ax和本位输入信号Q₁的采样值by，第十NMOS管组M10的三个NMOS管的栅极分别输入第一借位信号Q₀的采样值ax、本位输入信号Q₁的采样值by和互补的本位输入信号的采样值by，第十一NMOS管组M11的两个NMOS管的栅极分别输入第一借位信号Q₀的采样值ax和本位输入信号Q₁的采样值bx，第十二NMOS管组M12的三个NMOS管的栅极分别输入互补的第一借位信号

的采样值ay、本位输入信号Q₁的采样值bx和互补的本位输入信号的采样值by，第十三NMOS管组M13的两个NMOS管的栅极分别输入第一借位信号Q₀的采样值ax和互补的本位输入信号

的采样值by。

上述具体实施例中，功率时钟Φ₁、Φ的相位相同，与钟控时钟

的相位相差180°；Φ₁的幅值电平对应逻辑1，Φ、

的幅值电平均对应逻辑2，如图9所示。

为了更好的说明本发明的四位三值绝热同步可逆计数器具有正确的逻辑功能和明显的低功耗特性，进行计算机模拟实验，采用TSMC 0.25μm CMOS工艺器件参数，时钟频率为16.7MHz，对上述所设计的四位三值绝热同步可逆计数器进行计算机模拟，输出负载电容为10fF。其中时钟Φ₁、

与Φ、

的幅值电压分别为1.25V与2.5V，NMOS宽长比均取0.36μm/0.24μm，PMOS宽长比均取0.72μm/0.24μm。图8给出了四位三值绝热同步可逆计数器的模拟波形，其中，RESET为复位信号，SET为置位信号，CS为选择信号，Q₃、Q₂、Q₁、Q₀为计数器的并行输出。本发明的四位三值绝热同步可逆计数器进行计算机模拟得到的波形图如图10所示，分析图10可以发现，并行输出信号比置位信号延迟一个时钟周期，符合四位三值绝热同步可逆计数器的时序要求，而且所设计的电路具有正确的逻辑功能。

三值绝热同步可逆计数器和传统CMOS同步可逆计数器的瞬态能耗比较如图11所示，在9.84μs时间内，前者比后者平均节省能耗67.5％，可见，所设计的四位三值绝热同步可逆计数器具有明显的低功耗特性。

将本发明的这种设计方法进一步应用到更高基的多值逻辑电路设计中，可以促进多值逻辑电路的发展。

Claims (9)

1.一种三值绝热D触发器，其特征在于主要由第一信号采样电路，第一互补信号采样电路，第一交叉存储结构单元，第一NMOS管组、第二NMOS管组、第三NMOS管组、第四NMOS管组和第一NMOS管组成，所述的第一信号采样电路具有三个信号输入端和三个信号输出端，所述的第一信号采样电路的三个信号输入端分别输入第一输入信号、第一复位信号和第一置位信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号、所述的第一复位信号和所述的第一置位信号进行采样，所述的第一信号采样电路的三个信号输出端分别输出所述的第一输入信号对应的采样值、所述的第一复位信号对应的采样值和所述的第一置位信号对应的采样值，所述的第一互补信号采样电路具有三个信号输入端和三个信号输出端，所述的第一互补信号采样电路的三个信号输入端分别输入互补的第一输入信号、互补的第一复位信号和互补的第一置位信号，所述的第一信号互补采样电路接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号、所述的互补的第一复位信号和所述的互补的第一置位信号进行采样，所述的第一互补信号采样电路的三个信号输出端分别输出所述的互补的第一输入信号对应的采样值、所述的互补的第一复位信号对应的采样值和所述的互补的第一置位信号对应的采样值，所述的第一交叉存储结构单元具有第一输出端和第二输出端，所述的第一交叉存储结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第二NMOS管组主要由三个NMOS管组成，且其中第一个NMOS管的源极与另外两个源漏并接的NMOS管的漏极连接，所述的第三NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第一NMOS管组的第一个NMOS管的漏极和所述的第三NMOS管组的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号，所述的第二NMOS管组的第一个NMOS管的漏极、所述的第四NMOS管组的第一个NMOS管的漏极和所述的第一NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第二NMOS管组的三个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的第一置位信号对应的采样值和所述的第一输入信号对应的采样值，所述的第三NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第四NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一置位信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第一NMOS管组的最后一个NMOS管的源极和所述的第二NMOS管组的并接的两个NMOS管的源极分别与所述的第一交叉存储结构单元的第一输出端连接，所述的第一交叉存储结构单元的第一输出端输出第一输出信号，所述的第三NMOS管组的最后一个NMOS管的源极、所述的第四NMOS管组的最后一个NMOS管的源极和所述的第一NMOS管的源极分别与所述的第一交叉存储结构单元的第二输出端连接，所述的第一交叉存储结构单元的第二输出端输出互补的第一输出信号。

2.根据权利要求1所述的一种三值绝热D触发器，其特征在于所述的第一交叉存储结构单元主要由第二NMOS管、第三NMOS管、第一PMOS管和第二PMOS管组成，所述的第一PMOS管的漏极与所述的第二PMOS管的漏极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一PMOS管的栅极分别与所述的第二NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第一PMOS管的源极与所述的第二NMOS管的漏极连接，其公共连接端作为所述的第一交叉存储结构单元的第一输出端，所述的第二NMOS管的源极与所述的第三NMOS管的源极连接，所述的第二PMOS管的栅极分别与所述的第二NMOS管的漏极和所述的第三NMOS管的栅极连接，所述的第二PMOS管的源极与所述的第三NMOS管的漏极连接，其公共连接端作为所述的第一交叉存储结构单元的第二输出端。

3.根据权利要求1或2所述的一种三值绝热D触发器，其特征在于所述的第一信号采样电路主要由三个栅极串接的NMOS管组成，所述的三个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的三个NMOS管的源极分别接入所述的第一置位信号、所述的第一复位信号和所述的第一输入信号，所述的三个NMOS管的漏极分别输出所述的第一置位信号对应的采样值、所述的第一复位信号对应的采样值和所述的第一输入信号对应的采样值，所述的第一互补信号采样电路主要由三个栅极串接的NMOS管组成，所述的三个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的三个NMOS管的源极分别接入所述的互补的第一置位信号、所述的互补的第一复位信号和所述的互补的第一输入信号，所述的三个NMOS管的漏极分别输出所述的互补的第一置位信号对应的采样值、所述的互补的第一复位信号对应的采样值和所述的互补的第一输入信号对应的采样值。

4.根据权利要求1、2或3所述的一种三值绝热D触发器，其特征在于所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180o。

5.一种使用权利要求1所述的三值绝热D触发器的四位三值绝热同步可逆计数器，其特征在于主要由四个三值绝热D触发器、一个三值绝热反循环门、三个带借位功能的三值绝热反循环电路和四个三值绝热二选一数据选择器连接而成，所述的三值绝热D触发器主要由第一信号采样电路，第一互补信号采样电路，第一交叉存储结构单元，第一NMOS管组、第二NMOS管组、第三NMOS管组、第四NMOS管组和第一NMOS管组成，所述的第一信号采样电路具有三个信号输入端和三个信号输出端，所述的第一信号采样电路的三个信号输入端分别输入第一输入信号、第一复位信号和第一置位信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号、所述的第一复位信号和所述的第一置位信号进行采样，所述的第一信号采样电路的三个信号输出端分别输出所述的第一输入信号对应的采样值、所述的第一复位信号对应的采样值和所述的第一置位信号对应的采样值，所述的第一互补信号采样电路具有三个信号输入端和三个信号输出端，所述的第一互补信号采样电路的三个信号输入端分别输入互补的第一输入信号、互补的第一复位信号和互补的第一置位信号，所述的第一信号互补采样电路接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号、所述的互补的第一复位信号和所述的互补的第一置位信号进行采样，所述的第一互补信号采样电路的三个信号输出端分别输出所述的互补的第一输入信号对应的采样值、所述的互补的第一复位信号对应的采样值和所述的互补的第一置位信号对应的采样值，所述的第一交叉存储结构单元具有第一输出端和第二输出端，所述的第一交叉存储结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第二NMOS管组主要由三个NMOS管组成，且其中第一个NMOS管的源极与另外两个源漏并接的NMOS管的漏极连接，所述的第三NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第一NMOS管组的第一个NMOS管的漏极和所述的第三NMOS管组的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号，所述的第二NMOS管组的第一个NMOS管的漏极、所述的第四NMOS管组的第一个NMOS管的漏极和所述的第一NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第二NMOS管组的三个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的第一置位信号对应的采样值和所述的第一输入信号对应的采样值，所述的第三NMOS管组的四个NMOS管的栅极分别输入所述的第一复位信号对应的采样值、所述的互补的第一置位信号对应的采样值、所述的第一输入信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第四NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一置位信号对应的采样值和所述的互补的第一输入信号对应的采样值，所述的第一NMOS管组的最后一个NMOS管的源极和所述的第二NMOS管组的并接的两个NMOS管的源极分别与所述的第一交叉存储结构单元的第一输出端连接，所述的第一交叉存储结构单元的第一输出端输出第一输出信号，所述的第三NMOS管组的最后一个NMOS管的源极、所述的第四NMOS管组的最后一个NMOS管的源极和所述的第一NMOS管的源极分别与所述的第一交叉存储结构单元的第二输出端连接，所述的第一交叉存储结构单元的第二输出端输出互补的第一输出信号。

6.根据权利要求5所述的一种三值绝热同步可逆计数器，其特征在于所述的三值绝热反循环门主要由第二信号采样电路、第二互补信号采样电路、第二交叉存储结构单元、第四NMOS管、第五NMOS管、第六NMOS管和第五NMOS管组组成，所述的第二信号采样电路主要由一个NMOS管组成，所述的第二信号采样电路的一个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第二信号采样电路的一个NMOS管的源极接入第二输入信号，所述的第二信号采样电路的一个NMOS管的漏极输出所述的第二输入信号的采样值，所述的第二互补信号采样电路主要由一个NMOS管组成，所述的第二互补信号采样电路的一个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第二互补信号采样电路的一个NMOS管的源极接入互补的第二输入信号，所述的述的第二互补信号采样电路的一个NMOS管的漏极输出所述的互补的第二输入信号的采样值，所述的第二交叉存储结构单元的电路结构与所述的第一交叉存储结构单元的电路结构相同，所述的第二交叉存储结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第五NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第五NMOS管组的第一个NMOS管的漏极与所述的第五NMOS管的漏极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四NMOS管的漏极与所述的第六NMOS管的漏极连接，其公共连接端接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第四NMOS管的栅极、所述的第六NMOS管的栅极和所述的第五NMOS管组的第一个NMOS管的栅极分别输入所述的第二输入信号的采样值，所述的第五NMOS管的栅极和所述的第五NMOS管组的最后一个NMOS管的栅极分别输入所述的互补的第二输入信号的采样值，所述的第四NMOS管的源极和所述的第五NMOS管的源极分别与所述的第二交叉存储结构单元的第一输出端连接，所述的第五NMOS管组的最后一个NMOS管的源极和所述的第六NMOS管的源极分别与所述的第二交叉存储结构单元的第二输出端连接。

7.根据权利要求5或6所述的一种四位三值绝热同步可逆计数器，其特征在于所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180o。

8.根据权利要求5或6所述的一种三值绝热同步可逆计数器，其特征在于所述的三个三值绝热反循环电路分别为带一个低位输入端的第一三值绝热反循环电路、带两个低位输入端的第二三值绝热反循环电路和带三个低位输入端的第三三值绝热反循环电路，所述的第一三值绝热反循环电路主要由第三信号采样电路，第三互补信号采样电路，第三交叉存储结构单元，第六NMOS管组、第七NMOS管组、第八NMOS管组、第九NMOS管组、第十NMOS管组、第十一NMOS管组、第十二NMOS管组和第十三NMOS管组组成，所述的第三信号采样电路主要由两个NMOS管组成，且两个NMOS管的栅极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三信号采样电路的两个NMOS管的源极分别输入第一借位信号和本位输入信号，所述的第三信号采样电路的两个NMOS管的漏极分别输出所述的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第三互补信号采样电路主要由两个NMOS管组成，且两个NMOS管的栅极连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三互补信号采样电路的两个NMOS管的源极分别输入互补的第一借位信号和互补的本位输入信号，所述的第三互补信号采样电路的两个NMOS管的漏极分别输出所述的互补的第一借位信号的采样值和所述的互补的本位输入信号的采样值，所述的第三交叉存储结构单元的电路结构与所述的第一交叉存储结构单元的电路结构和所述的第二交叉存储结构单元的电路结构相同，所述的第三交叉存储结构单元接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第七NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第八NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第九NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十一NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十二NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十三NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第六NMOS管组的第一个NMOS管的漏极、所述的第七NMOS管组的第一个NMOS管的漏极、所述的第十NMOS管组的第一个NMOS管的漏极和所述的第十一NMOS管组的第一个NMOS管的漏极彼此连接，其公共连接端接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第八NMOS管组的第一个NMOS管的漏极、所述的第九NMOS管组的第一个NMOS管的漏极、所述的第十二NMOS管组的第一个NMOS管的漏极和所述的第十三NMOS管组的第一个NMOS管的漏极彼此连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NMOS管组的最后一个NMOS管的源极和所述的第七NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第一输出端连接，所述的第八NMOS管组的最后一个NMOS管的源极和所述的第九NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第一输出端连接，所述的第十NMOS管组的最后一个NMOS管的源极和所述的第十一NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第二输出端连接，所述的第十二NMOS管组的最后一个NMOS管的源极和所述的第十三NMOS管组的最后一个NMOS管的源极连接，其公共连接端与所述的第三交叉存储结构单元的第二输出端连接，所述的第六NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第七NMOS管组的三个NMOS管的栅极分别输入所述的第一借位信号的采样值、所述的本位输入信号的采样值和所述的互补的本位输入信号的采样值，所述的第八NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值和所述的互补的本位输入信号的采样值，所述的第九NMOS管组的两个NMOS管的栅极分别输入所述的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第十NMOS管组的三个NMOS管的栅极分别输入所述的第一借位信号的采样值、所述的本位输入信号的采样值和所述的互补的本位输入信号的采样值，所述的第十一NMOS管组的两个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值和所述的本位输入信号的采样值，所述的第十二NMOS管组的三个NMOS管的栅极分别输入所述的互补的第一借位信号的采样值、所述的本位输入信号的采样值和所述的互补的本位输入信号的采样值，所述的第十三NMOS管组的两个NMOS管的栅极分别输入所述的第一借位信号的采样值和所述的互补的本位输入信号的采样值。

9.根据权利要求8所述的一种四位三值绝热同步可逆计数器，其特征在于所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180o。

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