CN103594119B - 一种三值低功耗多米诺移位寄存器 - Google Patents

Abstract

本发明公开了一种三值低功耗多米诺移位寄存器，以开关信号理论为指导，首先根据开关信号理论设计带有复位端的三值绝热多米诺D触发器，实现寄存器移位寄存功能；然后设计具有数据选择功能的T运算电路，实现三种切换功能；最后在此基础上进一步设计三值低功耗多米诺移位寄存器，实现三值绝热多米诺移位寄存器的级联；优点是该三值低功耗多米诺移位寄存器具有左移右移并入并出功能，经HSPICE仿真验证，所设计的电路具有正确的逻辑功能及明显的低功耗特性。

Description

一种三值低功耗多米诺移位寄存器

技术领域

本发明涉及一种移位寄存器，尤其是涉及一种三值低功耗多米诺移位寄存器。

背景技术

移位寄存器可用于存储信号，并且能够执行串并行数据的相互转换，除此之外，移位寄存器还可以实现基本的算术运算，在数字系统设计中有着重要的作用，被广泛应用于显示器矩阵阵列、传感器和内存的驱动电路。传统的移位寄存器通常应用于接口电路和机械状态控制电路中，但是现有的移位寄存器大多采用二值信号，而二值信号表示的二进制是信息携带量最少的一种进制。

多值逻辑由于空间和时间的高利用率，不仅可以减少芯片输入输出引线数，提高集成电路的信息密度，降低互连的复杂性和芯片面积，而且在时钟频率不变的情况下成倍地加快了数据处理的速度，引起广大研究者的关注。绝热电路突破了传统CMOS电路能量消耗的限制，在低功耗集成电路设计中表现出较大的潜能。普通多米诺电路采用直流电源供电，能量直接转换为热能消耗掉，而采用交流能源供电的能量恢复型多米诺电路，改变了能量转换方式，交流脉冲电源通过电荷对节点电容预充电，在求值阶段回收节点电容上的电荷实现能量恢复，这一过程类似于物理学中的绝热过程，又称为绝热电路，从而使电路表现出低功耗的特点。鉴此，结合多值逻辑和绝热多米诺电路，设计三值低功耗多米诺移位寄存器具有现实意义。

发明内容

本发明所要解决的技术问题是提供一种具有正确的逻辑功能，且功耗较低的三值低功耗多米诺移位寄存器。

本发明解决上述技术问题所采用的技术方案为：一种三值低功耗多米诺移位寄存器，由四个三值绝热多米诺D触发器和四个三值绝热多米诺T运算电路组成，所述的三值绝热多米诺D触发器设置有复位信号输入端、激励信号输入端、响应信号输出端、接入第一时钟信号的第一时钟信号输入端、接入第二时钟信号的第二时钟信号输入端和接入第三时钟信号的第三时钟信号输入端，所述的第一时钟信号和所述的第二时钟信号的幅值电平对应逻辑2但两者相位相差180度，所述的第三时钟信号的幅值电平对应逻辑1，所述的第三时钟信号的相位与所述的第一时钟信号的相位相同，所述的三值绝热多米诺T运算电路设置有第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、接入所述的第一时钟信号的第一时钟信号输入端和接入所述的第二时钟信号的第二时钟信号输入端，四个三值绝热多米诺T运算电路的选择信号输入端连接，四个三值绝热多米诺D触发器的复位信号输入端连接，第k位的三值绝热多米诺T运算电路的信号输出端通过一个缓冲器与第k位的三值绝热多米诺D触发器的激励信号输入端连接，第k位的三值绝热多米诺T运算电路的第三信号输入端为所述的三值低功耗多米诺移位寄存器的第k位信号输入端，k＝1，2，3，4，第1位的三值绝热多米诺T运算电路的第二信号输入端为所述的三值低功耗多米诺移位寄存器的右移信号输入端，第4位的三值绝热多米诺T运算电路的第一信号输入端为所述的三值低功耗多米诺移位寄存器的左移信号输入端，第1位的三值绝热多米诺D触发器的响应信号输出端和第2位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第1位信号输出端，第1位的三值绝热多米诺T运算电路的第一信号输入端、第2位的三值绝热多米诺D触发器的响应信号输出端和第3位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第2位信号输出端，第2位的三值绝热多米诺T运算电路的第一信号输入端、第3位的三值绝热多米诺D触发器的响应信号输出端和第4位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第3位信号输出端，第3位的三值绝热多米诺T运算电路的第一信号输入端和第4位的三值绝热多米诺D触发器的响应信号输出端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第4位信号输出端。

所述的三值绝热多米诺D触发器包括三值绝热多米诺文字运算电路、控制信号产生电路和响应信号产生电路，所述的三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺D触发器的激励信号输入端，所述的三值绝热多米诺文字运算电路的信号输出端输出逻辑值对应1的文字信号和逻辑值对应2的文字信号，所述的控制信号产生电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的栅极接入逻辑值对应1的文字信号，所述的第四NMOS管的栅极接入逻辑值对应2的文字信号，所述的第三NMOS管的源极和所述的第一PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第一控制信号输出端，所述的第一控制信号输出端输出控制逻辑1产生的第一控制信号，所述的第四NMOS管的源极和所述的第二PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第二控制信号输出端，所述的第二控制信号输出端输出控制逻辑2产生的第二控制信号，所述的响应信号产生电路包括第五NMOS管、第三PMOS管和第四PMOS管，所述的第三PMOS管的栅极与所述的控制信号产生电路的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的控制信号产生电路的第二控制信号输出端连接，所述的第五NMOS管的源极、所述的第三PMOS管的漏极和所述的第四PMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的响应信号输出端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四PMOS管的源极和所述的第五NMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的第一时钟信号输入端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第一NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺D触发器的第二时钟信号输入端，所述的第三PMOS管的源极为所述的三值绝热多米诺D触发器的第三时钟信号输入端，所述的第二NMOS管的栅极为所述的三值绝热多米诺D触发器的复位信号输入端。

所述的三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑1选通电路和逻辑2选通电路，所述的逻辑0选通电路包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管和第七PMOS管，所述的逻辑1选通电路包括第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第八PMOS管和第九PMOS管，所述的逻辑2选通电路包括第十五NMOS管、第十六NMOS管、第十七NMOS管、第十PMOS管和第十一PMOS管，所述的第六NMOS管的源极与所述的第八NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第八NMOS管的源极、所述的第九NMOS管的栅极和所述的第五PMOS管的漏极连接，所述的第十NMOS管的源极、所述的第七PMOS管的漏极、所述的第十四NMOS管的源极、所述的第九PMOS管的漏极、所述的第十七NMOS管的源极和所述的第十一PMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的信号输出端，所述的第九NMOS管的源极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极和所述的第十三NMOS管的栅极连接，所述的第十一NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极、所述的第八PMOS管的漏极和所述的第九PMOS管的栅极连接，所述的第十五NMOS管的源极与所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极、所述的第十PMOS管的漏极、所述的第十一PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第八NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的选择信号输入端，所述的第七PMOS管的源极和所述的第十NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第一信号输入端，所述的第九PMOS管的源极和所述的第十四NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第二信号输入端，所述的第十一PMOS管的源极和所述的第十七NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第三信号输入端，所述的第五PMOS管的栅极、所述的第六PMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极、所述的第八PMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第一时钟信号输入端，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极、所述的第十NMOS管的栅极、所述的第八PMOS管的源极、所述的第十一NMOS管的漏极、所述的第十四NMOS管的栅极、所述的第十PMOS管的源极、所述的第十五NMOS管的漏极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第二时钟信号输入端。

所述的缓冲器为三值绝热多米诺缓冲器，包括第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管，所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极、所述的第十二PMOS管的漏极和所述的第十三PMOS管的栅极连接，所述的第十三PMOS管的漏极、所述的第二十NMOS管的源极和所述的第二十四NMOS管的源极连接，所述的第二十一NMOS管的源极和所述的第二十二NMOS管的漏极连接，所述的第二十二NMOS管的源极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极和第二十四NMOS管的栅极连接，所述的第二十三NMOS管的源极、所述的第十五PMOS管的漏极和所述的第二十六NMOS管的源极连接，所述的第二十四NMOS管的漏极与所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极与所述的第二十八NMOS管的栅极连接，所述的第二十六NMOS管的漏极与所述的第二十七NMOS管的栅极连接，所述的第十二PMOS管的栅极、所述的第十三PMOS管的源极、所述的第十八NMOS管的栅极、所述的第二十NMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的源极、所述的第二十一NMOS管的栅极、所述的第二十三NMOS管的漏极、所述的第二十五NMOS管的栅极和所述的第二十六NMOS管的栅极连接且其连接端为所述的缓冲器的第一时钟信号输入端，所述的缓冲器的第一时钟信号输入端接入所述的第一时钟信号，所述的第十二PMOS管的源极、所述的第十八NMOS管的漏极、所述的第二十NMOS管的栅极、所述的第十四PMOS管的源极、所述的第二十一NMOS管的漏极、所述的第二十三NMOS管的栅极和所述的第二十七NMOS管的漏极连接且其连接端为所述的缓冲器的第二时钟信号输入端，所述的缓冲器的第二时钟信号输入端接入所述的第二时钟信号，所述的第二十八NMOS管的漏极为所述的缓冲器的第三时钟信号输入端，所述的缓冲器的第三时钟信号输入端接入第四时钟信号，所述的第四时钟信号的幅值电平对应逻辑1且其相位与所述的第二时钟信号相同，所述的第十九NMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的缓冲器的信号输入端，所述的第二十七NMOS管的源极和所述的第二十八NMOS管的源极连接且其连接端为所述的缓冲器的信号输出端。

与现有技术相比，本发明的优点在于本文以开关信号理论为指导，首先根据开关信号理论设计带有复位端的三值绝热多米诺D触发器，实现寄存器移位寄存功能；然后设计具有数据选择功能的T运算电路，实现三种切换功能；最后在此基础上进一步设计三值低功耗多米诺移位寄存器，实现三值低功耗多米诺移位寄存器的级联，该三值低功耗多米诺移位寄存器具有左移右移并入并出功能，经HSPICE仿真验证，所设计的电路具有正确的逻辑功能及明显的低功耗特性，本发明的三值低功耗多米诺移位寄存器相对于采用双轨差分结构、需要使用互补信号并且结构复杂的普通绝热电路，不但能保持传统多米诺电路的结构，而且结构相对简单，晶体管数相对较小，利用绝热多米诺电路设计三值低功耗多米诺移位寄存器，丰富了多值时序电路的设计。

附图说明

图1为本发明的电路原理图；

图2(a)为本发明的三值绝热多米诺D触发器的电路结构图；

图2(b)为本发明的三值绝热多米诺D触发器的符号图；

图2(c)为本发明的三值绝热多米诺D触发器的控制信号产生电路的电路图；

图2(d)为本发明的三值绝热多米诺D触发器的响应信号产生电路的电路图；

图3(a)为本发明的三值绝热多米诺T运算电路的逻辑0选通电路的电路图；

图3(b)为本发明的三值绝热多米诺T运算电路的逻辑1选通电路的电路图；

图3(c)为本发明的三值绝热多米诺T运算电路的逻辑2选通电路的电路图；

图3(d)为本发明的三值绝热多米诺T运算电路的符号图；

图4(a)为本发明的缓冲器的电路图；

图4(b)为本发明的缓冲器的符号图；

图5为本发明的时钟波形图；

图6为本发明的瞬态曲线图；

图7为本发明的三值低功耗多米诺移位寄存器与基于TSPC触发器的三值常规移位寄存器的能耗比较图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图1所示，一种三值低功耗多米诺移位寄存器，由四个三值绝热多米诺D触发器和四个三值绝热多米诺T运算电路组成，三值绝热多米诺D触发器设置有复位信号输入端、激励信号输入端、响应信号输出端、接入第一时钟信号clk的第一时钟信号输入端、接入第二时钟信号nclk的第二时钟信号输入端和接入第三时钟信号clk₁的第三时钟信号输入端，第一时钟信号clk和第二时钟信号nclk的幅值电平对应逻辑2但两者相位相差180度，第三时钟信号clk₁的幅值电平对应逻辑1，第三时钟信号clk₁的相位与第一时钟信号clk的相位相同，三值绝热多米诺T运算电路设置有第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、接入第一时钟信号clk的第一时钟信号输入端和接入第二时钟信号nclk的第二时钟信号输入端，四个三值绝热多米诺T运算电路的选择信号输入端连接，四个三值绝热多米诺D触发器的复位信号输入端连接，第k位的三值绝热多米诺T运算电路的信号输出端通过一个缓冲器与第k位的三值绝热多米诺D触发器的激励信号输入端连接，第k位的三值绝热多米诺T运算电路的第三信号输入端为三值低功耗多米诺移位寄存器的第k位信号输入端，k＝1，2，3，4，第1位的三值绝热多米诺T运算电路的第二信号输入端为三值低功耗多米诺移位寄存器的右移信号输入端，第4位的三值绝热多米诺T运算电路的第一信号输入端为三值低功耗多米诺移位寄存器的左移信号输入端，第1位的三值绝热多米诺D触发器的响应信号输出端和第2位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为三值低功耗多米诺移位寄存器的第1位信号输出端，第1位的三值绝热多米诺T运算电路的第一信号输入端、第2位的三值绝热多米诺D触发器的响应信号输出端和第3位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为三值低功耗多米诺移位寄存器的第2位信号输出端，第2位的三值绝热多米诺T运算电路的第一信号输入端、第3位的三值绝热多米诺D触发器的响应信号输出端和第4位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为三值低功耗多米诺移位寄存器的第3位信号输出端，第3位的三值绝热多米诺T运算电路的第一信号输入端和第4位的三值绝热多米诺D触发器的响应信号输出端连接且其连接端为三值低功耗多米诺移位寄存器的第4位信号输出端。

本实施例中，三值绝热多米诺D触发器包括三值绝热多米诺文字运算电路、控制信号产生电路和响应信号产生电路。三值绝热多米诺D触发器的电路结构图如如图2(a)所示，三值绝热多米诺D触发器的符号图如图2(b)所示。三值绝热多米诺文字运算电路的信号输入端为三值绝热多米诺D触发器的激励信号输入端，三值绝热多米诺文字运算电路的信号输出端输出逻辑值对应1的文字信号¹D¹和逻辑值对应2的文字信号²D²，控制信号产生电路如图2(c)所示，包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一PMOS管和第二PMOS管，第一NMOS管N1的源极和第二NMOS管N2的漏极连接，第二NMOS管N2的源极、第三NMOS管N3的漏极和第四NMOS管N4的漏极连接，第三NMOS管N3的栅极接入逻辑值对应1的文字信号，第四NMOS管N4的栅极接入逻辑值对应2的文字信号，第三NMOS管N3的源极和第一PMOS管P1的漏极连接且其连接端为控制信号产生电路的第一控制信号输出端，第一控制信号输出端输出控制逻辑1产生的第一控制信号，第四NMOS管N4的源极和第二PMOS管P2的漏极连接且其连接端为控制信号产生电路的第二控制信号输出端，第二控制信号输出端输出控制逻辑2产生的第二控制信号，响应信号产生电路如图2(d)所示，包括第五NMOS管N5、第三PMOS管P3和第四PMOS管P4，第三PMOS管P3的栅极与控制信号产生电路的第一控制信号输出端连接，第四PMOS管P4的栅极与控制信号产生电路的第二控制信号输出端连接，第五NMOS管N5的源极、第三PMOS管P3的漏极和第四PMOS管P4的漏极连接且其连接端为三值绝热多米诺D触发器的响应信号输出端，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第一NMOS管N1的栅极、第四PMOS管P4的源极和第五NMOS管N5的漏极连接且其连接端为三值绝热多米诺D触发器的第一时钟信号输入端，第一PMOS管P1的源极、第二PMOS管P2的源极、第一NMOS管N1的漏极和第五NMOS管N5的栅极连接且其连接端为三值绝热多米诺D触发器的第二时钟信号输入端，第三PMOS管P3的源极为三值绝热多米诺D触发器的第三时钟信号输入端，第二NMOS管N2的栅极为三值绝热多米诺D触发器的复位信号输入端。

本发明中，三值绝热多米诺文字运算电路可采用文献杨乾坤,汪鹏君,郑雪松.三值绝热多米诺文字运算电路开关级设计[J].电子与系统学报,2012,17(4):36-40.中公开的三值绝热多米诺文字运算电路。

三值绝热多米诺D触发器的设计原理为：触发器是数字集成电路设计中时序电路的最基本单元电路，其中D触发器因电路相对简单，使用极为广泛。在绝热电路中，当电路处于能量恢复阶段时，功率时钟回收存储于输出节点的电荷，导致存储于输出端的信号丢失，因此采用输入输出信号不在同相的方式来实现触发器的功能。

表1为三值绝热多米诺D触发器(具有复位端的三值D触发器)的真值表，其中R为复位信号，D为触发器激励信号，Q为触发器响应信号。当复位信号R＝0时，输出Q＝0；当R＝2时，输出Q＝D。

表1三值绝热多米诺D触发器真值表

R	D	Q
			0	×	0
2	0	0
			2	1	1
2	2	2

设控制逻辑1产生的控制信号为第一控制信号y₁，控制逻辑2产生的控制信号为第二控制信号y₂，第二时钟信号nclk和第一时钟信号clk幅值电平对应于逻辑2，第三时钟信号clk₁幅值电平对应于逻辑1，且与第一时钟信号clk同相。由于多米诺电路中不能简单使用多阈值在全NMOS网络中辨别逻辑1，因此，使信号通过文字运算电路产生文字信号¹D¹和文字信号²D²，进而实现D触发器。根据开关信号理论和真值表推导出第一控制信号y₁和第二控制信号y₂产生电路的开关级表达式如下：

y₁＝nclk*clk^1.5#nclk*(^0.5clk·^0.5R·^1.51D¹)(1)

y₂＝nclk*clk^1.5#nclk*(^0.5clk·^0.5R·^1.52D²)(2)

多米诺电路的工作过程可分为预充电和求值两个过程。式(1)中，第一项nclk*clk^1.5表示当clk＝0时，nclk对节点y₁进行预充电，电荷存储于节点上.当clk＝2时，若R＝0，第二项nclk*(^0.5clk·^0.5R·^1.51D¹)截止，电荷继续保持，等待下一周期刷新，输出y₁＝2；若R＝2，第二项根据¹D¹的值判断是否将动态节点上的电荷回收至功率时钟nclk，从而控制信号y₁的产生，实现多米诺的求值阶段。式(2)描述的工作过程与式(1)类似。根据式(1)，(2)可以得到第一控制信号y₁和第二控制信号y₂产生电路，如图2(c)所示。其中y₁，y₂电路复用具有共同功能的晶体管，从而减少晶体管的数目，进一步减少芯片面积.利用第一控制信号y₁和第二控制信号y₂可以控制逻辑1和逻辑2信号的产生，从而得到触发器响应信号Q，三值绝热多米诺D触发器的响应信号Q产生电路的开关级表达式如下：

Q＝clk₁*y₁ ^0.5#clk*y₂ ^0.5#clk*^1.5nclk(3)

式(3)表示电路的工作过程如下：当y₁为低电平时，第一项clk₁*y₁ ^0.5导通，触发器信号Q输出为逻辑值1；当y₂为低电平时，第二项clk₁*y₂ ^0.5导通，触发器Q输出为逻辑值2；当nclk为高电平时，节点Q上存储的电荷被回收至时钟clk，触发器Q输出为逻辑值0.其中第一控制信号y₁和第二控制信号y₂不可能同时为低电平，因此clk₁与clk之间不会出现短路大电流.Q信号产生电路的电路结构，如图2(d)所示.

结合第一控制信号y₁和第二控制信号y₂，Q信号产生电路和文字运算电路可以得到如图2(a)所示的三值绝热多米诺D触发器，其中三值绝热多米诺D触发器输入输出有半个时钟周期延迟，使输入输出信号不在同一相位，实现绝热触发器的功能。

本实施例中，三值绝热多米诺T运算电路包括如图3(a)所示的逻辑0选通电路、如图3(b)所示的逻辑1选通电路和如图3(c)所示的逻辑2选通电路，逻辑0选通电路包括第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7，逻辑1选通电路包括第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第八PMOS管P8和第九PMOS管P9，逻辑2选通电路包括第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十PMOS管P10和第十一PMOS管P11，第六NMOS管N6的源极与第八NMOS管N8的漏极连接，第七NMOS管N7的源极和第九NMOS管N9的漏极连接，第八NMOS管N8的源极、第九NMOS管N9的栅极和第五PMOS管P5的漏极连接，第十NMOS管N10的源极、第七PMOS管P7的漏极、第十四NMOS管N14的源极、第九PMOS管P9的漏极、第十七NMOS管N17的源极和第十一PMOS管P11的漏极连接且其连接端为三值绝热多米诺T运算电路的信号输出端，第九NMOS管N9的源极、第六PMOS管P6的漏极、第七PMOS管P7的栅极和第十三NMOS管N13的栅极连接，第十一NMOS管N11的源极和第十二NMOS管N12的漏极连接，第十二NMOS管N12的源极和第十三NMOS管N13的漏极连接，第十三NMOS管N13的源极、第八PMOS管P8的漏极和第九PMOS管P9的栅极连接，第十五NMOS管N15的源极与第十六NMOS管N16的漏极连接，第十六NMOS管N16的源极、第十PMOS管P10的漏极、第十一PMOS管P11的栅极和第十二NMOS管N12的栅极连接，第八NMOS管N8的栅极和第十六NMOS管N16的栅极连接且其连接端为三值绝热多米诺T运算电路的选择信号输入端，第七PMOS管P7的源极和第十NMOS管N10的漏极连接且其连接端为三值绝热多米诺T运算电路的第一信号输入端，第九PMOS管P9的源极和第十四NMOS管N14的漏极连接且其连接端为三值绝热多米诺T运算电路的第二信号输入端，第十一PMOS管P11的源极和第十七NMOS管N17的漏极连接且其连接端为三值绝热多米诺T运算电路的第三信号输入端，第五PMOS管P5的栅极、第六PMOS管P6的栅极、第六NMOS管N6的栅极、第七NMOS管N7的栅极、第八PMOS管P8的栅极、第十一NMOS管N11的栅极、第十PMOS管P10的栅极和第十五NMOS管N15的栅极连接且其连接端为三值绝热多米诺T运算电路的第一时钟信号输入端，第五PMOS管P5的源极、第六PMOS管P6的源极、第六NMOS管N6的漏极、第七NMOS管N7的漏极、第十NMOS管N10的栅极、第八PMOS管P8的源极、第十一NMOS管N11的漏极、第十四NMOS管N14的栅极、第十PMOS管P10的源极、第十五NMOS管N15的漏极和第十七NMOS管N17的栅极连接且其连接端为三值绝热多米诺T运算电路的第二时钟信号输入端，三值绝热多米诺T运算电路的符号图如图3(d)所示。

三值绝热多米诺T运算电路的设计原理为：为实现并入并出左移右移功能，除设计三值绝热多米诺D触发器外，还需要设计三选一数据选择器来分别切换这三项功能。多值逻辑中的T运算电路是一种多功能逻辑运算电路，其功能类似于二值代数中的二选一数据选择器，实现了三选一的数据选择功能。设in₀为第一输入信号,in₁为第二输入信号,in₂为第三输入信号，x为选择信号，三值T运算的定义^[8]为：

$T({\mathrm{in}}_0,{\mathrm{in}}_1,{\mathrm{in}}_2;x)=\left\{\begin{array}{cc}{\mathrm{in}}_0& (x=0)\\ {\mathrm{in}}_1& (x=1)\\ {\mathrm{in}}_2& (x=2)\end{array}\right.---\left(4\right)$

结合文字运算，式(4)可表示为：

T(in₀,in₁,in₂；x)＝in₀·⁰x⁰+in₁·¹x¹+in₂·²x²(5)

由于N型多米诺电路只能实现反向逻辑，因此用N型绝热多米诺电路产生控制信号用P型绝热多米诺电路实现数据的选择传输.逻辑0选通电路的开关级表达式为：

⁰x⁰＝nclk*clk^1.5#nclk*(^0.5clk·^0.5x)(6)

$\stackrel{\‾}{{x_0}^0}=nclk*{\mathrm{clk}}^{1.5}\#nclk*\left(c_{0.5}lk{\·}^{1.5}{x_0}^0\right)---\left(7\right)$

$out={\mathrm{in}}_0*{\stackrel{\‾}{{x_0}^0}}^{0.5}\#{\mathrm{in}}_0*n_{1.5}clk---\left(8\right)$

其中，当clk＝0时，式(6)和式(7)中第一项nclk*clk^1.5表示nclk对节点⁰x⁰和预充电.当clk＝2时，若输入x≠0，式(6)中第二项^0.5clk·^0.5x项导通，存储在节点⁰x⁰上的电荷回收至功率时钟nclk，输出⁰x⁰＝0，同时式(7)中第二项^0.5clk·^1.50x⁰截止，存储在节点上的电荷保持不变，输出若输入x＝0，则^0.5clk·^0.5x截止，输出⁰x⁰＝2，而^0.5clk·^1.50x⁰导通，nclk回收存储在节点的电荷，输出进而使式(8)中项导通实现in₀信号的选择输出.其中⁰x⁰信号控制的NMOS管采用高阈值，减少N型多米诺电路串联导致电荷流失，保证电路正确工作.由式(6)～(8)可得到相应的逻辑0选通电路的电路结构，如图3(a)所示.

同理可以得到逻辑2选通电路的开关级表达式：

$\stackrel{\‾}{{x_2}^2}=nclk*{\mathrm{clk}}^{1.5}\#nclk*\left(c_{0.5}lk{\·}^{1.5}x\right)---\left(9\right)$

$out={\mathrm{in}}_2*{\stackrel{\‾}{{x_2}^2}}^{0.5}\#{\mathrm{in}}_2*n_{1.5}clk---\left(10\right)$

由式(9)和(10)可以得到相应的逻辑2选通电路的电路结构，如图3(c)所示.

根据文字运算互斥与互补关系可知任一个文字运算可以由另二个文字运算得到，因此，可用已有的和信号去控制产生信号，其开关级表达式如下：

$\stackrel{\‾}{{x_1}^1}=nclk*{\mathrm{clk}}^{1.5}\#nclk*\left(c_{0.5}lk{\·}^{1.5}\stackrel{\‾}{{x_0}^0}{\·}^{1.5}\stackrel{\‾}{{x_2}^2}\right)---\left(\mathrm{11}\right)$

其中，当clk＝0时，第一项中clk^1.5导通，第二项中^0.5clk截止，nclk对节点预充电至高电平；当clk＝2时，第一项截止，若和等于2(即x＝1)时，存储于节点上的电荷返回到时钟nclk上，输出否则继续保持截止，输出

利用信号控制信号in₁的选择传输，开关级表达式如下：

$out={\mathrm{in}}_1*{\stackrel{\‾}{{x_1}^1}}^{0.5}\#{\mathrm{in}}_1*n_{1.5}clk---\left(\mathrm{12}\right)$

根据式(11)和(12)可得逻辑1选通电路的开关级电路结构，如图3(b)所示。

本实施例中，缓冲器为三值绝热多米诺缓冲器，如图4(a)所示，三值绝热多米诺缓冲器包括第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14和第十五PMOS管P15，第十八NMOS管N18的源极和第十九NMOS管N19的漏极连接，第十九NMOS管N19的源极、第十二PMOS管P12的漏极和第十三PMOS管P13的栅极连接，第十三PMOS管P13的漏极、第二十NMOS管N20的源极和第二十四NMOS管N24的源极连接，第二十一NMOS管N21的源极和第二十二NMOS管N22的漏极连接，第二十二NMOS管N22的源极、第十四PMOS管P14的漏极、第十五PMOS管P15的栅极和第二十四NMOS管N24的栅极连接，第二十三NMOS管N23的源极、第十五PMOS管P15的漏极和第二十六NMOS管N26的源极连接，第二十四NMOS管N24的漏极与第二十五NMOS管N25的源极连接，第二十五NMOS管N25的漏极与第二十八NMOS管N28的栅极连接，第二十六NMOS管N26的漏极与第二十七NMOS管N27的栅极连接，第十二PMOS管P12的栅极、第十三PMOS管P13的源极、第十八NMOS管N18的栅极、第二十NMOS管N20的漏极、第十四PMOS管P14的栅极、第十五PMOS管P15的源极、第二十一NMOS管N21的栅极、第二十三NMOS管N23的漏极、第二十五NMOS管N25的栅极和第二十六NMOS管N26的栅极连接且其连接端为缓冲器的第一时钟信号输入端，缓冲器的第一时钟信号输入端接入第一时钟信号clk，第十二PMOS管P12的源极、第十八NMOS管N18的漏极、第二十NMOS管N20的栅极、第十四PMOS管P14的源极、第二十一NMOS管N21的漏极、第二十三NMOS管N23的栅极和第二十七NMOS管N27的漏极连接且其连接端为缓冲器的第二时钟信号输入端，缓冲器的第二时钟信号输入端接入第二时钟信号nclk，第二十八NMOS管N28的漏极为缓冲器的第三时钟信号输入端，缓冲器的第三时钟信号输入端接入第四时钟信号nclk₁，第四时钟信号nclk₁的幅值电平对应逻辑1且其相位与第二时钟信号nclk相同，第十九NMOS管N19的栅极和第二十二NMOS管N22的栅极连接且其连接端为缓冲器的信号输入端，第二十七NMOS管N27的源极和第二十八NMOS管N28的源极连接且其连接端为缓冲器的信号输出端，三值绝热多米诺缓冲器的符号图如图4(b)所示。

本实施例中，时钟波形图如图5所示。

本实施例的工作原理为：R为复位信号，x为数据选择信号，D_L为左移输入信号，D_R为右移输入信号，d₀，d₁，d₂，d₃为并行输入信号，Q₀，Q₁，Q₂，Q₃为寄存器输出信号，R信号用于复位移位寄存器的输出信号，使输出端Q₀，Q₁，Q₂，Q₃都为逻辑0.当选择信号x＝0时，左移输入信号D_L被选中，寄存器下一级输出作为前一级的输入，这样每来一个时钟脉冲clk，左移输入信号D_L就会从右往左移动一位，直到Q₀端输出，实现左移功能；当选择信号x＝1时，右移输入信号D_R被选中，前一级输出作为下一级输入，右移输入信号D_R就会从左往右移动一位，直到Q₃端输出，实现右移功能；当x＝2时，并行信号d₀，d₁，d₂，d₃被选中，在下一个时钟周期并行输出，从而实现具有并入并出双向移位功能的三值低功耗多米诺移位寄存器的功能。

对本实施例的三值低功耗多米诺移位寄存器进行仿真，仿真采用HSPICE软件和TSMC0.25μmCMOS工艺参数.其中NMOS管采用的宽长比为3λ/2λ，PMOS管的宽长比为6λ/2λ，时钟clk、nclk和clk₁、nclk₁对应的幅值电压为2.5V和1.25V，分别对应逻辑2和逻辑1，负载电容为10fF，三值低功耗多米诺移位寄存器的瞬态曲线图如图6所示，从图6中可以看出，每来一个时钟，输出信号比输入信号延迟了一个周期.当R＝0时，电路复位；当x＝1时，移位寄存器实现右移功能；当x＝2时，移位寄存器实现并入并出功能；当x＝0时实现左移功能，分析图6中波形可知，所设计的电路具有正确的逻辑功能。

将本实施例的三值低功耗多米诺移位寄存器与基于TSPC触发器的三值常规移位寄存器的能耗比较图，该移位寄存器在结构和功能与三值绝热多米诺移位寄存器类似，但采用直流电源供电，两者的能耗比较图如图7所示，从图7中可以看出，四位三值绝热多米诺寄存器的能耗曲线以波浪线的形式上升，三值常规寄存器的能耗则以阶梯线上升，在800ns时间内，前者能耗比后者节省了53.28％，由此可见所设计的电路具有低功耗的特性。

Claims (4)

1.一种三值低功耗多米诺移位寄存器，其特征在于由四个三值绝热多米诺D触发器和四个三值绝热多米诺T运算电路组成，所述的三值绝热多米诺D触发器设置有复位信号输入端、激励信号输入端、响应信号输出端、接入第一时钟信号的第一时钟信号输入端、接入第二时钟信号的第二时钟信号输入端和接入第三时钟信号的第三时钟信号输入端，所述的第一时钟信号和所述的第二时钟信号的幅值电平对应逻辑2但两者相位相差180度，所述的第三时钟信号的幅值电平对应逻辑1，所述的第三时钟信号的相位与所述的第一时钟信号的相位相同，所述的三值绝热多米诺T运算电路设置有第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、接入所述的第一时钟信号的第一时钟信号输入端和接入所述的第二时钟信号的第二时钟信号输入端，四个三值绝热多米诺T运算电路的选择信号输入端连接，四个三值绝热多米诺D触发器的复位信号输入端连接，第k位的三值绝热多米诺T运算电路的信号输出端通过一个缓冲器与第k位的三值绝热多米诺D触发器的激励信号输入端连接，第k位的三值绝热多米诺T运算电路的第三信号输入端为所述的三值低功耗多米诺移位寄存器的第k位信号输入端，k＝1，2，3，4，第1位的三值绝热多米诺T运算电路的第二信号输入端为所述的三值低功耗多米诺移位寄存器的右移信号输入端，第4位的三值绝热多米诺T运算电路的第一信号输入端为所述的三值低功耗多米诺移位寄存器的左移信号输入端，第1位的三值绝热多米诺D触发器的响应信号输出端和第2位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第1位信号输出端，第1位的三值绝热多米诺T运算电路的第一信号输入端、第2位的三值绝热多米诺D触发器的响应信号输出端和第3位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第2位信号输出端，第2位的三值绝热多米诺T运算电路的第一信号输入端、第3位的三值绝热多米诺D触发器的响应信号输出端和第4位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第3位信号输出端，第3位的三值绝热多米诺T运算电路的第一信号输入端和第4位的三值绝热多米诺D触发器的响应信号输出端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第4位信号输出端。

2.根据权利要求1所述的一种三值低功耗多米诺移位寄存器，其特征在于所述的三值绝热多米诺D触发器包括三值绝热多米诺文字运算电路、控制信号产生电路和响应信号产生电路，所述的三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺D触发器的激励信号输入端，所述的三值绝热多米诺文字运算电路的信号输出端输出逻辑值对应1的文字信号和逻辑值对应2的文字信号，所述的控制信号产生电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的栅极接入逻辑值对应1的文字信号，所述的第四NMOS管的栅极接入逻辑值对应2的文字信号，所述的第三NMOS管的源极和所述的第一PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第一控制信号输出端，所述的第一控制信号输出端输出控制逻辑1产生的第一控制信号，所述的第四NMOS管的源极和所述的第二PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第二控制信号输出端，所述的第二控制信号输出端输出控制逻辑2产生的第二控制信号，所述的响应信号产生电路包括第五NMOS管、第三PMOS管和第四PMOS管，所述的第三PMOS管的栅极与所述的控制信号产生电路的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的控制信号产生电路的第二控制信号输出端连接，所述的第五NMOS管的源极、所述的第三PMOS管的漏极和所述的第四PMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的响应信号输出端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四PMOS管的源极和所述的第五NMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的第一时钟信号输入端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第一NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺D触发器的第二时钟信号输入端，所述的第三PMOS管的源极为所述的三值绝热多米诺D触发器的第三时钟信号输入端，所述的第二NMOS管的栅极为所述的三值绝热多米诺D触发器的复位信号输入端。

3.根据权利要求1或2所述的一种三值低功耗多米诺移位寄存器，其特征在于所述的三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑1选通电路和逻辑2选通电路，所述的逻辑0选通电路包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管和第七PMOS管，所述的逻辑1选通电路包括第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第八PMOS管和第九PMOS管，所述的逻辑2选通电路包括第十五NMOS管、第十六NMOS管、第十七NMOS管、第十PMOS管和第十一PMOS管，所述的第六NMOS管的源极与所述的第八NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第八NMOS管的源极、所述的第九NMOS管的栅极和所述的第五PMOS管的漏极连接，所述的第十NMOS管的源极、所述的第七PMOS管的漏极、所述的第十四NMOS管的源极、所述的第九PMOS管的漏极、所述的第十七NMOS管的源极和所述的第十一PMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的信号输出端，所述的第九NMOS管的源极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极和所述的第十三NMOS管的栅极连接，所述的第十一NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极、所述的第八PMOS管的漏极和所述的第九PMOS管的栅极连接，所述的第十五NMOS管的源极与所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极、所述的第十PMOS管的漏极、所述的第十一PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第八NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的选择信号输入端，所述的第七PMOS管的源极和所述的第十NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第一信号输入端，所述的第九PMOS管的源极和所述的第十四NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第二信号输入端，所述的第十一PMOS管的源极和所述的第十七NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第三信号输入端，所述的第五PMOS管的栅极、所述的第六PMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极、所述的第八PMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第一时钟信号输入端，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极、所述的第十NMOS管的栅极、所述的第八PMOS管的源极、所述的第十一NMOS管的漏极、所述的第十四NMOS管的栅极、所述的第十PMOS管的源极、所述的第十五NMOS管的漏极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第二时钟信号输入端。

4.根据权利要求1所述的一种三值低功耗多米诺移位寄存器，其特征在于所述的缓冲器为三值绝热多米诺缓冲器，包括第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管，所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极、所述的第十二PMOS管的漏极和所述的第十三PMOS管的栅极连接，所述的第十三PMOS管的漏极、所述的第二十NMOS管的源极和所述的第二十四NMOS管的源极连接，所述的第二十一NMOS管的源极和所述的第二十二NMOS管的漏极连接，所述的第二十二NMOS管的源极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极和第二十四NMOS管的栅极连接，所述的第二十三NMOS管的源极、所述的第十五PMOS管的漏极和所述的第二十六NMOS管的源极连接，所述的第二十四NMOS管的漏极与所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极与所述的第二十八NMOS管的栅极连接，所述的第二十六NMOS管的漏极与所述的第二十七NMOS管的栅极连接，所述的第十二PMOS管的栅极、所述的第十三PMOS管的源极、所述的第十八NMOS管的栅极、所述的第二十NMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的源极、所述的第二十一NMOS管的栅极、所述的第二十三NMOS管的漏极、所述的第二十五NMOS管的栅极和所述的第二十六NMOS管的栅极连接且其连接端为所述的缓冲器的第一时钟信号输入端，所述的缓冲器的第一时钟信号输入端接入所述的第一时钟信号，所述的第十二PMOS管的源极、所述的第十八NMOS管的漏极、所述的第二十NMOS管的栅极、所述的第十四PMOS管的源极、所述的第二十一NMOS管的漏极、所述的第二十三NMOS管的栅极和所述的第二十七NMOS管的漏极连接且其连接端为所述的缓冲器的第二时钟信号输入端，所述的缓冲器的第二时钟信号输入端接入所述的第二时钟信号，所述的第二十八NMOS管的漏极为所述的缓冲器的第三时钟信号输入端，所述的缓冲器的第三时钟信号输入端接入第四时钟信号，所述的第四时钟信号的幅值电平对应逻辑1且其相位与所述的第二时钟信号相同，所述的第十九NMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的缓冲器的信号输入端，所述的第二十七NMOS管的源极和所述的第二十八NMOS管的源极连接且其连接端为所述的缓冲器的信号输出端。