CN104333372A - 一种级联式三值低功耗多米诺可逆计数器 - Google Patents

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Abstract

本发明公开了一种级联式三值低功耗多米诺可逆计数器，包括n位三值绝热多米诺计数器单元及n-1位三值绝热多米诺进位借位电路，三值绝热多米诺计数器单元包括三值绝热多米诺D触发器、三值绝热多米诺正反循环门和三值绝热多米诺T运算电路，其中n为大于等于2的整数；通过对可逆计数器和绝热多米诺电路结构及工作原理的研究，首先以开关信号理论为指导设计具有置位复位功能的三值绝热多米诺D触发器、然后分别设计三值绝热多米诺正反循环门电路与三值绝热多米诺进位借位电路来实现计数器正反计数和级联，在此基础上实现多位三值低功耗多米诺可逆计数器；优点是通过HSPICE仿真结果表明本发明所设计的电路具有正确的逻辑功能和明显的低功耗特性。

Description

一种级联式三值低功耗多米诺可逆计数器
技术领域
本发明涉及一种计数器，尤其是涉及一种级联式三值低功耗多米诺可逆计数器。
背景技术
集成电路的飞速发展必定遇到面积、连线等瓶颈，多值逻辑为解决这些问题开辟了一种有效途径。与传统二值电路相比，使用多值信号的电路能提高空间与时间利用率，并且能成倍增加数据处理能力。计数器是构成数字系统的重要部分，其中可逆计数器是一种可用来脉冲计数的计数电路，可以实现加法和减法计数，常用作数字系统的分频、定时和执行数字运算以及其它特定的逻辑功能，除此之外还可以用于反复进退运动的场合，被广泛应用于电路设计中。对多值可逆计数器的研究可进一步丰富多值数字系统，提高数字系统信息处理密度和速度。
多米诺电路相较于静态CMOS电路的优势在于面积和速度。但普通多米诺电路采用直流电源供电，能量总是以不可逆转的形式消耗，而改变能量转换方式的能量恢复型多米诺电路能实现能量的重复利用，在预充电阶段通过电荷对节点电容预充电，在求值阶段回收电荷至交流脉冲电源实现能量恢复，使电路表现为低功耗特性。
鉴此，结合多值逻辑和绝热多米诺电路，设计三值绝热多米诺D触发器、三值绝热多米诺正反循环门以及三值绝热多米诺进位借位电路来实现级联式三值低功耗多米诺可逆计数器，具有重大意义。
发明内容
本发明所要解决的技术问题是提供一种级联式三值低功耗多米诺可逆计数器，该可逆计数器采用三值绝热多米诺D触发器、三值绝热多米诺正反循环门、三值绝热多米诺进位借位电路、三值绝热多米诺文字运算电路和三值绝热多米诺T运算电路实现可逆计数功能，实现多值逻辑和绝热多米诺电路的结合，具有明显的低功耗特性。
本发明解决上述技术问题所采用的技术方案为：一种级联式三值低功耗多米诺可逆计数器，包括n位三值绝热多米诺计数器单元及n-1位三值绝热多米诺进位借位电路，所述的三值绝热多米诺计数器单元包括三值绝热多米诺D触发器、三值绝热多米诺正反循环门和三值绝热多米诺T运算电路，其中n为大于等于2的整数；
所述的三值绝热多米诺D触发器具有信号输入端、复位端、置位端、反相置位端、信号输出端、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的三值绝热多米诺D触发器的第一时钟信号输入端接入第一时钟信号，所述的三值绝热多米诺D触发器的第二时钟信号输入端接入第二时钟信号，所述的三值绝热多米诺D触发器的第三时钟信号输入端接入第三时钟信号，所述的第一时钟信号和所述的第二时钟信号的幅值电平对应逻辑2，所述的第一时钟信号和所述的第二时钟信号的相位相差180度，所述的第三时钟信号的幅值电平对应逻辑1，所述的第三时钟信号的相位与所述的第二时钟信号的相位相同；
所述的三值绝热多米诺正反循环门具有信号输入端、借位端、进位端、第一输出端、第二输出端、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的三值绝热多米诺正反循环门的第一时钟信号输入端接入所述的第一时钟信号，所述的三值绝热多米诺正反循环门的第二时钟信号输入端接入所述的第二时钟信号，所述的三值绝热多米诺正反循环门的第三时钟信号输入端接入所述的第三时钟信号；
所述的三值绝热多米诺T运算电路包括第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺T运算电路的第一时钟信号输入端接入所述的第一时钟信号，所述的三值绝热多米诺T运算电路的第二时钟信号输入端接入所述的第二时钟信号；
所述的三值绝热多米诺正反循环门的借位端为所述的三值绝热多米诺计数器单元的借位端，所述的三值绝热多米诺正反循环门的进位端为所述的三值绝热多米诺计数器单元的进位端，所述的三值绝热多米诺正反循环门的第一输出端与所述的三值绝热多米诺T运算电路的第一信号输入端连接，所述的三值绝热多米诺正反循环门的第二输出端与所述的三值绝热多米诺T运算电路的第三信号输入端连接，所述的三值绝热多米诺T运算电路的信号输出端与所述的三值绝热多米诺D触发器的信号输入端连接，所述的三值绝热多米诺正反循环门的信号输入端与所述的三值绝热多米诺D触发器的信号输出端连接且两者的公共连接端为所述的三值绝热多米诺计数器单元的信号输出端，所述的三值绝热多米诺T运算电路的选择信号输入端为所述的三值绝热多米诺计数器单元的选择信号输入端，所述的三值绝热多米诺D触发器的复位端为所述的三值绝热多米诺计数器单元的复位端，所述的三值绝热多米诺D触发器的置位端为所述的三值绝热多米诺计数器单元的置位端，所述的三值绝热多米诺D触发器的反相置位端为所述的三值绝热多米诺计数器单元的反相置位端；
所述的三值绝热多米诺进位借位电路包括信号输入端、低位进位信号输入端、低位借位信号输入端、高位借位信号输出端，高位进位信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺进位借位电路的第一时钟信号输入端接入所述的第一时钟信号，所述的三值绝热多米诺进位借位电路的第二时钟信号输入端接入所述的第二时钟信号；
第1位所述的三值绝热多米诺计数器单元的进位端接入所述的第一时钟信号，第1位所述的三值绝热多米诺计数器单元的借位端接入逻辑0信号，第1位所述的三值绝热多米诺进位借位电路的低位进位信号输入端接入所述的第二时钟信号，第1位所述的三值绝热多米诺进位借位电路的低位借位信号输入端接入逻辑0信号；n位所述的三值绝热多米诺计数器单元的选择信号输入端均连接，n位所述的三值绝热多米诺计数器单元的复位端均连接，n位所述的三值绝热多米诺计数器单元的置位端均连接，n位所述的三值绝热多米诺计数器单元的反相置位端均连接；第k位所述的三值绝热多米诺进位借位电路的高位进位信号输出端分别与第k+1位所述的三值绝热多米诺进位借位电路的低位进位信号输入端和第k+1位所述的三值绝热多米诺计数器单元的进位端连接，第k位所述的三值绝热多米诺进位借位电路的高位借位信号输出端分别与第k+1位所述的三值绝热多米诺进位借位电路的低位借位信号输入端和第k+1位所述的三值绝热多米诺计数器单元的借位端连接，第n-1位所述的三值绝热多米诺进位借位电路的高位借位信号输出端和第n位所述的三值绝热多米诺计数器单元的借位端连接，第n-1位所述的三值绝热多米诺进位借位电路的高位进位信号输出端和第n位所述的三值绝热多米诺计数器单元的进位端连接，其中k＝1,2，……，n-2，第m位所述的三值绝热多米诺进位借位电路的信号输入端与第m+1位所述的三值绝热多米诺计数器单元的信号输出端连接，m＝1,2，……，n-1。
所述的三值绝热多米诺D触发器包括第一三值绝热多米诺文字运算电路、逻辑1与逻辑2控制信号产生电路和触发器响应信号输出电路；
所述的第一三值绝热多米诺文字运算电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；所述的第一PMOS管的源极、所述的第二NMOS管的漏极、所述的第二PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的源极、所述的第五NMOS管的漏极、所述的第五PMOS管的栅极、所述的第六NMOS管的栅极、第九NMOS管的源极、第十一NMOS管的源极和第十三NMOS管的源极连接且其公共连接端为所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端，所述的第一PMOS管的栅极、所述的第二NMOS管的栅极、所述的第二PMOS管的源极、所述的第三NMOS管的漏极、所述的第四PMOS管的栅极、所述的第五NMOS管的栅极、所述的第五PMOS管的源极、所述的第六NMOS管的漏极、第八NMOS管的栅极、第十NMOS管的栅极和第十二NMOS管的栅极连接且其公共连接端为所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其公共连接端为所述的第一三值绝热多米诺文字运算电路的信号输入端，所述的第一PMOS管的漏极、所述的第一NMOS管的源极和、所述的第三PMOS管的栅极和所述的第十NMOS管的源极连接，所述的第一NMOS管的漏极和所述的第二NMOS管的源极连接，所述的第二PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第三PMOS管的漏极、所述的第三NMOS管的源极和所述的第七NMOS管的源极连接，所述的第四PMOS管的漏极、所述的第四NMOS管的源极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第四NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第五PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第六PMOS管的漏极、所述的第六NMOS管的源极和所述的第八NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极和所述的第十一NMOS管的栅极连接，所述的第七NMOS管的漏极和所述的第十二NMOS管的源极连接，所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第九NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第三信号输出端；所述的第十一NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第一信号输出端，所述的第十三NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第二信号输出端；
所述的逻辑1与逻辑2控制信号产生电路包括第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管；所述的触发器响应信号输出电路包括第九PMOS管、第十PMOS管和第二十一NMOS管；所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第二十NMOS管的漏极、所述的第二十一NMOS管的栅极和所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接且其连接端为所述的三值绝热多米诺D触发器的第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第八PMOS管的栅极、所述的第二十NMOS管的栅极、所述的第十PMOS管的源极、所述的第二十一NMOS管的漏极和所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接且其连接端为所述的三值绝热多米诺D触发器的第二时钟信号输入端，所述的第九PMOS管的源极为所述的三值绝热多米诺D触发器的第三时钟信号输入端，所述的第七PMOS管的漏极、所述的第十四NMOS管的源极和所述的第九PMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极和所述的第十PMOS管的栅极连接，所述的第十四NMOS管的漏极、所述的第十五NMOS管的漏极和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的漏极和所述的第十八NMOS管的源极连接，所述的第十八NMOS管的漏极、所述的第二十NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十四NMOS管的栅极和所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十五NMOS管的栅极和所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十六NMOS管的栅极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺D触发器的复位端，所述的第十八NMOS管的栅极为所述的三值绝热多米诺D触发器的置位端，所述的第十九NMOS管的栅极为所述的三值绝热多米诺D触发器的反相置位端，所述的第九PMOS管的漏极、所述的第十PMOS管的漏极和所述的第二十一NMOS管的源极连接且其连接端为所述的三值绝热多米诺D触发器的信号输出端。
所述的三值绝热多米诺正反循环门包括第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、正循环门逻辑1和逻辑2控制信号产生电路、反循环门逻辑1和逻辑2控制信号产生电路、第一输出电路和第二输出电路，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构和所述的第四三值绝热多米诺文字运算电路的电路结构均与所述的第一三值绝热多米诺文字运算电路的电路结构相同；
所述的正循环门逻辑1和逻辑2控制信号产生电路包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管；所述的第一输出电路包括第十五PMOS管、第十六PMOS管和第三十六NMOS管；所述的第二输出电路包括第十七PMOS管、第十八PMOS管和第三十七NMOS管；所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第二十四NMOS管的漏极、所述的第十三PMOS管的源极、所述的第十四PMOS管的源极、所述的第三十一NMOS管的漏极、所述的第三十六NMOS管的栅极、所述的第三十七NMOS管的栅极、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端连接且其连接端为所述的三值绝热多米诺正反循环门的第一时钟信号输入端，所述的第十一PMOS管的栅极、所述的第十二PMOS管的栅极、所述的第二十四NMOS管的栅极、所述的第十三PMOS管的栅极、所述的第十四PMOS管的栅极、所述的第三十一NMOS管的栅极、所述的第十六PMOS管的源极、所述的第三十六NMOS管的漏极、所述的第十八PMOS管的源极、所述的第三十七NMOS管的漏极、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端连接且其连接端为所述的三值绝热多米诺正反循环门的第二时钟信号输入端，所述的第十五PMOS管的源极和所述的第十七PMOS管的源极连接且其连接端为所述的三值绝热多米诺正反循环门的第三时钟信号输入端；所述的第十一PMOS管的漏极、所述的第二十二NMOS管的源极、所述的第二十六NMOS管的源极和所述的第十五PMOS管的栅极连接，所述的第十二PMOS管的漏极、所述的第二十七NMOS管的源极、所述的第二十八NMOS管的源极和所述的第十六PMOS管的栅极连接，所述的第二十二NMOS管的漏极、所述的第二十三NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的第二十六NMOS管的漏极、所述的第二十五NMOS管的源极和所述的第二十八NMOS管的漏极连接，所述的第二十三NMOS管的漏极、所述的第二十五NMOS管的漏极和所述的第二十四NMOS管的源极连接，所述的第十三PMOS管的漏极、所述的第二十九NMOS管的源极、所述的第三十三NMOS管的源极和所述的第十七PMOS管的栅极连接，所述的第十四PMOS管的漏极、所述的第三十四NMOS管的源极、所述的第三十五NMOS管的源极和所述的第十八PMOS管的栅极连接，所述的第二十九NMOS管的漏极、所述的第三十NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第三十三NMOS管的漏极、所述的第三十二NMOS管的源极和所述的第三十五NMOS管的漏极连接，所述的第三十NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十一NMOS管的源极连接，所述的第十五PMOS管的漏极、所述的第十六PMOS管的漏极和所述的第三十六NMOS管的源极连接且其连接端为所述的三值绝热多米诺正反循环门的第一信号输出端，所述的第十七PMOS管的漏极、所述的第十八PMOS管的漏极和所述的第三十七NMOS管的源极连接且其连接端为所述的三值绝热多米诺正反循环门的第二信号输出端；所述的第二十二NMOS管的栅极、所述的第三十四NMOS管的栅极和所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的栅极、所述的第三十三NMOS管的栅极和所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十八NMOS管的栅极、所述的第二十九NMOS管的栅极、所述的第三十五NMOS管的栅极和所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接；所述的第二十五NMOS管的栅极和所述的第三三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十三NMOS管的栅极和所述的第三三值绝热多米诺文字运算电路的第三信号输出端连接；所述的第三十NMOS管的栅极和所述的第四三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第三十二NMOS管的栅极和所述的第四三值绝热多米诺文字运算电路的第三信号输出端连接；所述的第二三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺正反循环门的信号输入端，所述的第三三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺正反循环门的进位端，所述的第四三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺正反循环门的借位端。
所述的三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑1选通电路和逻辑2选通电路，所述的逻辑0选通电路包括第十九PMOS管、第二十PMOS管、第二十一PMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管和第四十二NMOS管，所述的逻辑2选通电路包括第二十二PMOS管、第二十三PMOS管、第四十三NMOS管、第四十四NMOS管和第四十五NMOS管，所述的逻辑1选通电路包括第二十四PMOS管、第二十五PMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管和第四十九NMOS管；所述的第十九PMOS管的源极、所述的第二十PMOS管的源极、所述的第三十九NMOS管的漏极、所述的第四十一NMOS管的漏极、所述的第四十二NMOS管的栅极、所述的第二十二PMOS管的源极、第四十四NMOS管的漏极、第四十五NMOS管的栅极、所述的第二十四PMOS管的源极、所述的第四十八NMOS管的漏极和所述的第四十九NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第一时钟信号输入端，所述的第十九PMOS管的栅极、所述的第二十PMOS管的栅极、所述的第三十九NMOS管的栅极、所述的第四十一NMOS管的栅极、所述的第二十二PMOS管的栅极、所述的第四十四NMOS管的栅极、所述的第二十四PMOS管的栅极和所述的第四十八NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第二时钟信号输入端；所述的第十九PMOS管的漏极、所述的第三十八NMOS管的源极和所述的第四十NMOS管的栅极连接，所述的第三十八NMOS管的漏极和所述的第三十九NMOS管的源极连接，所述的第二十PMOS管的漏极、所述的第四十NMOS管的源极、所述的第二十一PMOS管的栅极和所述的第四十六NMOS管的栅极连接；所述的第四十NMOS管的漏极和所述的第四十一NMOS管的源极连接，所述的第二十一PMOS管的源极和所述的第四十二NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第一信号输入端，所述的第三十八NMOS管的栅极和所述的第四十三NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路选择信号输入端，所述的第二十二PMOS管的漏极、所述的第四十三NMOS管的源极、所述的第二十三PMOS管的栅极和所述的第四十七NMOS管的栅极连接，所述的第四十三NMOS管的漏极和所述的第四十四NMOS管的源极连接，所述的第二十三PMOS管的源极和所述的第四十五NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第三信号输入端，所述的第二十四PMOS管的漏极、所述的第四十六NMOS管的源极和所述的第二十五PMOS管的栅极连接，所述的第四十六NMOS管的漏极和所述的第四十七NMOS管的源极连接，所述的第四十七NMOS管的漏极和所述的第四十八NMOS管的源极连接，所述的第二十五PMOS管的源极和所述的第四十九NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第二信号输入端，所述的第二十一PMOS管的漏极、所述的第四十二NMOS管的源极、所述的第二十三PMOS管的漏极、所述的第四十五NMOS管的源极、所述的第二十五PMOS管的漏极和所述的第四十九NMOS管的源极连接且其连接端为所述的三值绝热多米诺T运算电路的信号输出端。
所述的三值绝热多米诺进位借位电路包括进位电路和借位电路，所述的进位电路包括第二十六PMOS管、第二十七PMOS管、第五十NMOS管、第五十一NMOS管、第五十二NMOS管和第五十七NMOS管，所述的借位电路包括第二十八PMOS管、第二十九PMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管和第五十六NMOS管；所述的第二十六PMOS管的源极、所述的第五十一NMOS管的漏极、所述的第二十八PMOS管的源极、所述的第五十二NMOS管的栅极、所述的第五十四NMOS管的漏极和所述的第五十六NMOS管的栅极连接且其连接端为所述的三值绝热多米诺进位借位电路的第一时钟信号输入端，所述的第二十六PMOS管的栅极、所述的第五十一NMOS管的栅极、所述的第二十七PMOS管的源极、所述的第五十二NMOS管的漏极、所述的第二十八PMOS管的栅极、所述的第五十四NMOS管的栅极、所述的第二十九PMOS管的源极和所述的第五十六NMOS管的漏极连接且其连接端为所述的三值绝热多米诺进位借位电路的第二时钟信号输入端，所述的第二十六PMOS管的漏极、所述的第五十NMOS管的源极和所述的第二十七PMOS管的栅极连接，所述的第五十NMOS管的漏极和所述的第五十七NMOS管的源极连接，所述的第五十七NMOS管的漏极和所述的第五十一NMOS管的源极连接，所述的第二十七PMOS管的漏极和所述的第五十二NMOS管的源极连接且其连接端为所述的三值绝热多米诺进位借位电路的高位进位信号输出端，所述的第五十NMOS管的栅极和所述的第五十三NMOS管的栅极连接且其连接端为所述的三值绝热多米诺进位借位电路的信号输入端，所述的第五十七NMOS管的栅极为所述的三值绝热多米诺进位借位电路的低位进位信号输入端，所述的第二十八PMOS管的漏极、所述的第五十三NMOS管的源极、所述的第五十五NMOS管的源极和所述的第二十九PMOS管的栅极连接，所述的第五十三NMOS管的漏极、所述的第五十五NMOS管的漏极和所述的第五十四NMOS管的源极连接，所述的第二十九PMOS管的漏极和所述的第五十六NMOS管的源极连接且其连接端为所述的三值绝热多米诺进位借位电路的高位借位信号输出端，所述的第五十五NMOS管的栅极为所述的三值绝热多米诺进位借位电路的低位借位信号输出端。
与现有技术相比，本发明的优点在于实现了多值逻辑、绝热技术与多米诺电路的结合，实现可逆计数器功能，然后进一步设计三值绝热多米诺进位借位电路来实现计数器级联，在此基础上实现多位级联式三值低功耗多米诺可逆计数器，通过HSPICE仿真结果表明本发明所设计的电路具有正确的逻辑功能和明显的低功耗特性。
附图说明
图1为实施例的结构框图；
图2为三值绝热多米诺D触发器的第一三值绝热多米诺文字运算电路的电路图；
图3为三值绝热多米诺D触发器的逻辑1与逻辑2控制信号产生电路的电路图；
图4为三值绝热多米诺D触发器的符号图；
图5为三值绝热多米诺正反循环门电路的电路图；
图6为三值绝热多米诺正反循环门电路的符号图；
图7为三值绝热多米诺T运算电路的逻辑0选通电路的电路图；
图8为三值绝热多米诺T运算电路的逻辑2选通电路的电路图；
图9为三值绝热多米诺T运算电路的逻辑1选通电路的电路图；
图10为三值绝热多米诺T运算电路的符号图；
图11为三值绝热多米诺进位借位电路的电路图；
图12为三值绝热多米诺进位借位电路的符号图；
图13为第一时钟信号、第二时钟信号和第三时钟信号的波形图；
图14为实施例的多位级联式三值低功耗多米诺可逆计数器模拟波形图；
图15为实施例的多位级联式三值低功耗多米诺可逆计数器与常规可逆计数器的瞬态能耗比较图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1所示，一种级联式三值低功耗多米诺可逆计数器，包括n位三值绝热多米诺计数器单元及n-1位三值绝热多米诺进位借位电路，其特征在于三值绝热多米诺计数器单元包括三值绝热多米诺D触发器、三值绝热多米诺正反循环门和三值绝热多米诺T运算电路，其中n为4，此时可逆计数器为四位级联式三值低功耗多米诺可逆计数器。
三值绝热多米诺D触发器具有信号输入端、复位端、置位端、反相置位端、信号输出端、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，三值绝热多米诺D触发器的第一时钟信号输入端接入第一时钟信号nclk，三值绝热多米诺D触发器的第二时钟信号输入端接入第二时钟信号clk，三值绝热多米诺D触发器的第三时钟信号输入端接入第三时钟信号clk1，第一时钟信号和第二时钟信号的幅值电平对应逻辑2，第一时钟信号和第二时钟信号的相位相差180度，第三时钟信号的幅值电平对应逻辑1，第三时钟信号的相位与第二时钟信号的相位相同；具体波形图如图13所示。
三值绝热多米诺正反循环门具有信号输入端、借位端、进位端、第一输出端、第二输出端、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，三值绝热多米诺正反循环门的第一时钟信号输入端接入第一时钟信号，三值绝热多米诺正反循环门的第二时钟信号输入端接入第二时钟信号，三值绝热多米诺正反循环门的第三时钟信号输入端接入第三时钟信号；
三值绝热多米诺T运算电路包括第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，三值绝热多米诺T运算电路的第一时钟信号输入端接入第一时钟信号，三值绝热多米诺T运算电路的第二时钟信号输入端接入第二时钟信号；
三值绝热多米诺正反循环门的借位端为三值绝热多米诺计数器单元的借位端，三值绝热多米诺正反循环门的进位端为三值绝热多米诺计数器单元的进位端，三值绝热多米诺正反循环门的第一输出端与三值绝热多米诺T运算电路的第一信号输入端连接，三值绝热多米诺正反循环门的第二输出端与三值绝热多米诺T运算电路的第三信号输入端连接，三值绝热多米诺T运算电路的信号输出端与三值绝热多米诺D触发器的信号输入端连接，三值绝热多米诺正反循环门的信号输入端与三值绝热多米诺D触发器的信号输出端连接且两者的公共连接端为三值绝热多米诺计数器单元的信号输出端，三值绝热多米诺T运算电路的选择信号输入端为三值绝热多米诺计数器单元的选择信号输入端，三值绝热多米诺D触发器的复位端为三值绝热多米诺计数器单元的复位端，三值绝热多米诺D触发器的置位端为三值绝热多米诺计数器单元的置位端，三值绝热多米诺D触发器的反相置位端为三值绝热多米诺计数器单元的反相置位端；
三值绝热多米诺进位借位电路包括信号输入端、低位进位信号输入端、低位借位信号输入端、高位借位信号输出端，高位进位信号输出端、第一时钟信号输入端和第二时钟信号输入端，三值绝热多米诺进位借位电路的第一时钟信号输入端接入第一时钟信号，三值绝热多米诺进位借位电路的第二时钟信号输入端接入第二时钟信号；
第1位三值绝热多米诺计数器单元的进位端接入第一时钟信号，第1位三值绝热多米诺计数器单元的借位端接入逻辑0信号，第1位三值绝热多米诺进位借位电路的低位进位信号输入端接入第二时钟信号，第1位三值绝热多米诺进位借位电路的低位借位信号输入端接入逻辑0信号；n位三值绝热多米诺计数器单元的选择信号输入端均连接，n位三值绝热多米诺计数器单元的复位端均连接，n位三值绝热多米诺计数器单元的置位端均连接，n位三值绝热多米诺计数器单元的反相置位端均连接；第k位三值绝热多米诺进位借位电路的高位进位信号输出端分别与第k+1位三值绝热多米诺进位借位电路的低位进位信号输入端和第k+1位三值绝热多米诺计数器单元的进位端连接，第k位三值绝热多米诺进位借位电路的高位借位信号输出端分别与第k+1位三值绝热多米诺进位借位电路的低位借位信号输入端和第k+1位三值绝热多米诺计数器单元的借位端连接，第n-1位三值绝热多米诺进位借位电路的高位借位信号输出端和第n位三值绝热多米诺计数器单元的借位端连接，第n-1位三值绝热多米诺进位借位电路的高位进位信号输出端和第n位三值绝热多米诺计数器单元的进位端连接，其中k＝1,2，……，n-2，第m位三值绝热多米诺进位借位电路的信号输入端与第m+1位三值绝热多米诺计数器单元的信号输出端连接，m＝1,2，……，n-1。
本实施例中，三值绝热多米诺D触发器包括第一三值绝热多米诺文字运算电路、逻辑1与逻辑2控制信号产生电路和触发器响应信号输出电路；
如图2所示，第一三值绝热多米诺文字运算电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12和第十三NMOS管N13；第一PMOS管P1的源极、第二NMOS管N2的漏极、第二PMOS管P2的栅极、第三NMOS管N3的栅极、第四PMOS管P4的源极、第五NMOS管N5的漏极、第五PMOS管P5的栅极、第六NMOS管N6的栅极、第九NMOS管N9的源极、第十一NMOS管N11的源极和第十三NMOS管N13的源极连接且其公共连接端为第一三值绝热多米诺文字运算电路的第一时钟信号输入端，第一PMOS管P1的栅极、第二NMOS管N2的栅极、第二PMOS管P2的源极、第三NMOS管N3的漏极、第四PMOS管P4的栅极、第五NMOS管N5的栅极、第五PMOS管P5的源极、第六NMOS管N6的漏极、第八NMOS管N8的栅极、第十NMOS管N10的栅极和第十二NMOS管N12的栅极连接且其公共连接端为第一三值绝热多米诺文字运算电路的第二时钟信号输入端，第一NMOS管N1的栅极和第四NMOS管N4的栅极连接且其公共连接端为第一三值绝热多米诺文字运算电路的信号输入端，第一PMOS管P1的漏极、第一NMOS管N1的源极和、第三PMOS管P3的栅极和第十NMOS管N10的源极连接，第一NMOS管N1的漏极和第二NMOS管N2的源极连接，第二PMOS管P2的漏极和第三PMOS管P3的源极连接，第三PMOS管P3的漏极、第三NMOS管N3的源极和第七NMOS管N7的源极连接，第四PMOS管P4的漏极、第四NMOS管N4的源极、第六PMOS管P6的栅极和第七NMOS管N7的栅极连接，第四NMOS管N4的漏极和第五NMOS管N5的源极连接，第五PMOS管P5的漏极和第六PMOS管P6的源极连接，第六PMOS管P6的漏极、第六NMOS管N6的源极和第八NMOS管N8的源极连接，第八NMOS管N8的漏极和第九NMOS管N9的栅极连接，第十NMOS管N10的漏极和第十一NMOS管N11的栅极连接，第七NMOS管N7的漏极和第十二NMOS管N12的源极连接，第十二NMOS管N12的漏极和第十三NMOS管N13的栅极连接，第九NMOS管N9的漏极为第一三值绝热多米诺文字运算电路的第三信号输出端；第十一NMOS管N11的漏极为第一三值绝热多米诺文字运算电路的第一信号输出端，第十三NMOS管N13的漏极为第一三值绝热多米诺文字运算电路的第二信号输出端；
如图3所示，逻辑1与逻辑2控制信号产生电路包括第七PMOS管P7、第八PMOS管P8、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19和第二十NMOS管N20；触发器响应信号输出电路包括第九PMOS管P9、第十PMOS管P10和第二十一NMOS管N21；第七PMOS管P7的源极、第八PMOS管P8的源极、第二十NMOS管N20的漏极、第二十一NMOS管N21的栅极和第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接且其连接端为三值绝热多米诺D触发器的第一时钟信号输入端，第七PMOS管P7的栅极、第八PMOS管P8的栅极、第二十NMOS管N20的栅极、第十PMOS管P10的源极、第二十一NMOS管N21的漏极和第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接且其连接端为三值绝热多米诺D触发器的第二时钟信号输入端，第九PMOS管P9的源极为三值绝热多米诺D触发器的第三时钟信号输入端，第七PMOS管P7的漏极、第十四NMOS管N14的源极和第九PMOS管P9的栅极连接，第八PMOS管P8的漏极、第十五NMOS管N15的源极、第十六NMOS管N16的源极和第十PMOS管P10的栅极连接，第十四NMOS管N14的漏极、第十五NMOS管N15的漏极和第十七NMOS管N17的源极连接，第十七NMOS管N17的漏极和第十八NMOS管N18的源极连接，第十八NMOS管N18的漏极、第二十NMOS管N20的源极和第十九NMOS管N19的漏极连接，第十九NMOS管N19的源极和第十六NMOS管N16的漏极连接，第十四NMOS管N14的栅极和第一三值绝热多米诺文字运算电路的第二信号输出端连接，第十五NMOS管N15的栅极和第一三值绝热多米诺文字运算电路的第三信号输出端连接，第十六NMOS管N16的栅极和第十七NMOS管N17的栅极连接且其连接端为三值绝热多米诺D触发器的复位端，第十八NMOS管N18的栅极为三值绝热多米诺D触发器的置位端，第十九NMOS管N19的栅极为三值绝热多米诺D触发器的反相置位端，第九PMOS管P9的漏极、第十PMOS管P10的漏极和第二十一NMOS管N21的源极连接且其连接端为三值绝热多米诺D触发器的信号输出端。三值绝热多米诺D触发器的符号图如图4所示。
本实施例中，三值绝热多米诺正反循环门包括第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、正循环门逻辑1和逻辑2控制信号产生电路、反循环门逻辑1和逻辑2控制信号产生电路、第一输出电路和第二输出电路，第二三值绝热多米诺文字运算电路的电路结构、第三三值绝热多米诺文字运算电路的电路结构和第四三值绝热多米诺文字运算电路的电路结构均与第一三值绝热多米诺文字运算电路的电路结构相同；
如图5所示，正循环门逻辑1和逻辑2控制信号产生电路包括第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30、第三十一NMOS管N31、第三十二NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34和第三十五NMOS管N35；第一输出电路包括第十五PMOS管P15、第十六PMOS管P16和第三十六NMOS管N36；第二输出电路包括第十七PMOS管P17、第十八PMOS管P18和第三十七NMOS管N37；第十一PMOS管P11的源极、第十二PMOS管P12的源极、第二十四NMOS管N24的漏极、第十三PMOS管P13的源极、第十四PMOS管P14的源极、第三十一NMOS管N31的漏极、第三十六NMOS管N36的栅极、第三十七NMOS管N37的栅极、第二三值绝热多米诺文字运算电路的第一时钟信号输入端、第三三值绝热多米诺文字运算电路的第一时钟信号输入端和第四三值绝热多米诺文字运算电路的第一时钟信号输入端连接且其连接端为三值绝热多米诺正反循环门的第一时钟信号输入端，第十一PMOS管P11的栅极、第十二PMOS管P12的栅极、第二十四NMOS管N24的栅极、第十三PMOS管P13的栅极、第十四PMOS管P14的栅极、第三十一NMOS管N31的栅极、第十六PMOS管P16的源极、第三十六NMOS管的漏极N36、第十八PMOS管P18的源极、第三十七NMOS管N37的漏极、第二三值绝热多米诺文字运算电路的第二时钟信号输入端、第三三值绝热多米诺文字运算电路的第二时钟信号输入端和第四三值绝热多米诺文字运算电路的第二时钟信号输入端连接且其连接端为三值绝热多米诺正反循环门的第二时钟信号输入端，第十五PMOS管P15的源极和第十七PMOS管P17的源极连接且其连接端为三值绝热多米诺正反循环门的第三时钟信号输入端；第十一PMOS管P11的漏极、第二十二NMOS管N22的源极、第二十六NMOS管N26的源极和第十五PMOS管P15的栅极连接，第十二PMOS管P12的漏极、第二十七NMOS管N27的源极、第二十八NMOS管N28的源极和第十六PMOS管P16的栅极连接，第二十二NMOS管N22的漏极、第二十三NMOS管N23的源极和第二十七NMOS管N27的漏极连接，第二十六NMOS管N26的漏极、第二十五NMOS管N25的源极和第二十八NMOS管N28的漏极连接，第二十三NMOS管N23的漏极、第二十五NMOS管N25的漏极和第二十四NMOS管N24的源极连接，第十三PMOS管P13的漏极、第二十九NMOS管N29的源极、第三十三NMOS管N33的源极和第十七PMOS管P17的栅极连接，第十四PMOS管P14的漏极、第三十四NMOS管N34的源极、第三十五NMOS管N35的源极和第十八PMOS管P18的栅极连接，第二十九NMOS管N29的漏极、第三十NMOS管N30的源极和第三十四NMOS管N34的漏极连接，第三十三NMOS管N33的漏极、第三十二NMOS管N32的源极和第三十五NMOS管N35的漏极连接，第三十NMOS管N30的漏极、第三十二NMOS管N32的漏极和第三十一NMOS管N31的源极连接，第十五PMOS管P15的漏极、第十六PMOS管P16的漏极和第三十六NMOS管N36的源极连接且其连接端为三值绝热多米诺正反循环门的第一信号输出端，第十七PMOS管P17的漏极、第十八PMOS管P18的漏极和第三十七NMOS管N37的源极连接且其连接端为三值绝热多米诺正反循环门的第二信号输出端；第二十二NMOS管N22的栅极、第三十四NMOS管N34的栅极和第二三值绝热多米诺文字运算电路的第一信号输出端连接，第二十六NMOS管N26的栅极、第二十七NMOS管N27的栅极、第三十三NMOS管N33的栅极和第二三值绝热多米诺文字运算电路的第二信号输出端连接，第二十八NMOS管N28的栅极、第二十九NMOS管N29的栅极、第三十五NMOS管N35的栅极和第二三值绝热多米诺文字运算电路的第三信号输出端连接；第二十五NMOS管N25的栅极和第三三值绝热多米诺文字运算电路的第一信号输出端连接，第二十三NMOS管N23的栅极和第三三值绝热多米诺文字运算电路的第三信号输出端连接；第三十NMOS管N30的栅极和第四三值绝热多米诺文字运算电路的第一信号输出端连接，第三十二NMOS管N32的栅极和第四三值绝热多米诺文字运算电路的第三信号输出端连接；
第二三值绝热多米诺文字运算电路的信号输入端为三值绝热多米诺正反循环门的信号输入端，第三三值绝热多米诺文字运算电路的信号输入端为三值绝热多米诺正反循环门的进位端，第四三值绝热多米诺文字运算电路的信号输入端为三值绝热多米诺正反循环门的借位端。三值绝热多米诺正反循环门的符号如图6所示；
本实施例中，三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑1选通电路和逻辑2选通电路。如图7、8和9所示，逻辑0选通电路包括第十九PMOS管P19、第二十PMOS管P20、第二十一PMOS管P21、第三十八NMOS管N38、第三十九NMOS管N39、第四十NMOS管N40、第四十一NMOS管N41和第四十二NMOS管N42，逻辑2选通电路包括第二十二PMOS管P22、第二十三PMOS管P23、第四十三NMOS管N43、第四十四NMOS管N44和第四十五NMOS管N45，逻辑1选通电路包括第二十四PMOS管P24、第二十五PMOS管P25、第四十六NMOS管N46、第四十七NMOS管N47、第四十八NMOS管N48和第四十九NMOS管N49；第十九PMOS管P19的源极、第二十PMOS管P20的源极、第三十九NMOS管N39的漏极、第四十一NMOS管N41的漏极、第四十二NMOS管N42的栅极、第二十二PMOS管P22的源极、第四十四NMOS管N44的漏极、第四十五NMOS管N45的栅极、第二十四PMOS管P24的源极、第四十八NMOS管N48的漏极和第四十九NMOS管N49的栅极连接且其连接端为三值绝热多米诺T运算电路的第一时钟信号输入端，第十九PMOS管P19的栅极、第二十PMOS管P20的栅极、第三十九NMOS管N39的栅极、第四十一NMOS管N41的栅极、第二十二PMOS管P22的栅极、第四十四NMOS管N44的栅极、第二十四PMOS管P24的栅极和第四十八NMOS管N48的栅极连接且其连接端为三值绝热多米诺T运算电路的第二时钟信号输入端；第十九PMOS管P19的漏极、第三十八NMOS管N38的源极和第四十NMOS管N40的栅极连接，第三十八NMOS管N38的漏极和第三十九NMOS管N39的源极连接，第二十PMOS管P20的漏极、第四十NMOS管N40的源极、第二十一PMOS管P21的栅极和第四十六NMOS管N46的栅极连接；第四十NMOS管N40的漏极和第四十一NMOS管N41的源极连接，第二十一PMOS管P21的源极和第四十二NMOS管N42的漏极连接且其连接端为三值绝热多米诺T运算电路的第一信号输入端，第三十八NMOS管N38的栅极和第四十三NMOS管N43的栅极连接且其连接端为三值绝热多米诺T运算电路选择信号输入端，第二十二PMOS管P22的漏极、第四十三NMOS管N43的源极、第二十三PMOS管P23的栅极和第四十七NMOS管N47的栅极连接，第四十三NMOS管N43的漏极和第四十四NMOS管N44的源极连接，第二十三PMOS管P23的源极和第四十五NMOS管N45的漏极连接且其连接端为三值绝热多米诺T运算电路的第三信号输入端，第二十四PMOS管P24的漏极、第四十六NMOS管N46的源极和第二十五PMOS管P25的栅极连接，第四十六NMOS管N46的漏极和第四十七NMOS管N47的源极连接，第四十七NMOS管N47的漏极和第四十八NMOS管N48的源极连接，第二十五PMOS管P25的源极和第四十九NMOS管N49的漏极连接且其连接端为三值绝热多米诺T运算电路的第二信号输入端，第二十一PMOS管P21的漏极、第四十二NMOS管N42的源极、第二十三PMOS管P23的漏极、第四十五NMOS管N45的源极、第二十五PMOS管P25的漏极和第四十九NMOS管N49的源极连接且其连接端为三值绝热多米诺T运算电路的信号输出端。三值绝热多米诺T运算电路的符号图如图10所示。
本实施例中，如图11所示，三值绝热多米诺进位借位电路包括进位电路和借位电路，进位电路包括第二十六PMOS管P26、第二十七PMOS管P27、第五十NMOS管N50、第五十一NMOS管N51、第五十二NMOS管N52和第五十七NMOS管N57，借位电路包括第二十八PMOS管P28、第二十九PMOS管P29、第五十三NMOS管N53、第五十四NMOS管N54、第五十五NMOS管N55和第五十六NMOS管N56；第二十六PMOS管P26的源极、第五十一NMOS管N51的漏极、第二十八PMOS管P28的源极、第五十二NMOS管N52的栅极、第五十四NMOS管N54的漏极和第五十六NMOS管N56的栅极连接且其连接端为三值绝热多米诺进位借位电路的第一时钟信号输入端，第二十六PMOS管P26的栅极、第五十一NMOS管N51的栅极、第二十七PMOS管P27的源极、第五十二NMOS管N52的漏极、第二十八PMOS管P28的栅极、的第五十四NMOS管N54的栅极、第二十九PMOS管P29的源极和第五十六NMOS管N56的漏极连接且其连接端为三值绝热多米诺进位借位电路的第二时钟信号输入端，第二十六PMOS管P26的漏极、第五十NMOS管N50的源极和第二十七PMOS管P27的栅极连接，第五十NMOS管N50的漏极和第五十七NMOS管N57的源极连接，第五十七NMOS管N57的漏极和第五十一NMOS管N51的源极连接，第二十七PMOS管P27的漏极和第五十二NMOS管N52的源极连接且其连接端为三值绝热多米诺进位借位电路的高位进位信号输出端，第五十NMOS管N50的栅极和第五十三NMOS管N53的栅极连接且其连接端为三值绝热多米诺进位借位电路的信号输入端，第五十七NMOS管N57的栅极为三值绝热多米诺进位借位电路的低位进位信号输入端，第二十八PMOS管P28的漏极、第五十三NMOS管N53的源极、第五十五NMOS管N55的源极和第二十九PMOS管P29的栅极连接，第五十三NMOS管N53的漏极、第五十五NMOS管N55的漏极和第五十四NMOS管N54的源极连接，第二十九PMOS管P29的漏极和第五十六NMOS管N56的源极连接且其连接端为三值绝热多米诺进位借位电路的高位借位信号输出端，第五十五NMOS管N55的栅极为三值绝热多米诺进位借位电路的低位借位信号输出端。三值绝热多米诺进位借位电路的符号图如图12所示。
本实施例的三值绝热多米诺D触发器具有复位置位端功能，其设计构思如下所述：
表1为具有复位置位功能的三值绝热多米诺D触发器的真值表。其中Rst为复位信号，Set为置位信号，D为触发器输入信号，Q为触发器输出信号，×为任意值。当Rst＝0时，输出Q＝0；当Set＝0，Rst＝2时；输出Q＝2；其余状态下，输出Q＝D。
表1 三值D触发器真值表
多米诺电路中逻辑1不能在全NMOS网络中被辨别，因此，利用三字绝热多米诺文字运算电路产生1D1和2D2，从而实现三值绝热多米诺D触发器。设y1和y2分别为逻辑1和逻辑2控制信号，第一时钟信号nclk和第二时钟信号clk幅值电平对应于逻辑2且两者相位相差180度，第三时钟信号clk1幅值电平对应于逻辑1，根据开关信号理论和真值表推导出逻辑1控制信号y1和逻辑2控制信号y2产生电路的开关级表达式如下：
式(1)、(2)中，当clk＝0时，功率时钟nclk对节点y1，y2预充电；当clk＝2时，当复位置位信号，Rst＝2，Set＝2，输入信号D＝1时，这些信号控制的NMOS管导通，存储于y1上的电荷回收到nclk，输出y1＝0；若D＝2，Rst＝2，Set＝2或Rst＝2，Set＝0时，nclk回收存储于y2端的电荷，输出y2＝0。其余情况下y1，y2保持高电平，实现多米诺电路求值过程。
利用y1，y2信号控制产生逻辑1和逻辑2信号，从而得到触发器响应信号Q，D触发器Q信号产生电路的开关级表达式如下：
Q＝clk1*y1 0.5#clk*y2 0.5#clk*1.5nclk                 (3)
当y1为低电平时，第一项clk1*y1 0.5导通，触发器信号Q输出为逻辑值1；当y2为低电平时，第二项clk1*y2 0.5导通，触发器Q输出为逻辑值2；当nclk为高电平时，节点Q上存储的电荷被回收至时钟clk，触发器Q输出为逻辑值0。其中y1，y2信号不可能同时为低电平，因此clk1与clk之间不会出现短路大电流。
根据式(1)、(2)和式(3)可以得到y1和y2产生电路(逻辑1和逻辑2控制信号产生电路)和Q信号产生电路(触发器响应信号输出电路)的电路结构如图3所示，在图3中，具有共同功能的晶体管被复用，由此减少晶体管使用数量，进一步降低成本和功耗。
本实施例的三值绝热多米诺正反循环门的设计构思如下所述：
正反循环门可以实现递增递减功能，为方便级联，设计具有进位借位使能的正反循环门来实现可逆计数器正反计数，其真值表如表2所示。
表2 具有进位借位使能的正反循环门真值表
设进位信号Ci，借位信号Bi，输入信号Qi经过三值文字运算后的输出信号为0Ci 0，2Ci 2，0Bi 0，2Bi 2，0Qi 0，2Qi 2，1Qi 1，令y3，y4，y5，y6分别为正反循环门逻辑1和逻辑2控制信号，开关级表达式如下：
式(4)中，前一项nclk*clk1.5表示：当clk为低电平时，功率时钟对节点y3预充电；后一项表示：当clk为高电平时，若进位信号Ci＝2，输入信号Qi＝0或Ci＝0，Qi＝1时，存储于动态节点y3上的电荷回收至功率时钟nclk，使y3输出低电平，式(5)与式(4)类似，不同之处在于当Ci＝2，Qi＝1或Ci＝0，Qi＝2时将y4上电荷回收至nclk，使y4变为低电平，进而利用y3，y4信号控制正循环门逻辑输出。式(6)、(7)表示的工作过程与式(4)、(5)相似，表示在借位信号Bi下，y5，y6信号的变化过程。根据(4)～(7)可以推出y3，y4，y5，y6控制信号电路的电路结构。
利用控制信号y3，y4，y5，y6可以得到正反循环门逻辑1信号和逻辑2信号，进而得到正反循环门产生信号outp和outn表达式如下：
outp＝clk1*y3 0.5#clk*y4 0.5#clk*1.5nclk                (8)
outn＝clk1*y5 0.5#clk*y6 0.5#clk*1.5nclk                (9)
式(8)、(9)的工作过程与式(3)类似，其结构与触发器响应信号输出电路的电路结构相同，连接共同端并与三值绝热多米诺文字电路相连可以得到三值绝热多米诺正反循环门电路，其电路图如5所示。
本实施例的三值绝热多米诺进位借位电路的设计构思如下所述：
为实现可逆计数器的级联拓展还需设计进位借位电路，表3为进位借位电路真值表。
表3 进位借位电路真值表
若前级进位信号Ci-1为2，当计数器Qi从逻辑0计数到逻辑2时表示后级信号需要进位，产生进位信号Ci＝2，若前级借位信号Bi-1为0，当Qi从逻辑2变为逻辑0时，产生借位信号Bi＝0。根据真值表和开关信号理论推出Ci和Bi的开关表达式：
out0＝nclk*clk1.5#nclk*0.5clk*(1.5Qi·1.5Ci-1)         (10)
Ci＝clk*out0 0.5#clk*1.5nclk                        (11)
out1＝nclk*clk1.5#nclk*0.5clk*(0.5Qi+0.5Bi-1)          (12)
Bi＝clk*out1 0.5#clk*1.5nclk                         (13)
式(10)中，当clk＝0时，功率时钟对节点预充电，当clk＝2时，若前级进位信号Ci-1＝2，输入信号Qi＝2时，存储于节点out0上电荷被回收至功率时钟nclk，使out0输出低电平从而控制式(11)中clk*out0 0.5导通，输出Ci＝2。同理可以得到借位电路，当Qi＝0，Bi-1＝0时，节点out1输出2，式(13)中clk*out1 0.5截止，输出Bi＝0，其余情况下输出Bi＝2，使借位信号Bi-1＝2。根据式(10)～(13)可以得到三值绝热多米诺进位借位电路，如图11所示，其符号如图12所示。
可逆计数器的加法减法计数功能需要数据选择器来实现，多值逻辑中的T运算电路具有数据选择的功能，因此将它应用到级联式三值低功耗多米诺可逆计数器设计中。图1为级联式多位三值低功耗多米诺可逆计数器的结构，主要由三值绝热多米诺D触发器、三值绝热多米诺正反循环门、三值绝热多米诺T运算电路和三值绝热多米诺进位借位电路构成。其中Cs为选择信号，Rst为复位信号，Set为置位信号，Q0，Q1，Q2，Q3为四位计数器输出信号。
本实施例的可逆计数器的工作过程如下：当Rst＝0时，计数器复位，输出Q3Q2Q1Q0＝0000；当Set＝0时，则置位计数器，使Q3Q2Q1Q0＝2222；若Cs＝0，计数器进行加法计数，每来一个时钟clk，Q0的状态值加1，当Q0增加到2时，进位信号C1使能，使Q1信号增加1，当Q1Q0增加到22时，进位信号C2使能，使Q2信号加1，当Q2Q1Q0增加到222时，进位信号C3使能，使Q3信号加1，从而实现加法功能。若Cs＝2，则进行减法计数，Q0的状态值随着时钟clk减1，当Q0减少到0时，借位信号B1使能，使Q1信号减1，当Q1Q0增加到00时，借位信号B2使能，使Q2信号加1，当Q2Q1Q0减少到000时，借位信号B3使能，使Q3信号减1，从而实现减法功能。
利用HSPICE对上述多位级联式三值低功耗多米诺可逆计数器进行功能仿真，仿真采用TSMC 0.25μm工艺器件参数，PMOS宽长比为6λ/2λ，NMOS宽长比为3λ/2λ，负载电容为10fF。图14为多位级联式三值低功耗多米诺可逆计数器的瞬态波形。从仿真波形可以看出，当Rst＝2时，计数器复位；当Set＝0，计数器置位；Cs＝0时，加法计数；Cs＝2，则减法计数。分析图中波形可以看出，所设计的电路功能正确。
将本实施例的四位级联式三值低功耗多米诺可逆计数器与功能、结构类似的基于TSPC触发器的三值常规多米诺可逆计数器的瞬态能耗进行比较，其比较图如图15所示。分析图15可知，在6.64μs时间内，本实施例的四位级联式三值低功耗多米诺可逆计数器能耗比三值常规可逆计数器能耗节省66.4％。由此证明所设计的电路具有低功耗的特征。

Claims (5)

1.一种级联式三值低功耗多米诺可逆计数器，包括n位三值绝热多米诺计数器单元及n-1位三值绝热多米诺进位借位电路，其特征在于所述的三值绝热多米诺计数器单元包括三值绝热多米诺D触发器、三值绝热多米诺正反循环门和三值绝热多米诺T运算电路，其中n为大于等于2的整数；
所述的三值绝热多米诺D触发器具有信号输入端、复位端、置位端、反相置位端、信号输出端、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的三值绝热多米诺D触发器的第一时钟信号输入端接入第一时钟信号，所述的三值绝热多米诺D触发器的第二时钟信号输入端接入第二时钟信号，所述的三值绝热多米诺D触发器的第三时钟信号输入端接入第三时钟信号，所述的第一时钟信号和所述的第二时钟信号的幅值电平对应逻辑2，所述的第一时钟信号和所述的第二时钟信号的相位相差180度，所述的第三时钟信号的幅值电平对应逻辑1，所述的第三时钟信号的相位与所述的第二时钟信号的相位相同；
所述的三值绝热多米诺正反循环门具有信号输入端、借位端、进位端、第一输出端、第二输出端、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的三值绝热多米诺正反循环门的第一时钟信号输入端接入所述的第一时钟信号，所述的三值绝热多米诺正反循环门的第二时钟信号输入端接入所述的第二时钟信号，所述的三值绝热多米诺正反循环门的第三时钟信号输入端接入所述的第三时钟信号；
所述的三值绝热多米诺T运算电路包括第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺T运算电路的第一时钟信号输入端接入所述的第一时钟信号，所述的三值绝热多米诺T运算电路的第二时钟信号输入端接入所述的第二时钟信号；
所述的三值绝热多米诺正反循环门的借位端为所述的三值绝热多米诺计数器单元的借位端，所述的三值绝热多米诺正反循环门的进位端为所述的三值绝热多米诺计数器单元的进位端，所述的三值绝热多米诺正反循环门的第一输出端与所述的三值绝热多米诺T运算电路的第一信号输入端连接，所述的三值绝热多米诺正反循环门的第二输出端与所述的三值绝热多米诺T运算电路的第三信号输入端连接，所述的三值绝热多米诺T运算电路的信号输出端与所述的三值绝热多米诺D触发器的信号输入端连接，所述的三值绝热多米诺正反循环门的信号输入端与所述的三值绝热多米诺D触发器的信号输出端连接且两者的公共连接端为所述的三值绝热多米诺计数器单元的信号输出端，所述的三值绝热多米诺T运算电路的选择信号输入端为所述的三值绝热多米诺计数器单元的选择信号输入端，所述的三值绝热多米诺D触发器的复位端为所述的三值绝热多米诺计数器单元的复位端，所述的三值绝热多米诺D触发器的置位端为所述的三值绝热多米诺计数器单元的置位端，所述的三值绝热多米诺D触发器的反相置位端为所述的三值绝热多米诺计数器单元的反相置位端；
所述的三值绝热多米诺进位借位电路包括信号输入端、低位进位信号输入端、低位借位信号输入端、高位借位信号输出端，高位进位信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺进位借位电路的第一时钟信号输入端接入所述的第一时钟信号，所述的三值绝热多米诺进位借位电路的第二时钟信号输入端接入所述的第二时钟信号；
第1位所述的三值绝热多米诺计数器单元的进位端接入所述的第一时钟信号，第1位所述的三值绝热多米诺计数器单元的借位端接入逻辑0信号，第1位所述的三值绝热多米诺进位借位电路的低位进位信号输入端接入所述的第二时钟信号，第1位所述的三值绝热多米诺进位借位电路的低位借位信号输入端接入逻辑0信号；n位所述的三值绝热多米诺计数器单元的选择信号输入端均连接，n位所述的三值绝热多米诺计数器单元的复位端均连接，n位所述的三值绝热多米诺计数器单元的置位端均连接，n位所述的三值绝热多米诺计数器单元的反相置位端均连接；第k位所述的三值绝热多米诺进位借位电路的高位进位信号输出端分别与第k+1位所述的三值绝热多米诺进位借位电路的低位进位信号输入端和第k+1位所述的三值绝热多米诺计数器单元的进位端连接，第k位所述的三值绝热多米诺进位借位电路的高位借位信号输出端分别与第k+1位所述的三值绝热多米诺进位借位电路的低位借位信号输入端和第k+1位所述的三值绝热多米诺计数器单元的借位端连接，第n-1位所述的三值绝热多米诺进位借位电路的高位借位信号输出端和第n位所述的三值绝热多米诺计数器单元的借位端连接，第n-1位所述的三值绝热多米诺进位借位电路的高位进位信号输出端和第n位所述的三值绝热多米诺计数器单元的进位端连接，其中k＝1,2，……，n-2，第m位所述的三值绝热多米诺进位借位电路的信号输入端与第m+1位所述的三值绝热多米诺计数器单元的信号输出端连接，m＝1,2，……，n-1。
2.根据权利要求1所述的一种级联式三值低功耗多米诺可逆计数器，其特征在于所述的三值绝热多米诺D触发器包括第一三值绝热多米诺文字运算电路、逻辑1与逻辑2控制信号产生电路和触发器响应信号输出电路；
所述的第一三值绝热多米诺文字运算电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；所述的第一PMOS管的源极、所述的第二NMOS管的漏极、所述的第二PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的源极、所述的第五NMOS管的漏极、所述的第五PMOS管的栅极、所述的第六NMOS管的栅极、第九NMOS管的源极、第十一NMOS管的源极和第十三NMOS管的源极连接且其公共连接端为所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端，所述的第一PMOS管的栅极、所述的第二NMOS管的栅极、所述的第二PMOS管的源极、所述的第三NMOS管的漏极、所述的第四PMOS管的栅极、所述的第五NMOS管的栅极、所述的第五PMOS管的源极、所述的第六NMOS管的漏极、第八NMOS管的栅极、第十NMOS管的栅极和第十二NMOS管的栅极连接且其公共连接端为所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其公共连接端为所述的第一三值绝热多米诺文字运算电路的信号输入端，所述的第一PMOS管的漏极、所述的第一NMOS管的源极和、所述的第三PMOS管的栅极和所述的第十NMOS管的源极连接，所述的第一NMOS管的漏极和所述的第二NMOS管的源极连接，所述的第二PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第三PMOS管的漏极、所述的第三NMOS管的源极和所述的第七NMOS管的源极连接，所述的第四PMOS管的漏极、所述的第四NMOS管的源极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第四NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第五PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第六PMOS管的漏极、所述的第六NMOS管的源极和所述的第八NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极和所述的第十一NMOS管的栅极连接，所述的第七NMOS管的漏极和所述的第十二NMOS管的源极连接，所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第九NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第三信号输出端；所述的第十一NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第一信号输出端，所述的第十三NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第二信号输出端；
所述的逻辑1与逻辑2控制信号产生电路包括第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管；所述的触发器响应信号输出电路包括第九PMOS管、第十PMOS管和第二十一NMOS管；所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第二十NMOS管的漏极、所述的第二十一NMOS管的栅极和所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接且其连接端为所述的三值绝热多米诺D触发器的第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第八PMOS管的栅极、所述的第二十NMOS管的栅极、所述的第十PMOS管的源极、所述的第二十一NMOS管的漏极和所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接且其连接端为所述的三值绝热多米诺D触发器的第二时钟信号输入端，所述的第九PMOS管的源极为所述的三值绝热多米诺D触发器的第三时钟信号输入端，所述的第七PMOS管的漏极、所述的第十四NMOS管的源极和所述的第九PMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极和所述的第十PMOS管的栅极连接，所述的第十四NMOS管的漏极、所述的第十五NMOS管的漏极和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的漏极和所述的第十八NMOS管的源极连接，所述的第十八NMOS管的漏极、所述的第二十NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十四NMOS管的栅极和所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十五NMOS管的栅极和所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十六NMOS管的栅极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺D触发器的复位端，所述的第十八NMOS管的栅极为所述的三值绝热多米诺D触发器的置位端，所述的第十九NMOS管的栅极为所述的三值绝热多米诺D触发器的反相置位端，所述的第九PMOS管的漏极、所述的第十PMOS管的漏极和所述的第二十一NMOS管的源极连接且其连接端为所述的三值绝热多米诺D触发器的信号输出端。
3.根据权利要求2所述的一种级联式三值低功耗多米诺可逆计数器，其特征在于所述的三值绝热多米诺正反循环门包括第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、正循环门逻辑1和逻辑2控制信号产生电路、反循环门逻辑1和逻辑2控制信号产生电路、第一输出电路和第二输出电路，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构和所述的第四三值绝热多米诺文字运算电路的电路结构均与所述的第一三值绝热多米诺文字运算电路的电路结构相同；
所述的正循环门逻辑1和逻辑2控制信号产生电路包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管；所述的第一输出电路包括第十五PMOS管、第十六PMOS管和第三十六NMOS管；所述的第二输出电路包括第十七PMOS管、第十八PMOS管和第三十七NMOS管；所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第二十四NMOS管的漏极、所述的第十三PMOS管的源极、所述的第十四PMOS管的源极、所述的第三十一NMOS管的漏极、所述的第三十六NMOS管的栅极、所述的第三十七NMOS管的栅极、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端连接且其连接端为所述的三值绝热多米诺正反循环门的第一时钟信号输入端，所述的第十一PMOS管的栅极、所述的第十二PMOS管的栅极、所述的第二十四NMOS管的栅极、所述的第十三PMOS管的栅极、所述的第十四PMOS管的栅极、所述的第三十一NMOS管的栅极、所述的第十六PMOS管的源极、所述的第三十六NMOS管的漏极、所述的第十八PMOS管的源极、所述的第三十七NMOS管的漏极、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端连接且其连接端为所述的三值绝热多米诺正反循环门的第二时钟信号输入端，所述的第十五PMOS管的源极和所述的第十七PMOS管的源极连接且其连接端为所述的三值绝热多米诺正反循环门的第三时钟信号输入端；所述的第十一PMOS管的漏极、所述的第二十二NMOS管的源极、所述的第二十六NMOS管的源极和所述的第十五PMOS管的栅极连接，所述的第十二PMOS管的漏极、所述的第二十七NMOS管的源极、所述的第二十八NMOS管的源极和所述的第十六PMOS管的栅极连接，所述的第二十二NMOS管的漏极、所述的第二十三NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的第二十六NMOS管的漏极、所述的第二十五NMOS管的源极和所述的第二十八NMOS管的漏极连接，所述的第二十三NMOS管的漏极、所述的第二十五NMOS管的漏极和所述的第二十四NMOS管的源极连接，所述的第十三PMOS管的漏极、所述的第二十九NMOS管的源极、所述的第三十三NMOS管的源极和所述的第十七PMOS管的栅极连接，所述的第十四PMOS管的漏极、所述的第三十四NMOS管的源极、所述的第三十五NMOS管的源极和所述的第十八PMOS管的栅极连接，所述的第二十九NMOS管的漏极、所述的第三十NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第三十三NMOS管的漏极、所述的第三十二NMOS管的源极和所述的第三十五NMOS管的漏极连接，所述的第三十NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十一NMOS管的源极连接，所述的第十五PMOS管的漏极、所述的第十六PMOS管的漏极和所述的第三十六NMOS管的源极连接且其连接端为所述的三值绝热多米诺正反循环门的第一信号输出端，所述的第十七PMOS管的漏极、所述的第十八PMOS管的漏极和所述的第三十七NMOS管的源极连接且其连接端为所述的三值绝热多米诺正反循环门的第二信号输出端；所述的第二十二NMOS管的栅极、所述的第三十四NMOS管的栅极和所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的栅极、所述的第三十三NMOS管的栅极和所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十八NMOS管的栅极、所述的第二十九NMOS管的栅极、所述的第三十五NMOS管的栅极和所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接；所述的第二十五NMOS管的栅极和所述的第三三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十三NMOS管的栅极和所述的第三三值绝热多米诺文字运算电路的第三信号输出端连接；所述的第三十NMOS管的栅极和所述的第四三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第三十二NMOS管的栅极和所述的第四三值绝热多米诺文字运算电路的第三信号输出端连接；所述的第二三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺正反循环门的信号输入端，所述的第三三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺正反循环门的进位端，所述的第四三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺正反循环门的借位端。
4.根据权利要求1所述的一种级联式三值低功耗多米诺可逆计数器，其特征在于所述的三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑1选通电路和逻辑2选通电路，所述的逻辑0选通电路包括第十九PMOS管、第二十PMOS管、第二十一PMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管和第四十二NMOS管，所述的逻辑2选通电路包括第二十二PMOS管、第二十三PMOS管、第四十三NMOS管、第四十四NMOS管和第四十五NMOS管，所述的逻辑1选通电路包括第二十四PMOS管、第二十五PMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管和第四十九NMOS管；所述的第十九PMOS管的源极、所述的第二十PMOS管的源极、所述的第三十九NMOS管的漏极、所述的第四十一NMOS管的漏极、所述的第四十二NMOS管的栅极、所述的第二十二PMOS管的源极、第四十四NMOS管的漏极、第四十五NMOS管的栅极、所述的第二十四PMOS管的源极、所述的第四十八NMOS管的漏极和所述的第四十九NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第一时钟信号输入端，所述的第十九PMOS管的栅极、所述的第二十PMOS管的栅极、所述的第三十九NMOS管的栅极、所述的第四十一NMOS管的栅极、所述的第二十二PMOS管的栅极、所述的第四十四NMOS管的栅极、所述的第二十四PMOS管的栅极和所述的第四十八NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第二时钟信号输入端；所述的第十九PMOS管的漏极、所述的第三十八NMOS管的源极和所述的第四十NMOS管的栅极连接，所述的第三十八NMOS管的漏极和所述的第三十九NMOS管的源极连接，所述的第二十PMOS管的漏极、所述的第四十NMOS管的源极、所述的第二十一PMOS管的栅极和所述的第四十六NMOS管的栅极连接；所述的第四十NMOS管的漏极和所述的第四十一NMOS管的源极连接，所述的第二十一PMOS管的源极和所述的第四十二NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第一信号输入端，所述的第三十八NMOS管的栅极和所述的第四十三NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路选择信号输入端，所述的第二十二PMOS管的漏极、所述的第四十三NMOS管的源极、所述的第二十三PMOS管的栅极和所述的第四十七NMOS管的栅极连接，所述的第四十三NMOS管的漏极和所述的第四十四NMOS管的源极连接，所述的第二十三PMOS管的源极和所述的第四十五NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第三信号输入端，所述的第二十四PMOS管的漏极、所述的第四十六NMOS管的源极和所述的第二十五PMOS管的栅极连接，所述的第四十六NMOS管的漏极和所述的第四十七NMOS管的源极连接，所述的第四十七NMOS管的漏极和所述的第四十八NMOS管的源极连接，所述的第二十五PMOS管的源极和所述的第四十九NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第二信号输入端，所述的第二十一PMOS管的漏极、所述的第四十二NMOS管的源极、所述的第二十三PMOS管的漏极、所述的第四十五NMOS管的源极、所述的第二十五PMOS管的漏极和所述的第四十九NMOS管的源极连接且其连接端为所述的三值绝热多米诺T运算电路的信号输出端。
5.根据权利要求1所述的一种级联式三值低功耗多米诺可逆计数器，其特征在于所述的三值绝热多米诺进位借位电路包括进位电路和借位电路，所述的进位电路包括第二十六PMOS管、第二十七PMOS管、第五十NMOS管、第五十一NMOS管、第五十二NMOS管和第五十七NMOS管，所述的借位电路包括第二十八PMOS管、第二十九PMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管和第五十六NMOS管；所述的第二十六PMOS管的源极、所述的第五十一NMOS管的漏极、所述的第二十八PMOS管的源极、所述的第五十二NMOS管的栅极、所述的第五十四NMOS管的漏极和所述的第五十六NMOS管的栅极连接且其连接端为所述的三值绝热多米诺进位借位电路的第一时钟信号输入端，所述的第二十六PMOS管的栅极、所述的第五十一NMOS管的栅极、所述的第二十七PMOS管的源极、所述的第五十二NMOS管的漏极、所述的第二十八PMOS管的栅极、所述的第五十四NMOS管的栅极、所述的第二十九PMOS管的源极和所述的第五十六NMOS管的漏极连接且其连接端为所述的三值绝热多米诺进位借位电路的第二时钟信号输入端，所述的第二十六PMOS管的漏极、所述的第五十NMOS管的源极和所述的第二十七PMOS管的栅极连接，所述的第五十NMOS管的漏极和所述的第五十七NMOS管的源极连接，所述的第五十七NMOS管的漏极和所述的第五十一NMOS管的源极连接，所述的第二十七PMOS管的漏极和所述的第五十二NMOS管的源极连接且其连接端为所述的三值绝热多米诺进位借位电路的高位进位信号输出端，所述的第五十NMOS管的栅极和所述的第五十三NMOS管的栅极连接且其连接端为所述的三值绝热多米诺进位借位电路的信号输入端，所述的第五十七NMOS管的栅极为所述的三值绝热多米诺进位借位电路的低位进位信号输入端，所述的第二十八PMOS管的漏极、所述的第五十三NMOS管的源极、所述的第五十五NMOS管的源极和所述的第二十九PMOS管的栅极连接，所述的第五十三NMOS管的漏极、所述的第五十五NMOS管的漏极和所述的第五十四NMOS管的源极连接，所述的第二十九PMOS管的漏极和所述的第五十六NMOS管的源极连接且其连接端为所述的三值绝热多米诺进位借位电路的高位借位信号输出端，所述的第五十五NMOS管的栅极为所述的三值绝热多米诺进位借位电路的低位借位信号输出端。
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