JPH087585A - 不揮発性メモリ用計数終了検出装置 - Google Patents
不揮発性メモリ用計数終了検出装置Info
- Publication number
- JPH087585A JPH087585A JP33746494A JP33746494A JPH087585A JP H087585 A JPH087585 A JP H087585A JP 33746494 A JP33746494 A JP 33746494A JP 33746494 A JP33746494 A JP 33746494A JP H087585 A JPH087585 A JP H087585A
- Authority
- JP
- Japan
- Prior art keywords
- wired
- detection device
- transistor
- terminal
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
Landscapes
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 不揮発性メモリ用の計数終了検出装置を開示
する。 【構成】 不揮発性メモリ用計数終了検出装置（１）
は、同じタイプの多数のトランジスタ（３）から成るワ
イヤードＯＲ構造の形の復号器（２）を備えており、ト
ランジスタのゲート端子にはカウンタエレメント（６）
により発生し検出される所定の計数終了の値を有する計
数信号が加えられている。静的、擬似ダイナミック、ま
たはダイナミックである負荷（７）は復号器のトランジ
スタ（３）の共通ノード（４）と基準電位ライン
（ＶDD）の間に加えられている；共通ノードにより形成
される復号器の出力（４）は、ワイヤードＯＲ構造によ
り符号化される計数終了の値が到達するか否かにより異
なるロジックレベルを取る。同じカウンタエレメントの
多数の計数終了の値を検出するため多数のワイヤードＯ
Ｒ構造がトランジスタの配列により平行して配置され
る。
する。 【構成】 不揮発性メモリ用計数終了検出装置（１）
は、同じタイプの多数のトランジスタ（３）から成るワ
イヤードＯＲ構造の形の復号器（２）を備えており、ト
ランジスタのゲート端子にはカウンタエレメント（６）
により発生し検出される所定の計数終了の値を有する計
数信号が加えられている。静的、擬似ダイナミック、ま
たはダイナミックである負荷（７）は復号器のトランジ
スタ（３）の共通ノード（４）と基準電位ライン
（ＶDD）の間に加えられている；共通ノードにより形成
される復号器の出力（４）は、ワイヤードＯＲ構造によ
り符号化される計数終了の値が到達するか否かにより異
なるロジックレベルを取る。同じカウンタエレメントの
多数の計数終了の値を検出するため多数のワイヤードＯ
Ｒ構造がトランジスタの配列により平行して配置され
る。
Description
【０００１】
【産業上の利用分野】本発明は、特に不揮発性メモリ用
の計数終了検出装置に関する。
の計数終了検出装置に関する。
【０００２】
【従来の技術】今まで知られているように、特にフラッ
シュＥＥＰＲＯＭのような現在の不揮発性メモリには、
例えば消去用として状態マシーンにより実行され単一の
インタープリタに接続されるシークエンサにより行なわ
れる複雑な機能がある。実施される機能には種々の計数
操作が含まれるが、これらの操作は状態数の過度な増加
および状態マシーンの複雑さを避けるため、直接シーク
エンサにより実施されない。これを行なうため、各計数
機能の１つとしてシークエンサの外部にカウンタまたは
カウンタエレメントが加えられている。同様に復号器は
計数終了値を検出し状態マシーンに対する信号を発生す
る。
シュＥＥＰＲＯＭのような現在の不揮発性メモリには、
例えば消去用として状態マシーンにより実行され単一の
インタープリタに接続されるシークエンサにより行なわ
れる複雑な機能がある。実施される機能には種々の計数
操作が含まれるが、これらの操作は状態数の過度な増加
および状態マシーンの複雑さを避けるため、直接シーク
エンサにより実施されない。これを行なうため、各計数
機能の１つとしてシークエンサの外部にカウンタまたは
カウンタエレメントが加えられている。同様に復号器は
計数終了値を検出し状態マシーンに対する信号を発生す
る。
【０００３】
【発明が解決しようとする課題】現在、復号器はシング
ルまたはマルチレベル静的ＣＭＯＳロジックを使用して
形成されている。シングルレベルロジックによる方法に
は各ｎビットカウンタまたはカウンタエレメントに対し
Ｎ個の入力（ＮＡＮＤまたはＮＯＲ）の回路があること
が特徴であり、各回路に対しｎ個のＮチャネルとｎ個の
Ｐチャネルのトランジスタが必要であるが、これには１
つのタイプのトランジスタに適した方法（例えば直列接
続）が他の方法には適さないという重大なレイアウトの
問題が発生する。更に、前述の方法はややこしく、しか
もレイアウトの問題が各回路の入力に必要な可能な限り
多数の電源ワイヤから成るバスにより発生する。更に、
前述の既知の方法の効率は各回路の数が増加することと
共に著しく悪化する。この問題を解決するため、マルチ
レベルロジックの方法により入力の数が少なく他の回路
に出力が接続された特徴のある回路が採用されている。
しかし、この種の方法にはシングルレベルが多数生じ、
サイズがかなり大きくなり、更に復号器が複雑である欠
点がある。
ルまたはマルチレベル静的ＣＭＯＳロジックを使用して
形成されている。シングルレベルロジックによる方法に
は各ｎビットカウンタまたはカウンタエレメントに対し
Ｎ個の入力（ＮＡＮＤまたはＮＯＲ）の回路があること
が特徴であり、各回路に対しｎ個のＮチャネルとｎ個の
Ｐチャネルのトランジスタが必要であるが、これには１
つのタイプのトランジスタに適した方法（例えば直列接
続）が他の方法には適さないという重大なレイアウトの
問題が発生する。更に、前述の方法はややこしく、しか
もレイアウトの問題が各回路の入力に必要な可能な限り
多数の電源ワイヤから成るバスにより発生する。更に、
前述の既知の方法の効率は各回路の数が増加することと
共に著しく悪化する。この問題を解決するため、マルチ
レベルロジックの方法により入力の数が少なく他の回路
に出力が接続された特徴のある回路が採用されている。
しかし、この種の方法にはシングルレベルが多数生じ、
サイズがかなり大きくなり、更に復号器が複雑である欠
点がある。
【０００４】更に、各計数機能には操作シークエンサの
電流状態により左右される異なる計数終了の値がある。
例えば、メモリセルに加えられる多数の修正パルスに関
連した計数機能により、プログラムパルス（“バイト書
き込み”）と消去パルス（“セクタ消去”）に対し２つ
の異なる計数終了の値がある。各計数終了信号に対し、
状態マシーンは種々に展開する。計数機能の数と各計数
機能に対する計数終了の値が増加すると、特別な計数終
了信号を受けるため状態マシーンに入力数の増加が必要
となるが、これは勿論欠点である。
電流状態により左右される異なる計数終了の値がある。
例えば、メモリセルに加えられる多数の修正パルスに関
連した計数機能により、プログラムパルス（“バイト書
き込み”）と消去パルス（“セクタ消去”）に対し２つ
の異なる計数終了の値がある。各計数終了信号に対し、
状態マシーンは種々に展開する。計数機能の数と各計数
機能に対する計数終了の値が増加すると、特別な計数終
了信号を受けるため状態マシーンに入力数の増加が必要
となるが、これは勿論欠点である。
【０００５】
【課題を解決するための手段】本発明の目的は今まで知
られた方法に典型的に関連する欠点を解決するため設計
された計数終了検出装置を提示することである。
られた方法に典型的に関連する欠点を解決するため設計
された計数終了検出装置を提示することである。
【０００６】本発明によれば、請求項１に記載するよう
に、特に不揮発性メモリ用の計数終了検出装置がある。
に、特に不揮発性メモリ用の計数終了検出装置がある。
【０００７】
【実施例】図１の装置１は所定の計数機能の計数終了の
値を検出するために与えられており、同じタイプ（この
場合、Ｎチャネル）の多数のトランジスタ３のワイヤー
ドＯＲ接続により形成された構造２を備えている。トラ
ンジスタ３（計数の終了の値が検出される計数機能のビ
ット数に等しい）には接地されたソース端子と、ノード
４に全てが接続されているドレイン端子と、あらゆる適
当な方法で形成されｎビットカウンタまたはカウンタエ
レメント６を構成する個々のセル５の出力に接続された
ゲート端子とがある。トランジスタ３のゲート端子は計
数終了の値により各セルの直接のまたは反転した出力に
接続していることは明らかである。
値を検出するために与えられており、同じタイプ（この
場合、Ｎチャネル）の多数のトランジスタ３のワイヤー
ドＯＲ接続により形成された構造２を備えている。トラ
ンジスタ３（計数の終了の値が検出される計数機能のビ
ット数に等しい）には接地されたソース端子と、ノード
４に全てが接続されているドレイン端子と、あらゆる適
当な方法で形成されｎビットカウンタまたはカウンタエ
レメント６を構成する個々のセル５の出力に接続された
ゲート端子とがある。トランジスタ３のゲート端子は計
数終了の値により各セルの直接のまたは反転した出力に
接続していることは明らかである。
【０００８】信号０があるノード４は装置１の出力であ
り、抵抗または永久にオンであるトランジスタから構成
され、それ故静的な負荷を構成する負荷７を通り電源ラ
インＶDDに接続されている。
り、抵抗または永久にオンであるトランジスタから構成
され、それ故静的な負荷を構成する負荷７を通り電源ラ
インＶDDに接続されている。
【０００９】装置１の出力信号はワイヤードＯＲ構造２
により符号化される計数終了の構成を除いてカウンタエ
レメント６の全ての出力構成に対しローである。実際、
計数終了の値に到達するまで、セル５の少なくとも１つ
の（直接または反転）出力はハイであり、従って個々の
トランジスタ３はオンでありノード４は接地される。逆
に計数終了の値に達すると、セル５の全ての出力信号
（既に述べたように、これはセル５の内容の直接のまた
は反転した値に対応している）はローであり、従ってト
ランジスタ３は全てオフで、出力４は負荷７により電源
ラインＶDDの電位に実質的に維持されている。
により符号化される計数終了の構成を除いてカウンタエ
レメント６の全ての出力構成に対しローである。実際、
計数終了の値に到達するまで、セル５の少なくとも１つ
の（直接または反転）出力はハイであり、従って個々の
トランジスタ３はオンでありノード４は接地される。逆
に計数終了の値に達すると、セル５の全ての出力信号
（既に述べたように、これはセル５の内容の直接のまた
は反転した値に対応している）はローであり、従ってト
ランジスタ３は全てオフで、出力４は負荷７により電源
ラインＶDDの電位に実質的に維持されている。
【００１０】図１の装置は最も適当な配置を選択してい
るので、同一のタイプのチャネルの少ないトランジスタ
により、今まで知られた静的ＣＭＯＳの方法の空間およ
びレイアウトの問題を解決している。更に、この装置は
セルに物理的に近くなるように形成されているので、１
つの出力４のみが所定の計数機能を満たす状態マシーン
に接続される。
るので、同一のタイプのチャネルの少ないトランジスタ
により、今まで知られた静的ＣＭＯＳの方法の空間およ
びレイアウトの問題を解決している。更に、この装置は
セルに物理的に近くなるように形成されているので、１
つの出力４のみが所定の計数機能を満たす状態マシーン
に接続される。
【００１１】一方、図１の方法は前述のように出力がロ
ーの時、すなわち計数終了の状態以外の全ての場合存在
する電流の流れにより、電力消費の面で不都合である。
実際、計数終了の値以外で、接地に向かう少なくとも１
つのパスが常にオンとなる１個または複数のトランジス
タを通して存在する。更に、あらゆるＮＭＯＳロジック
回路のように、０から１への遷移は必ずゆっくりであ
り、（プルアップ機能を有する）負荷はできる限り
“０”の値を良好にし電力消費を最小にするため十分抵
抗である必要がある。
ーの時、すなわち計数終了の状態以外の全ての場合存在
する電流の流れにより、電力消費の面で不都合である。
実際、計数終了の値以外で、接地に向かう少なくとも１
つのパスが常にオンとなる１個または複数のトランジス
タを通して存在する。更に、あらゆるＮＭＯＳロジック
回路のように、０から１への遷移は必ずゆっくりであ
り、（プルアップ機能を有する）負荷はできる限り
“０”の値を良好にし電力消費を最小にするため十分抵
抗である必要がある。
【００１２】他の良好な方法によれば、クロック信号に
より同期を取るシステムでは、図１の静的負荷は図２に
示すように擬似ダイナミック負荷（いわゆる“ドミノロ
ジック”法）に置き換えられるが、この図２で装置１′
は同一の計数機能に関連のある多数の計数終了の値を検
出するためにある。
より同期を取るシステムでは、図１の静的負荷は図２に
示すように擬似ダイナミック負荷（いわゆる“ドミノロ
ジック”法）に置き換えられるが、この図２で装置１′
は同一の計数機能に関連のある多数の計数終了の値を検
出するためにある。
【００１３】図２で、再度６で示すカウンタエレメント
は多数のセル５i （ｉ＝０、１、２、…ｎ）を備えてお
り、それぞれのセルにはセル５i の直接の値ＡＸi と反
転した値ＡＮi を与える２つの出力がある。
は多数のセル５i （ｉ＝０、１、２、…ｎ）を備えてお
り、それぞれのセルにはセル５i の直接の値ＡＸi と反
転した値ＡＮi を与える２つの出力がある。
【００１４】装置１′には図１のように多数のワイヤー
ドＯＲ構造を含むＯＲ平面から成る復号器１０を備えて
いる。各構造２には多数のトランジスタを備えており、
それぞれのトランジスタは後述するようにしかも２つの
計数終了の値に関連のある図３に詳細を示すように各セ
ル５i の直接のまたは反転の出力に接続されている。
ドＯＲ構造を含むＯＲ平面から成る復号器１０を備えて
いる。各構造２には多数のトランジスタを備えており、
それぞれのトランジスタは後述するようにしかも２つの
計数終了の値に関連のある図３に詳細を示すように各セ
ル５i の直接のまたは反転の出力に接続されている。
【００１５】復号器１０には多数の出力４0 、４1 、…
４j （それぞれはワイヤードＯＲ構造に関連がある）が
あり、それぞれは選択信号ＳＥＬが加えられたセレクタ
またはマルチプレクサ装置１２に接続されている。マル
チプレクサ１２は選択信号ＳＥＬの値により復号器１０
の所定の出力に接続された出力４j がある。
４j （それぞれはワイヤードＯＲ構造に関連がある）が
あり、それぞれは選択信号ＳＥＬが加えられたセレクタ
またはマルチプレクサ装置１２に接続されている。マル
チプレクサ１２は選択信号ＳＥＬの値により復号器１０
の所定の出力に接続された出力４j がある。
【００１６】マルチプレクサ１２の出力１３はＰチャネ
ル負荷トランジスタ１５のドレイン端子に接続され、そ
のソース端子は電源ラインＶDDに接続され、更にゲート
端子にはプレチャージ信号Ｓがある。出力１３もラッチ
エレメント１６に接続されているが、このラッチエレメ
ントにはインバータ１７の出力（装置１′の出力ノード
２０）に接続されたゲート端子と、電源ラインＶDDに接
続されたソース端子と、更にマルチプレクサ１２の出力
１３に接続されたドレイン端子とがある。
ル負荷トランジスタ１５のドレイン端子に接続され、そ
のソース端子は電源ラインＶDDに接続され、更にゲート
端子にはプレチャージ信号Ｓがある。出力１３もラッチ
エレメント１６に接続されているが、このラッチエレメ
ントにはインバータ１７の出力（装置１′の出力ノード
２０）に接続されたゲート端子と、電源ラインＶDDに接
続されたソース端子と、更にマルチプレクサ１２の出力
１３に接続されたドレイン端子とがある。
【００１７】図２の装置１′の負荷は制限された時間の
間アクティブであるプレチャージの段階があるトランジ
スタ１５により示されるが、この期間信号Ｓはローであ
り、更にトランジスタ１５はオンとなりノード（出力）
１３はほぼ電源電位にされる。プレチャージの段階の終
わりで（信号Ｓがハイに切り替わる時）、出力４j がマ
ルチプレクサ１２の出力１３に接続されているワイヤー
ドＯＲ構造が評価される；出力１３はセル５の全てのビ
ットが当該ワイヤードＯＲ構造により定められる計数終
了の値に達するならばハイを保つ。逆に計数終了の値に
まだ到達しないと、出力１３はローに切り替わり、トラ
ンジスタ１５がオフであることにより静的な消費電力は
無い；更に出力１３の値はインバータ１７により反転
し、フィードバックトランジスタ１８によりロックされ
る。
間アクティブであるプレチャージの段階があるトランジ
スタ１５により示されるが、この期間信号Ｓはローであ
り、更にトランジスタ１５はオンとなりノード（出力）
１３はほぼ電源電位にされる。プレチャージの段階の終
わりで（信号Ｓがハイに切り替わる時）、出力４j がマ
ルチプレクサ１２の出力１３に接続されているワイヤー
ドＯＲ構造が評価される；出力１３はセル５の全てのビ
ットが当該ワイヤードＯＲ構造により定められる計数終
了の値に達するならばハイを保つ。逆に計数終了の値に
まだ到達しないと、出力１３はローに切り替わり、トラ
ンジスタ１５がオフであることにより静的な消費電力は
無い；更に出力１３の値はインバータ１７により反転
し、フィードバックトランジスタ１８によりロックされ
る。
【００１８】図２の回路のフィードバックトランジスタ
１８は出力２０の読み出しが正しい時間に読み出される
ことを確実にするためクロック信号により制御される完
全にダイナミックロジック回路を実施するため省略され
る場合がある。
１８は出力２０の読み出しが正しい時間に読み出される
ことを確実にするためクロック信号により制御される完
全にダイナミックロジック回路を実施するため省略され
る場合がある。
【００１９】図２の方法（前述の完全にダイナミックな
変化を有する場合）により電力消費の減少が大幅に行な
われ、更に計数終了の値が多数ある場合、カウンタエレ
メント６の当該セル５の近くにありしかも復号器１０で
グループ化された全てのワイヤードＯＲ構造により、レ
イアウトを最適にすることが行なわれる。
変化を有する場合）により電力消費の減少が大幅に行な
われ、更に計数終了の値が多数ある場合、カウンタエレ
メント６の当該セル５の近くにありしかも復号器１０で
グループ化された全てのワイヤードＯＲ構造により、レ
イアウトを最適にすることが行なわれる。
【００２０】レイアウトの例を以下に記載する図３に示
す。
す。
【００２１】図３の配置は所定のカウンタエレメントに
対する２つの異なる計数終了の値の検出に関しており、
２つのワイヤードＯＲ構造２′と２″を備えており、そ
れぞれは行と列に配置されたｎ＋１個のＮチャネルトラ
ンジスタ３から構成されるが、これは同じ行にあるトラ
ンジスタは所定のセル５i （これは異なる計数終了の値
に関連する）により発生する同一のカウンタビットを受
け、更に同じ列にあるトランジスタは同じ計数終了の値
に関連がありしかも構成される種々のビットを受ける為
である。各ワイヤードＯＲ構造のトランジスタ３は接地
ライン２５（ソースラインに接続されている）とドレイ
ン端子に接続された出力ライン（またはワイヤードＯＲ
ライン）２６′、２６″の間に互いに平行に接続されて
いる。ライン２５と２６は互いに平行に配置され、接地
ライン２５はライン２５に直角な多数のソースラインと
トランジスタ３の隣接した行の間に接続されている。
対する２つの異なる計数終了の値の検出に関しており、
２つのワイヤードＯＲ構造２′と２″を備えており、そ
れぞれは行と列に配置されたｎ＋１個のＮチャネルトラ
ンジスタ３から構成されるが、これは同じ行にあるトラ
ンジスタは所定のセル５i （これは異なる計数終了の値
に関連する）により発生する同一のカウンタビットを受
け、更に同じ列にあるトランジスタは同じ計数終了の値
に関連がありしかも構成される種々のビットを受ける為
である。各ワイヤードＯＲ構造のトランジスタ３は接地
ライン２５（ソースラインに接続されている）とドレイ
ン端子に接続された出力ライン（またはワイヤードＯＲ
ライン）２６′、２６″の間に互いに平行に接続されて
いる。ライン２５と２６は互いに平行に配置され、接地
ライン２５はライン２５に直角な多数のソースラインと
トランジスタ３の隣接した行の間に接続されている。
【００２２】直接のおよび反転した値の多数のデータラ
イン２８と２９はトランジスタ３の両方の上のソースラ
インに平行に伸びており、データアイテムまたはビット
に関連のあるライン２８と２９の各組はトランジスタ３
の行の両側にある。各トランジスタ３のゲート端子をそ
のデータライン２８と２９に選択的に接続することによ
り、あらゆる計数終了の構成に接続することができる。
イン２８と２９はトランジスタ３の両方の上のソースラ
インに平行に伸びており、データアイテムまたはビット
に関連のあるライン２８と２９の各組はトランジスタ３
の行の両側にある。各トランジスタ３のゲート端子をそ
のデータライン２８と２９に選択的に接続することによ
り、あらゆる計数終了の構成に接続することができる。
【００２３】図３には更にマルチプレクサ１２の簡単な
配列を示しているが、この場合このマルチプレクサはラ
イン２６′と２６″の上にある２つの選択トランジスタ
３２と３３から構成されている。トランジスタ３２には
デジタル選択信号ＳＥＬが加えられたノード３４に直接
接続されたゲート端子がある；一方、トランジスタ３３
はインバータ３５を通りノード３４に接続されており、
従ってトランジスタ３２と３３は反対の位相のターンオ
ン信号を受ける。
配列を示しているが、この場合このマルチプレクサはラ
イン２６′と２６″の上にある２つの選択トランジスタ
３２と３３から構成されている。トランジスタ３２には
デジタル選択信号ＳＥＬが加えられたノード３４に直接
接続されたゲート端子がある；一方、トランジスタ３３
はインバータ３５を通りノード３４に接続されており、
従ってトランジスタ３２と３３は反対の位相のターンオ
ン信号を受ける。
【００２４】ライン２６′と２６″に接続されないトラ
ンジスタ３２と３３の端子はいずれも図２のプレチャー
ジトランジスタ１５とラッチ１６を備えたドライバ３８
の端子３７に接続されている。良好な実施例を図４に示
すドライバ３８には切り替え式の接地を与えるため接地
ライン２５に接続された端子３９と、接地されたセット
およびリセット入力４０および４１と、プレチャージ信
号ＰＣ（図２の信号Ｓと同じであるが位相が反対）用の
入力４２と、計数終了信号ＥＮＤと反転された計数終了
信号ＥＮＤＮをそれぞれ示す１組の出力４３および４４
がある。
ンジスタ３２と３３の端子はいずれも図２のプレチャー
ジトランジスタ１５とラッチ１６を備えたドライバ３８
の端子３７に接続されている。良好な実施例を図４に示
すドライバ３８には切り替え式の接地を与えるため接地
ライン２５に接続された端子３９と、接地されたセット
およびリセット入力４０および４１と、プレチャージ信
号ＰＣ（図２の信号Ｓと同じであるが位相が反対）用の
入力４２と、計数終了信号ＥＮＤと反転された計数終了
信号ＥＮＤＮをそれぞれ示す１組の出力４３および４４
がある。
【００２５】図３の回路では、所定のレベルのプレチャ
ージ信号ＰＣを受けるプレチャージの段階をイネーブル
にする。同時に、選択信号ＳＥＬはトランジスタ３２ま
たは３３を選択的にオンにする所要の計数終了の値を選
択する。このステップでは、ライン２５は接地されな
い。プレチャージの段階の終わりでは、選択された出力
ライン２６′と２６″はハイに切り替えられ、レジスタ
６（図１）の出力は信号ＡＸi とＡＮi により評価さ
れ、ライン２５は接地される。選択された構造２′と
２″のトランジスタ３のゲート端子接続により、選択さ
れた構造２′と２″のトランジスタ３の一方のみがゲー
ト端子でハイレベルの信号を受けるならば、切り替えら
れる接地ライン２５は出力ライン２６′または２６″に
接続され、これにより計数終了信号ＥＮＤを切り替え
る。逆に、計数終了の値に達すれば、選択構造２′、
２″のトランジスタのいずれもオンに成らず、更にＥＮ
Ｄ出力は以前のレベルを保つ。
ージ信号ＰＣを受けるプレチャージの段階をイネーブル
にする。同時に、選択信号ＳＥＬはトランジスタ３２ま
たは３３を選択的にオンにする所要の計数終了の値を選
択する。このステップでは、ライン２５は接地されな
い。プレチャージの段階の終わりでは、選択された出力
ライン２６′と２６″はハイに切り替えられ、レジスタ
６（図１）の出力は信号ＡＸi とＡＮi により評価さ
れ、ライン２５は接地される。選択された構造２′と
２″のトランジスタ３のゲート端子接続により、選択さ
れた構造２′と２″のトランジスタ３の一方のみがゲー
ト端子でハイレベルの信号を受けるならば、切り替えら
れる接地ライン２５は出力ライン２６′または２６″に
接続され、これにより計数終了信号ＥＮＤを切り替え
る。逆に、計数終了の値に達すれば、選択構造２′、
２″のトランジスタのいずれもオンに成らず、更にＥＮ
Ｄ出力は以前のレベルを保つ。
【００２６】図４にはドライバ３８の実施例を示してい
るが、このドライバにはプレチャージ信号ＰＣとＳＥＴ
信号（この場合、接地されている）が加えられたＮＯＲ
回路５０がある。ＮＯＲ回路５０の出力は接地切り替え
トランジスタ５１−この場合は、Ｎチャネルトランジス
タである−のゲート端子に接続されており、更にそのド
レイン端子はドライバ３８の出力３９を定め、切り替え
接地ライン２５に接続されている（図３）。ＮＯＲ回路
５０の出力もＰチャネルプレチャージトランジスタ５２
のドレイン端子に接続されているが、このトランジスタ
には電源ラインＶDDに接続されるソース端子と、ドライ
バ３８の端子３７に接続されるドレイン端子を有してい
る。端子３７もドライバ３８のリセット入力４１に接続
されたゲート端子を有するＮチャネルリセットトランジ
スタ５３により接地されている（この場合、トランジス
タ５３のオフを永久に保つため接地されている）。端子
３７も出力ラッチ５４に接続されているが、この出力ラ
ッチは端子３７に入力が接続されたインバータ５５と、
インバータ５５の出力データを保つために反対のタイプ
の１組のトランジスタ５６、５７を備えている。より詳
細には、トランジスタ５６はＰタイプであり、インバー
タ５５の出力ノード５８に接続されたゲート端子と、電
源ラインＶDDに接続されたソース端子と、端子３７に接
続されたドレイン端子がある；一方、トランジスタ５７
はＮタイプであり、ノード５８に接続されたゲート端子
と、端子３７に接続されたドレイン端子と、接地された
ソース端子がある。
るが、このドライバにはプレチャージ信号ＰＣとＳＥＴ
信号（この場合、接地されている）が加えられたＮＯＲ
回路５０がある。ＮＯＲ回路５０の出力は接地切り替え
トランジスタ５１−この場合は、Ｎチャネルトランジス
タである−のゲート端子に接続されており、更にそのド
レイン端子はドライバ３８の出力３９を定め、切り替え
接地ライン２５に接続されている（図３）。ＮＯＲ回路
５０の出力もＰチャネルプレチャージトランジスタ５２
のドレイン端子に接続されているが、このトランジスタ
には電源ラインＶDDに接続されるソース端子と、ドライ
バ３８の端子３７に接続されるドレイン端子を有してい
る。端子３７もドライバ３８のリセット入力４１に接続
されたゲート端子を有するＮチャネルリセットトランジ
スタ５３により接地されている（この場合、トランジス
タ５３のオフを永久に保つため接地されている）。端子
３７も出力ラッチ５４に接続されているが、この出力ラ
ッチは端子３７に入力が接続されたインバータ５５と、
インバータ５５の出力データを保つために反対のタイプ
の１組のトランジスタ５６、５７を備えている。より詳
細には、トランジスタ５６はＰタイプであり、インバー
タ５５の出力ノード５８に接続されたゲート端子と、電
源ラインＶDDに接続されたソース端子と、端子３７に接
続されたドレイン端子がある；一方、トランジスタ５７
はＮタイプであり、ノード５８に接続されたゲート端子
と、端子３７に接続されたドレイン端子と、接地された
ソース端子がある。
【００２７】ノード５８はインバータ５９に接続され、
その出力によりＥＮＤ信号を有するドライバ３８の出力
４３が定められる（図３）；一方ノード５８自体により
ＥＮＤＮ信号を有する出力４４が定められる。
その出力によりＥＮＤ信号を有するドライバ３８の出力
４３が定められる（図３）；一方ノード５８自体により
ＥＮＤＮ信号を有する出力４４が定められる。
【００２８】図４の回路において、プレチャージの段階
で、ＰＣ信号はトランジスタ５１がオフであるのでハイ
である；トランジスタ５２はオン、ノード３７と出力４
３（ＥＮＤ信号）はハイ、トランジスタ５１はオフであ
り、選択構造２′、２″のトランジスタ３のソース端子
は接地されておらず、これによりこの段階の間静的な電
力消費が防止される。プレチャージの段階によりセル５
の出力ＡＸi 、ＡＮi（図２）がＥＮＤ出力で間違い
（アリー（ａｌｅｅ））を生ずることなく切り替わる
が、この出力はプレチャージの段階を通し安全に“１”
のままである。プレチャージの段階の終わりで、ＰＣ信
号はローに切り替わる；ＮＯＲ回路５０の出力はハイに
切り替わり、これによりプレチャージトランジスタ５２
はオフになり、更にライン２５とトランジスタ３の全て
のソース端子とに接続されたトランジスタ５１はオンと
なる。選択された構造２′、２″はこのように評価さ
れ、更に信号ＡＸi 、ＡＮi が符号化された計数終了の
構成であれば、どれもが導電性でなく、端子３７はハイ
を保ち、これによりＥＮＤ信号のハイが維持される。逆
に、計数終了の値が到達されなければインバータ５５と
５９が切り替わり、ＥＮＤ信号の切り替わりが続く。
で、ＰＣ信号はトランジスタ５１がオフであるのでハイ
である；トランジスタ５２はオン、ノード３７と出力４
３（ＥＮＤ信号）はハイ、トランジスタ５１はオフであ
り、選択構造２′、２″のトランジスタ３のソース端子
は接地されておらず、これによりこの段階の間静的な電
力消費が防止される。プレチャージの段階によりセル５
の出力ＡＸi 、ＡＮi（図２）がＥＮＤ出力で間違い
（アリー（ａｌｅｅ））を生ずることなく切り替わる
が、この出力はプレチャージの段階を通し安全に“１”
のままである。プレチャージの段階の終わりで、ＰＣ信
号はローに切り替わる；ＮＯＲ回路５０の出力はハイに
切り替わり、これによりプレチャージトランジスタ５２
はオフになり、更にライン２５とトランジスタ３の全て
のソース端子とに接続されたトランジスタ５１はオンと
なる。選択された構造２′、２″はこのように評価さ
れ、更に信号ＡＸi 、ＡＮi が符号化された計数終了の
構成であれば、どれもが導電性でなく、端子３７はハイ
を保ち、これによりＥＮＤ信号のハイが維持される。逆
に、計数終了の値が到達されなければインバータ５５と
５９が切り替わり、ＥＮＤ信号の切り替わりが続く。
【００２９】トランジスタ５６、５７により端子３７に
明確な信号がない場合インバータ５５の出力（更にそれ
故ＥＮＤ信号）が保たれる。特に、トランジスタ５７に
より計数終了検出装置のパワーアップ段階の場合と同じ
く、プレチャージの段階および端子３７の接地パスが無
い場合ＥＮＤ信号がローに保たれる。
明確な信号がない場合インバータ５５の出力（更にそれ
故ＥＮＤ信号）が保たれる。特に、トランジスタ５７に
より計数終了検出装置のパワーアップ段階の場合と同じ
く、プレチャージの段階および端子３７の接地パスが無
い場合ＥＮＤ信号がローに保たれる。
【００３０】図４の回路ではトランジスタ５６と５７に
関する設計を多数準備する必要があるが、これらのトラ
ンジスタは抵抗が十分高く、プレチャージの段階（トラ
ンジスタ５２がオンで端子３７で“０”を越えることが
必要とされる時）と評価の段階（接地切り替えトランジ
スタ５１の直列接続およびオンとなったトランジスタ３
がプレチャージトランジスタ５２により発生しラッチト
ランジスタ５６により保たれる端子３７で“１”を越え
ることが必要とされる時）の両方でラッチ５４に問題の
無いチャージングが行なわれる。
関する設計を多数準備する必要があるが、これらのトラ
ンジスタは抵抗が十分高く、プレチャージの段階（トラ
ンジスタ５２がオンで端子３７で“０”を越えることが
必要とされる時）と評価の段階（接地切り替えトランジ
スタ５１の直列接続およびオンとなったトランジスタ３
がプレチャージトランジスタ５２により発生しラッチト
ランジスタ５６により保たれる端子３７で“１”を越え
ることが必要とされる時）の両方でラッチ５４に問題の
無いチャージングが行なわれる。
【００３１】図３および図４のドライバ３８にはＳＥＴ
およびＲＥＳ信号供給入力があり、これらの入力は図示
した実施例では使用されていないが、特別な応用例では
ドライバをセットまたはリセットするため有益である。
およびＲＥＳ信号供給入力があり、これらの入力は図示
した実施例では使用されていないが、特別な応用例では
ドライバをセットまたはリセットするため有益である。
【００３２】本発明による計数終了検出装置の利点は前
述の記載から明らかである。特に、復号器のワイヤード
ＯＲ構造の設計により計数機能ビットが多数の場合でも
前述の復号器のレイアウト、大きさ、更に効率の問題が
解決される。
述の記載から明らかである。特に、復号器のワイヤード
ＯＲ構造の設計により計数機能ビットが多数の場合でも
前述の復号器のレイアウト、大きさ、更に効率の問題が
解決される。
【００３３】更に、計数終了の値が多数の場合でも、
（図３に関連し記載したように）復号器のマルチプレク
スＯＲ平面の設計により装置と関連状態マシーンとの間
の接続ライン（ワイヤ）が最小となり、これによりレイ
アウトに対しスペースが節約でき、多くの利点が可能と
なる。既に示した配置はデータまたは反転されたデータ
ラインとトランジスタのゲートラインとを適当に接続す
ることにより、それぞれに対し特別なレイアウトの行な
う必要を生ずることなく問題の無いあらゆる配置ができ
る。
（図３に関連し記載したように）復号器のマルチプレク
スＯＲ平面の設計により装置と関連状態マシーンとの間
の接続ライン（ワイヤ）が最小となり、これによりレイ
アウトに対しスペースが節約でき、多くの利点が可能と
なる。既に示した配置はデータまたは反転されたデータ
ラインとトランジスタのゲートラインとを適当に接続す
ることにより、それぞれに対し特別なレイアウトの行な
う必要を生ずることなく問題の無いあらゆる配置ができ
る。
【００３４】最後に、復号器はカウンタまたはカウンタ
エレメントに物理的に近く構成できるが、これにより両
者の間の余分なワイヤまたはバス接続の必要が除去でき
る。
エレメントに物理的に近く構成できるが、これにより両
者の間の余分なワイヤまたはバス接続の必要が除去でき
る。
【００３５】本発明の範囲から外れることなく、ここに
記載し図示した装置に多くの変更を与えることができる
ことは明らかである。特に、既に記載したように、本発
明によるワイヤードＯＲ構造は、静的、擬似ダイナミッ
ク（ドミノロジック＋出力ラッチ）、または完全ダイナ
ミック負荷で行なうことができる。更に、記載した内容
とは反対に、ワイヤードＯＲ構造は２重の方法、すなわ
ちコンプリメントロジックＰチャネルトランジスタによ
り構成できる（接地されたプレチャージ、およびターン
オントランジスタが１つある場合出力をハイに切り替え
る評価）。
記載し図示した装置に多くの変更を与えることができる
ことは明らかである。特に、既に記載したように、本発
明によるワイヤードＯＲ構造は、静的、擬似ダイナミッ
ク（ドミノロジック＋出力ラッチ）、または完全ダイナ
ミック負荷で行なうことができる。更に、記載した内容
とは反対に、ワイヤードＯＲ構造は２重の方法、すなわ
ちコンプリメントロジックＰチャネルトランジスタによ
り構成できる（接地されたプレチャージ、およびターン
オントランジスタが１つある場合出力をハイに切り替え
る評価）。
【００３６】同一の計数機能（同一のカウンタ）に対し
多数の計数終了の値を有する方法では、各時間に検出さ
れる計数終了の値は負荷またはプレチャージトランジス
タから下方でも選択でき、従ってそれぞれの復号化され
た計数終了の構成は負荷により与えられる。最後に、多
数の計数機能がある場合、復号器１０はドライバ、出力
および選択回路、または適当なマルチプル分配回路を有
した多数の復号化機能を備えている。
多数の計数終了の値を有する方法では、各時間に検出さ
れる計数終了の値は負荷またはプレチャージトランジス
タから下方でも選択でき、従ってそれぞれの復号化され
た計数終了の構成は負荷により与えられる。最後に、多
数の計数機能がある場合、復号器１０はドライバ、出力
および選択回路、または適当なマルチプル分配回路を有
した多数の復号化機能を備えている。
【図１】本発明による単一の計数終了検出装置の構成
【図２】多数の計数終了検出装置のブロック図
【図３】図２の装置のコンポーネントのレイアウト
【図４】図３のコンポーネントの回路図
１ 装置 ２ 構造 ３ トランジスタ ４ ノード ５ セル ６ カウンタ ７ 負荷 １０ 復号器 １２ マルチプレクサ １３ 出力 １５ Ｐチャネル負荷トランジスタ １６ ラッチエレメント １７ インバータ １８ Ｐチャネルトランジスタ ２０ 出力ノード ２５、２６ ライン ２７ ソースライン ２８、２９ データライン ３２、３３ 選択トランジスタ ３４ ノード ３５ インバータ ３７、３９ 端子 ３８ ドライバ ４０ セット入力 ４１ リセット入力 ４２ 入力 ４３、４４ 出力 ５０ ＮＯＲ回路 ５２ Ｐチャネルプレチャージトランジスタ ５３、５６、５７ トランジスタ ５４ 出力ラッチ ５５、５９ インバータ ５８ 出力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ マッカローネ イタリー国， パレストロ 27030 ビア フォルネース， ８番地
Claims (12)
- 【請求項１】 計数信号（ＡＸi 、ＡＮi ）の所定の構
成を検出する時に計数終了信号（ＥＮＤ）を発生するた
め、前記計数信号が加えられた入力端子を有する復号化
手段を備えており、前記復号化手段が前記所定の構成用
にワイヤードＯＲ構造（２；２′；２″）を備えている
ことを特徴とする、特に不揮発性メモリ用の計数終了検
出装置（１、１′）。 - 【請求項２】 前記ワイヤードＯＲ構造（２、２′；
２″）が一番目、二番目、および制御の端子を有する多
数のトランジスタ（３）を備えており、前記一番目の端
子が一番目の基準電位ライン（接地）に接続されてお
り、前記二番目の端子が出力ノード（４、４j ；２
６′；２６″）に接続され、更に前記制御端子が個々の
計数信号を受け、前記出力ノードが負荷エレメント
（７；１５；５２）を通り二番目の基準電位ライン（Ｖ
DD）に接続されていることを特徴とする請求項１に記載
の検出装置。 - 【請求項３】 前記負荷がスイッチの無い抵抗エレメン
トを含んだ静的負荷（７）であることを特徴とする請求
項２に記載の検出装置。 - 【請求項４】 前記負荷がスイッチ性の負荷（１５；５
２）であることを特徴とする請求項２に記載の検出装
置。 - 【請求項５】 前記スイッチ性負荷が、プレチャージの
段階に前記二番目の基準電位ライン（ＶDD）を通り前記
出力ノード（４j ；２６′；２６″）をチャージするた
め、および前記計数信号の評価段階に前記二番目の基準
電位ラインから前記出力ノードを切断するためにターン
オン信号（Ｓ；ＰＣ）が加えられた制御端子を有するス
イッチエレメント（１５；５２）を備えていることを特
徴とする請求項４に記載の検出装置。 - 【請求項６】 前記出力ノード（４j ；２６′；２
６″）に接続されたストレージ装置（１６；５４）を備
えていることを特徴とする請求項５に記載の検出装置。 - 【請求項７】 異なる計数終了の構成を復号するため共
通の入力端子を有する多数のワイヤードＯＲ構造
（２′；２″）を備えていることを特徴とする請求項２
から６のいずれか１つに記載の検出装置。 - 【請求項８】 前記多数のワイヤードＯＲ構造（２′；
２″）が、一番目の方向に平行に整列された同一のワイ
ヤードＯＲ構造に関係するトランジスタ（３）と、前記
一番目の方向にほぼ直角な二番目の方向に平行に整列さ
れた同一の計数信号（ＡＸi 、ＡＮi ）が加えられた異
なるワイヤードＯＲ構造に関係するトランジスタとを有
する配列（１０）に配置されていることを特徴とする請
求項７に記載の検出装置。 - 【請求項９】 前記配列（１０）が、前記計数信号（Ａ
Ｘi 、ＡＮi ）のそれぞれに対し一組のコンプリメント
データライン（２８、２９）と多数のワイヤードＯＲラ
イン（２６′；２６″）を備え、各ワイヤードＯＲ構造
（２′；２″）に対するワイヤードＯＲラインが前記ト
ランジスタ（３）の前記二番目の端子に接続されてお
り、前記データラインの組が前記二番目の方向に平行に
伸びており、更に前記ワイヤードＯＲラインが前記一番
目の方向に平行に伸びていることを特徴とする請求項８
に記載の検出装置。 - 【請求項１０】 前記ワイヤードＯＲ構造（２′；
２″）の１つを前記出力端子に選択的に接続するため、
前記多数のワイヤードＯＲ構造（２′；２″）と前記検
出装置（１′）の出力端子（２０；４３）の間に置かれ
た選択装置（１２）を備えることを特徴とする請求項７
から９のいずれか１つに記載の検出装置。 - 【請求項１１】 前記選択装置（１２）が前記多数のワ
イヤードＯＲ構造（２′；２″）と前記負荷（１５；５
２）の間に置かれていることを特徴とする請求項１０に
記載の検出装置。 - 【請求項１２】 前記トランジスタ（３）の前記一番目
の端子と前記一番目の基準電位ラインとの間に置かれた
制御スイッチ（５１）を備えることを特徴とする請求項
２から１１のいずれか１つに記載の検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830526A EP0661814B1 (en) | 1993-12-28 | 1993-12-28 | End-of-count detecting device, particularly for nonvolatile memories |
| IT93830526.5 | 1993-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH087585A true JPH087585A (ja) | 1996-01-12 |
Family
ID=8215289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33746494A Pending JPH087585A (ja) | 1993-12-28 | 1994-12-28 | 不揮発性メモリ用計数終了検出装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5594703A (ja) |
| EP (1) | EP0661814B1 (ja) |
| JP (1) | JPH087585A (ja) |
| DE (1) | DE69324258T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106567A1 (ja) * | 2005-03-29 | 2006-10-12 | Mitsubishi Denki Kabushiki Kaisha | スイッチ回路 |
| CN104333372A (zh) * | 2014-09-29 | 2015-02-04 | 宁波大学 | 一种级联式三值低功耗多米诺可逆计数器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW367653B (en) * | 1997-10-02 | 1999-08-21 | Nat Science Council | Division circuit of 4/5 |
| CN103916113B (zh) * | 2012-12-31 | 2017-06-16 | 意法半导体研发(深圳)有限公司 | 一种用于驱动功率晶体管的驱动电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186827A (ja) * | 1989-01-13 | 1990-07-23 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3622987A (en) * | 1969-05-05 | 1971-11-23 | Us Army | Count comparison circuit |
| FR2098921A5 (ja) * | 1970-07-30 | 1972-03-10 | Adret Electronique | |
| US4315108A (en) * | 1975-09-29 | 1982-02-09 | Mostek Corporation | Integrated circuit chip telephone communication system |
| EP0112062A3 (en) * | 1982-12-07 | 1986-10-08 | Stc Plc | Semiconductor memories |
| JPS60100825A (ja) * | 1983-11-08 | 1985-06-04 | Toshiba Corp | オ−ルゼロの検出回路 |
| US4837748A (en) * | 1986-11-13 | 1989-06-06 | Vitelic Corporation | Counting RAM |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
-
1993
- 1993-12-28 EP EP93830526A patent/EP0661814B1/en not_active Expired - Lifetime
- 1993-12-28 DE DE69324258T patent/DE69324258T2/de not_active Expired - Fee Related
-
1994
- 1994-12-28 US US08/365,510 patent/US5594703A/en not_active Expired - Lifetime
- 1994-12-28 JP JP33746494A patent/JPH087585A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186827A (ja) * | 1989-01-13 | 1990-07-23 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106567A1 (ja) * | 2005-03-29 | 2006-10-12 | Mitsubishi Denki Kabushiki Kaisha | スイッチ回路 |
| CN104333372A (zh) * | 2014-09-29 | 2015-02-04 | 宁波大学 | 一种级联式三值低功耗多米诺可逆计数器 |
| CN104333372B (zh) * | 2014-09-29 | 2017-03-15 | 宁波大学 | 一种级联式三值低功耗多米诺可逆计数器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661814B1 (en) | 1999-03-31 |
| DE69324258D1 (de) | 1999-05-06 |
| DE69324258T2 (de) | 1999-09-30 |
| US5594703A (en) | 1997-01-14 |
| EP0661814A1 (en) | 1995-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5999441A (en) | Random access memory having bit selectable mask for memory writes | |
| US10854286B2 (en) | Apparatuses, memories, and methods for address decoding and selecting an access line | |
| US5909125A (en) | FPGA using RAM control signal lines as routing or logic resources after configuration | |
| US4153933A (en) | Single chip MOS computer with expandable memory | |
| JP2818803B2 (ja) | プログラム可能な論理装置 | |
| US7474553B2 (en) | Device writing to a plurality of rows in a memory matrix simultaneously | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| US4318014A (en) | Selective precharge circuit for read-only-memory | |
| US4893281A (en) | Semiconductor memory system with programmable address decoder | |
| JP2573380B2 (ja) | 不揮発性半導体メモリ | |
| JP2919299B2 (ja) | 列電圧保持回路を有する集積回路メモリ | |
| JP4083908B2 (ja) | マルチ−ビットデータを貯蔵するための半導体メモリ装置 | |
| JPH07211077A (ja) | 半導体記憶装置 | |
| US6075721A (en) | Random access memory having bit selectable mask for memory writes | |
| JPS6118833B2 (ja) | ||
| JPH087585A (ja) | 不揮発性メモリ用計数終了検出装置 | |
| US4788460A (en) | Circuit arrangement of sense amplifier for rapid evaluation of logic state | |
| US7378879B1 (en) | Decoding systems and methods | |
| US5134384A (en) | Data coincidence detecting circuit | |
| US6269028B1 (en) | Method and apparatus for multistage readout operation | |
| US6157211A (en) | FPGA using RAM control signal lines as routing or logic resources after configuration | |
| KR100205326B1 (ko) | 입력 버퍼회로 | |
| EP0268288A2 (en) | Semiconductor memory device | |
| US4817033A (en) | Signal detecting circuit | |
| JPH023188A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |