JP2818803B2 - プログラム可能な論理装置 - Google Patents

プログラム可能な論理装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム可能な論理装置の分野に関するも
のであり、更に詳しくいえばEPROMアレイの性能向上に
関するものである。
〔従来の技術〕
消去可能かつプログラム可能な読出し専用メモリ（EP
ROM）が良く知られている。最近、EPROM装置がプログラ
ム可能な論理アレイに組合わされて、プログラム可能な
論理装置（PLD）として一般に知られている装置が構成
されるようになつた。多くの場合に、PLDは消去可能で
もあるから、PLDは消去可能でかつプログラム可能な論
理装置（EPLD）と呼ばれてきた。
一般に、各装置のためのメモリ素子はアレイに構成さ
れ、PLDへの各入力は反転入力と非反転入力に分けられ
る。各入力はメモリアレイマトリツクスの一対の行線を
形成する。行線は典型的には語線と呼ばれる。メモリセ
ルの各列は列線により一緒に結合される。列線は典型的
にはビツト線と呼ばれる。アレイのそれらのビツト線は
メモリアレイから出力を供給するために用いられる。し
たがつて、それらのビツト線の出力はノアゲートの出力
であるが、プール変換を介してｎ項積項と呼ばれる。次
に、それらの積出力は論理和をとられてそれらの積出力
の和を生ずる。入力端子が種々の行線に設けられるメモ
リアレイを用いる技術と、アレイの列からの積出力を加
え合わせる技術とは従来の技術において周知である。そ
れらの技術は米国特許第4,609,986号、第4,617,479号、
第4,124,899号の明細書に記載されている。
各種のPLDが従来知られているが、それらのPLDは、EP
ROMセルをアクセスするために入力線を結合することを
要する。一般に、入力線は浮動ゲートEPROMセルの制御
ゲートへ結合され、セルの出力は、浮動ゲートのプログ
ラムされた状態またはプログラムされていない状態（消
去状態）と、消去状態にある時は入力信号の状態とに依
存する。メモリアレイの入力端子から出力端子へ信号路
がたどられるものとすると、EPROMセルはその信号路内
に含まれることに注目されたい。すなわち、入力信号
は、PLDから出力を得ることができる前にEPROMをアクセ
スしなければならない。信号略中にEPROMセルに存在す
るとPLDの性能、とくに速度と電力の性能が阻害され
る。こうなる理由は、出力を得ることができる前に、与
えられたEPROMをアクセスする必要があること、および
制御ゲートに入力信号が存在した後でのみEPROMセルを
アクセスできることである。
PLDの信号路からメモリセルを除くことができるなら
ば、PLDの性能を向上できることがわかる。
［課題を解決するための手段］ 本発明は、信号路からメモリを除くことによりプログ
ラム可能な論理装置の性能を向上させるための新規なア
ーキテクチヤについて記述するものである。一実施例に
おいては、バツフアされた信号と、その信号の補数信号
を供給するために、レベル変換器とバツフアの組合わせ
へ入力信号が結合される。アレイの各メモリセルの状態
がそれに対応する適切なバツフアの可能化を制御するよ
うに、アレイのメモリが対応するバツフアへ結合され
る。入力信号が供給される前にメモリセルを読出するこ
とができるから、入力信号に応じてPLDから出力を発生
するのに要する時間が短くなる。
別の実施例においては、バツフアから一対の信号を受
けるためにマルチプレクサが結合される。メモリセルは
信号路から再び除去され、入力信号と、その入力信号の
補数信号との間で選択するためにメモリセルのそれぞれ
のマルチプレクサを制御するためにメモリセルの状態が
用いられる。
別の実施例においては、メモリセルの状態がレジスタ
に保持されるように、メモリセルの出力端子がシフトレ
ジスタへ結合される。保持された情報は、バツフアを可
能状態にするために用いられ、または先に述べた実施例
のマルチプレクサを動作させるために用いられる。複数
のシフトレジスタを直列に結合できる。バツフアまたは
マルチプレクサを動作させるために外部プログラミング
信号をシフトレジスタに結合できる。シフトレジスタを
介して外部プログラミングを用いることにより、メモリ
セルを実際にプログラミングすることなしにPLDにプロ
グラムされたセルの状態をPLDにエミユレートさせるこ
とができる。
最後に、バツフア操作を行う部品が、メモリアレイへ
の入力端子の所の代りにメモリセルの場所に直接置かれ
るように、分布バツフア技術が用いられる。
以下に、信号路からメモリセルを除くことによりプロ
グラム可能な論理装置（PLD）の性能を向上させる新規
なアーキテクチヤについて説明する。本発明を完全に理
解できるようにするために、以下の説明においては、特
定のメモリセルおよび回路部品等のような特定の事項の
詳細について数多く述べてある。しかし、そのような特
定の詳細事項なしに本発明を実施できることが当業者に
は明らかであろう。その他の場合には、本発明を不必要
に詳しく説明して本発明をあいまいにしないようにする
ために、周知の回路は詳しく説明しない。
〔実施例〕
PLDの基本的な部品を示すブロツク図が示されている
第１図を参照する。メモリアレイ10への入力端子として
複数の入力端子I0〜Inが結合される。各入力端子I0〜In
が信号をマトリツクスの行線へ供給するように、マトリ
ツクスアレイ状に配置された複数のメモリセルでメモリ
アレイ10が構成される。メモリセルの出力端子はそれの
適切な列線へ結合され、それらの列線は検出増幅器11へ
結合される。検出増幅器11は列からの出力を検出し、列
線の状態に対応する出力を供給する。検出増幅器11の出
力は各種の方法で用いられる。典型的なPLDにおいて
は、検出増幅器11からの出力がマクロセル12へ結合され
る。典型的には、各マクロセル12は、通常は論理和され
る所定数の積項（ｐ項）、に応答して積項の和を供給す
る。マクロセル12からの出力はPLDへ外部で結合され、
メモリセル10へ帰還入力を供給するためにメモリアレイ
10へ結合される。第１図にはマクロセル12が４つだけ示
されているが、実際の数は設計上の選択の問題であり、
メモリアレイ10のサイズとメモリアレイ10のｐ項の群化
とに依存する。検出増幅器10とマクロセル12との動作は
周知である。
次に、複数のメモリセル27で構成され、典型的にはメ
モリアレイ10で構成される従来の回路20の一部が示され
ている第２図を参照する。従来の回路20においては、各
入力I0〜Inがレベル変換器21への入力として結合され
る。第２図に示されているレベル変換器21はインバータ
でもある。レベル変換器21の出力端子は反転バツフア22
の入力端子と非反転バツフア23の入力端子へ結合され
る。各入力端子のために一対の行線を供給するために、
各バツフア22または23の出力端子がそれぞれ行線へ結合
される。たとえば、入力I0に対して、それの対応するバ
ツフア22の出力がメモリアレイの行０線へ供給され、バ
ツフア23の出力が行0/線へ供給される（記号／をここで
は補数を示すために用いる）。通常は、行線はその行の
EPROMセルの制御ゲートへ結合される。更に、ほとんど
のメモリアレイは、入力信号の補数に関連する別の行線
を有する。その別の行線は、この場合には、バツフア23
の出力端子へ結合される行線として示されている。
第２図においては初めの２段と終段だけが示されてい
る。初段は入力端子Ａを有するものとして示され、第２
段は入力端子Ｂを有するものとして示されている。ま
た、第２図の回路20は列０のそれらのメモリセル24だけ
を示す。列０のメモリセル24の出力端子は全て線26へ一
緒に結合される。その線26はビツト線と一般に呼ばれ
る。列０の全てのメモリセル24を一緒に結合すると全て
の入力と、それらの入力の補数入力の全てとのブール・
アンド機能が得られる。第２図の例においては、EPROM
セル30は行０、列０の位置を示すが、EPROMセル31は行
０の補数、列０の位置を示す。EPROMセル32は行１、列
０の位置を示し、EPROMセル33は行１の補数、列０位置
を示す。入力端子ＡとＢに対するメモリセルの列を示す
等価CMOS回路が第３図い示されている。
次に動作を説明する。セル24の列を形成する各EPROM
セル27は、装置がプログラミング中にプログラムされ、
または消去されたままである。与えられたセル27が消去
されている状態すなわちプログラムされていない状態に
あるものとすると、そのセル27の導通と非導通は、それ
の制御ゲートへ加えられる入力信号の状態に依存する。
しかし、与えられたEPROMセル27がプログラムされた状
態にあるものとすると、そのセルは導通状態にされな
い。したがつて、それらの消去されたセルだけが、それ
の制御ゲートへ加えられた入力信号に応答する。EPROM2
7の動作は周知である。
入力信号の状態と、与えられたビツト線26へ結合され
ている各EPROMセルの格納されている状態とに依存する
ある出力を従来の回路20がそのビツト線へ供給すること
に注目すべきである。また、与えられたEPROMセル27が
メモリアレイの実際の信号路中にあることにも注目すべ
きである。たとえば、入力I0に対応する回路20の部分を
調べると、EPROM30と31が実際の信号略に存在すること
がわかる。すなわち、入力線I0に信号Ａが存在すると、
その信号は、EPROMセル30と31の少くとも一方からの出
力をビツト線26へ供給できる前に、その信号ＡはEPROM3
0,31の制御ゲートへ加えられる。入力信号のためにEPRO
M30と31の少くとも一方の導通状態を変えねばならない
とすると、そのメモリセルから適切な出力を供給できる
前に、セルのトランジスタがそれの状態を、非導通状態
から導通状態というように、変えねばならない。トラン
ジスタの状態を導通状態から非導通状態へ、またはその
逆に変えるためにいくつかの時間を要する。ビツト線26
の電圧の振れがより高い電圧とアース電位の間で振れさ
せられるならば、その状態変化に要する時間が大幅に長
くなることがある。すなわち、５ボルトとアース電位の
間の振れに要する時間は、15ボルトとアース電位の間の
振れに要する時間より短い。更に、与えられた列のある
数のセルが同時に導通したとすると、ビツト線26にかな
りの電流が流れ出すことがあり、その結果として、検出
増幅器がそれの定常状態へ復帰できるまでの時間が長く
なる。
メモリセル27の応答時間を短くするため、したがつ
て、PLDの全体の速度を高くするために、回路20のよう
な従来の回路はビツト線をドライブする電流ドライバの
使用を実現した。第２図において、電流ドライバ29が電
源VCCとビット線26の間に結合されている様子が示され
ている。典型的にはトランジスタ装置である電流ドライ
バ29は、装置の高速動作モード中に定常電流を供給する
ためにオン状態を維持する。定常状態の下においては、
ビツト線は所定のバイアス点へバイアスされる。メモリ
セルが導通状態になると、ビット線26へ結合されている
検出増幅器はそのバイアス点からの変化をビツト線26に
おける状態変化として検出する。しかし、この技術は大
きな欠点がある。より高速の動作を行うことができる
が、電流ドライバ29が連続して動作するからPLDのため
に非常に大きい電流を必要とする。この電流増加はより
多くの電力と付加電力を消費する必要があることを意味
する。
次に、EPROMセル27aを信号路から除去する本発明のア
ーキテクチヤが示されている第４図を参照する。EPROM3
0a,31a,32a,33aは第２図と第３図に示すEPROMセル30〜3
3に等しいが、添字ａをつけて示す。しかし、第４図の
回路においては、各EPROMセルの制御ゲートへは５ボル
トのような電圧が供給される。その電圧は、そのセルが
消去されているならば、そのセルを導通状態にする。レ
ベル変換器／バツフア（以下、単にバツフアと記す）37
または38を可能状態にするために、種々のセル27aの出
力端子はビツト線ではなくてそれぞれのバツフア37また
は38へ結合される。各入力I0〜In（第４図にはI0とI1だ
けが示されている）が反転レベル変換器／バツフア37へ
結合され、各入力は非反転レベル変換器／バツフア38へ
も結合される。バツフア37と38は別々のレベル変換器お
よび別々のバツフアで構成できる。バツフア37,38の出
力端子は、同じ列の他のバツフア37,38からの出力端子
とともにビツト線26aへ結合される。第４図に示す回路
においては、各出力端子対は一緒に結合され、それから
アンドゲートの入力端子として結合される。そのアンド
ゲートはそれの入力端子へ供給される全ての項の論理積
をとる。第４図において、２つの入力I0とI1が出力端子
においてアンドゲート35により組合わされて、信号Ａと
Ｂに対する演算子論理を決定するための積項を供給す
る。
各EPROMセル27aが消去されている時だけ、バツフア37
または38を可能状態にするために、各EPROMセル27aはバ
ツフア37または38へ結合される。たとえば、第４図にお
いて、バツフア41はセル30aの状態により可能状態にさ
れ、バツフア42はセル31aの状態により可能状態にされ
る。Ａが入力I0として示されている。セル30aの消去さ
れた状態のためにバツフア41が可能状態にされたとする
とA/が出力端子に現われ、セル31aの消去された状態の
ためにバツフア42が可能状態にされたとするとＡが出力
端子に現われる。メモリセル30aと31aがプログラムされ
たとすると、入力信号は出力に対して何の作用も及ぼさ
ない。何らかの理由でメモリセル30aと31aが消去状態に
あるとすると、２つの直列ｐ形トランジスタ39a,39bが
導通状態にあるためにバツフア41,42の出力線が引下げ
られる。トランジスタ39a,39bのゲートはメモリセル30
a,31aへそれぞれ結合される。各入力に対する各メモリ
セル対は同等に動作する。アンドゲート35を使用するこ
とにより、論理積をとられる所定数の入力が選択され
る。
第４図にはEPROM27aだけが示されており、図示を簡単
にするためにそれの負荷トランジスタは示していないこ
とに注目すべきである。しかし、第４図および後の図に
示されているEPROMセルは正しく動作するために負荷ト
ランジスタを必要とする。それらの負荷トランジスタは
第３図に装置29として示され、第８図には装置61として
示されている。
本発明のアーキテクチヤは装置の信号路からEPROMメ
モリセル27aを除くことがわかる。すなわち、各EPROMセ
ル27aはそれぞれのバツフア37または38の可能化を制御
する。EPROMセル27aは信号路から除かれるから、メモリ
アレイの入力端子に入力信号が供給される前に、各EPRO
Mはそれのそれぞれのバツフア37または28の可能化また
は不能化を行うことができる。それから、与えられた入
力線I0〜Inに入力が供給されると、ビツト線26aへ正し
い出力を供給するために、それぞれのバツフアを介して
それを結合する必要があるだけである。入力信号が供給
される前にEPROMセル27aをアクセスできるから速度を高
くできる。
次に、本発明を実施する別の回路40が示されている第
５図を参照する。各入力端子は、第４図の回路と同様
に、バツフア37,38へ結合される。第５図にはただ２つ
の入力I0とI1が示されているが、入力の実際の数は純粋
に設計上の選択である。各バツフア37,38は入力信号を
反転した出力と、反転しない出力をそれぞれ供給する。
バツフア37,38の出力端子は、第４図の回路とは異つ
て、一緒には結合されない。その代りに、バツフア37,3
8の各セツトはマルチプレクサ（MUX）43への入力として
結合される。マルチプレクサ43のどの入力端子がそれの
出力端子へ結合するかの選択は、それのMUX43へ結合さ
れているEPROMセル27bの格納されている状態により決定
される。たとえば、入力I0に対して、セル27bがプログ
ラムされた状態にあるとすると、それはMUX48に入力Ａ
またはA/の１つを選択させ、セル47が消去された状態に
あるとすると、それは他の入力ＡまたはA/をそれぞれ選
択する。
回路40において、与えられた列一行位置に対してMUX4
3の動作を制御するために１つのEROMセル27bが利用され
ることに注目されたい。MUX43の出力はそれのそれぞれ
のアンドゲート44への入力として結合される。その出力
は積項を検出増幅器へ供給する。与えられたアンドゲー
ト44へ結合される入力の数は積項の数を決定すること、
およびそれは単なる設計上の選択であることを理解すべ
きである。回路40は信号路中にマルチプレクサ43に関し
て付加装置を含むが、ある入力と、その入力の補数の間
で選択するために各MUX43を選択するのに２つのEPROMセ
ルを必要とするから、EPROMセルの実際の数は半分に減
少させられたことに注目されたい。また、PLDの速度を
高くするためにEPROMセル27bは信号路からいぜんとして
除されることに注目すべきである。
次に、第４図の回路の別の実施例が示されている第６
図を参照する。また、ただ２つの入力がＡおよびＢとし
て示されているが、実際の数は設計上の選択の問題であ
る。第６図の回路45の各入力端子はバツフア37,38へ結
合され、それらの入力は入力信号の反転出力と非反転出
力をそれぞれ供給する。それらの出力は一緒に結合され
て入力をアンドゲート49へ供給する。アンドゲート49の
出力はオアゲート48への入力として結合される。その出
力は積項の和を供給する。いくつかの等しいアンドゲー
トの出力がオアゲート48への入力として結合される。積
項の実際の構成は再び任意であり、第６図に示されてい
るアンドゲートの構成は単なる例である。ブール交換に
より他の論理ゲートが等しい論理機能を提供できること
に注目されたい。
回路45の別の実施例は、各バツフア37または38を可能
状態にするために、シフトレジスタをEPROMセル27aと組
合わせて用いる。第４図に示す回路とは異つて、各EPRO
Mセル27aをバツフア37または38へ直結する代りに、EPRO
M27aの出力はシフトレジスタ49へ結合される。すなわ
ち、セル30aは出力をシフトレジスタ50へ供給するため
に結合され、セル31aはシフトレジスタ51へ結合され、
セル32aはシフトレジスタ52へ結合され、セル33aはシフ
トレジスタ53へ結合される。各シフトレジスタ49の出力
はそれの対応するバツフア37または38へ結合される。た
とえば、シフトレジスタ50はバツフア41へ結合され、シ
フトレジスタ51はバツフア52へ結合される。更に、EPRO
Mセルの与えられた列が全て直列結合されて、シフトレ
ジスタ50の出力がバツフア41へ結合されるばかりでな
く、シフトレジスタ51への入力としても結合される。シ
フトレジスタ51の出力はバツフア42と、列の次のバツフ
アに対する対応するシフトレジスタ等とへ結合される。
列の第１のメモリセル30aに対応する最初のレジスタ50
は外部入力を受け、列の最後のメモリセルに対応する最
後のレジスタは外部で使用する出力を供給する。各メモ
リ列に対して一連のシフトレジスタ49が設けられる。
動作時には、入力信号を供給する前にEPROMセル27aの
出力をそれのそれぞれのバツフア37または38に保持する
ためにシフトレジスタ49が用いられる。各EPROMセル27a
の格納されている状態は、各メモリセル27aの出力をそ
れの対応するシフトレジスタ49に保持させることにより
決定される。シフトレジスタ49がそれの対応するメモリ
セル27aからの出力を保持すると、各メモリセルの読出
しが終らされ、読出し動作を終了できる。すなわち、情
報がシフトレジスタ49に保持されたとすると、メモリセ
ル27aはもはや導通する必要はなく、全てのセルの動作
を停止させることができる。メモリセル27aの動作を停
止させることにより電力が節約される。その保持された
情報は各シフトレジスタ49からの出力として対応するバ
ツフア37または38へ供給される。この点で、入力信号を
入力端子へ供給できる。メモリセル27aは信号路に再び
ないことに注目されたい。
保持がシフトレジスタ49から必要とされる全てである
とすると、シフトレジスタ49の代りにラツチを使用でき
る。しかし、この別の実施例においては、シフトレジス
タ49は付加目的のために用いられる。試験、評価および
デバツギングのようなある目的のためには、PLDのプロ
グラミング動作を迅速に変更することが有利であること
を理解すべきである。たとえば、EPROMセルを用いる従
来のPLD装置においては、装置の性能評価を行うため
に、与えられたプログラミングパターンを各種のEPROM
セルにプログラムする必要がある。このプログラミング
パターンを変更するものとすると、セルを消去し、それ
から再プログラムしなければならない。典型的な紫外線
（UV）EPROMにおいては、消去し、新しいパターンを再
プログラムするために１時間かかる。最近のフラツシユ
EPROMセルを用いても、消去およびパターンの再プログ
ラムに１秒かかることがある。本発明の回路により、再
プログラミングに要する時間を１パターン当り10-5秒の
オーダーまでも短縮できる。
パターンの再プログラミングに要する時間をそのよう
に短くするためにシフトレジスタ49が用いられる。セル
27aを再プログラミングする代りに、希望のプログラミ
ングパターンが外部から入力される。メモリセルからの
出力をエミユレートするために、情報はレジスタ列49に
直列に桁送りされる。メモリセル27aを再プログラミン
グする代りに、情報は各シフトレジスタに保持される。
この保持動作が終ると、回路45は、メモリセル27aがプ
ログラムされるかのように、入力信号に応答する。EPRO
Mセルの消去とプログラミングよりはるかに速くシフト
レジスタは動作するから、速度性能が得られる。
更に、回路45のEPROMセル27aとシフトレジスタ49の構
成は、与えられたメモリセルから保持され、かつ後で異
なる行の列素子に対応するバツフアへ加えられた情報を
桁送りすることもできる。また、直列結合されているソ
フトレジスタ49の列がメモリセルの各列のために設けら
れることも理解すべきである。更に、シフトレジスタ列
中の最後のシフトレジスタの出力端子は出力を装置の外
部へ供給できる。その出力は、EPROMセル27aに格納され
ている情報に対応するデータ列を供給する。
次に、第５図に示されている回路40のシフトレジスタ
の構成が示されている第７図を参照する。レベル変換器
／バツフア37,38と、MUX43と、アンドゲート44とは第５
図に示されている回路５に含まれているそれらの素子と
それぞれ等しく機能する。しかし、回路55においては、
MUX43がEPROMセル27bへ直結される代りにEPROMセル27b
の出力がシフトレジスタ49bに保持される。EPROM27bと
シフトレジスタ49bは第６図に示されている同じ部品と
等しく機能する。しかし、第７図においては、回路にお
けるのと同様に、MUX43を制御するために１つのEPROMセ
ルだけが用いられる。EPROMセル27bの出力はそれの対応
するシフトレジスタ49bに保持される。それは、各MUX43
の２つの入力のうち、それの出力端子へ結合すべき１つ
の入力を選択する。第６図の回路と同様に、外部入力を
シフトレジスタへ供給できる。シフトレジスタ49bへ供
給された外部入力により、個々のEPROMセル27bにプログ
ラミング情報を格納する必要なしに、より高速のプログ
ラミング動作を行うことができる。また、アンドゲート
44が４つの入力端子を有するものとして示されている
が、積項を形成する入力の実際の数は設計上の選択の問
題である。
次に、第６図の回路45を相補金属−酸化物−半導体
（CMOS）回路で構成した例を示す第８図を参照する。回
路60は１つの信号路、図示の例ではA1に対応する部品だ
けを示す。電圧Vccと、この場合にはアースであるVssの
間で、EPROMメモリセル27bと直列にｐ形トランジスタ61
が結合される。そのトランジスタ61とセル27bはクロツ
ク制御されるCMOSトランジスタ対として動作する。クロ
ツク信号φ２がトランジスタ61のゲートとフリツプフロ
ツプ62の負荷入力端子とへ加えられる。メモリセル27b
の出力端子（メモリセル27bのドレインにある）はDL入
力としてＤ形フリツププロツプ62へ結合される。フリツ
プフロツプ62はφ２によりロードされるラツチとして動
作するが、それのDS入力端子は前段の入力端子へ結合さ
れ、それの出力端子は次段のDS入力端子へ結合されて、
Ｄ形フリツプフロツプ62がシフトレジスタとして動作で
きるようにする。第２のクロツク信号φ１がＤ形フリツ
プフロツプ62へ結合されて、そのフリツプフロツプをク
ロツク制御する。
トランジスタ63〜66はMUX43として動作する。トラン
ジスタ63と65はｎ形であり、トランジスタ64と66はｐ形
である。トランジスタ63と64は一緒に導通状態になつ
て、信号Ａを送ることができるようにする。トランジス
タ65と66は交互に導通して信号A/を出力端子へ結合でき
るようにする。レジスタ62の非反転出力端子がトランジ
スタ63,66のゲートへ結合される。レジスタ62の反転入
力端子がトランジスタ64,65のゲートへ結合される。し
たがつて、動作時には、非反転出力Ｑが高いとするとト
ランジスタ63と64が導通し、他の状態ではトランジスタ
65,66が導通する。
動作時には、クロツク信号φ２が低くなると、メモリ
セル27bに格納されている情報が用いられる。メモリセ
ル27bは消去状態にあれば導通し、プログラムされてお
れば導通しない。メモリセル27bの出力が安定させられ
ると、クロツク信号φ２はその情報をレジスタ62に保持
させる。そうすると、メモリセル27bに格納されている
情報の読出しを継続するためにはクロツク信号φ２を高
い状態に保つ必要はない。レジスタ62に保持されている
情報は一対のCMOSトランジスタ63−64または65−66を導
通させて、信号ＡまたはA/を通させる。
次に、第１図に示されているメモリアレイ10に等しい
メモリアレイ10aが示されている第９図を参照する。こ
のメモリアレイ10aは、列71に並べられた複数のメモリ
セル27cを有する。従来のアーキテクチヤ、たとえば第
２図の回路20、においては、ただ１組のレベル変換器21
およびバツフア22,23がI0のような各入力線のために用
いられる。バツフア22,23の出力端子がそれぞれの行線7
2,73へ結合される。それらの後線は対応するセル行へ結
合される。この従来技術は本発明の回路により容易に実
現できるが、第10図に用いる別のアーキテクチヤが用い
られる。
次に、列71aに配置された複数のメモリセル27dを有す
るメモリアレイ10bが示されている第10図を参照する。
入力線I0が各列71a内の対応するメモリセル27dの行へ結
合される。しかし、この別のアーキテクチヤでは、バツ
フア37,38が各メモリセル領域74に分布されるから、第
９図に示されているような完全な行線のために一対のバ
ツフアを有する代りに、第10図のアーキテクチヤは、破
線75で示すように各メモリ場所74にバツフア37,38を含
む。第10図に示す分布アーキテクチヤは、第９図に示す
２本の行線72,73ではなくて、１本の行線76を要する。
この分布により、行線の数が減少することと、各メモリ
場所74に異なるバツフア構成を設けることができるとい
う利点が得られる。好適な実施例ではバツフア37と38を
分布させ、かつMUX43とシフトレジスタ49を用いるなら
ばそれらの装置も分布させるが、本発明を実施するため
に従来の２本の線72と73を用いる技術を容易に実現でき
ることを理解すべきである。
本発明のアーキテクチヤを用い、EPROMセルをそれの
信号路から除いた特定のPLDについて説明したが、この
技術は他の装置で容易に実現でき、PLDに限定されるも
のではないことを理解すべきである。更に、説明したメ
モリセルのためにEPROM以外のメモリ装置を容易に使用
できる。また、第４図乃至第７図に示すEPROMセルは正
しい動作を行うために負荷トランジスタを必要とする
が、図面を複雑にしないために負荷トランジスタは含め
なかつた。EPROM装置のためのそのような負荷装置は周
知である。第８図にはトランジスタ61がCMOSトランジス
タとして示されている。したがつて、第４図乃至第７図
においてトランジスタとしてCMOSトランジスタを用いる
ためには、負荷装置として動作させるためにｐ形トラン
ジスタがVccと各メモリセルの出力端子の間に結合され
る。更に、第４図にトランジスタ39aと39bにより示され
ている実施例を他の図に示す回路に容易に用いることが
できる。
【図面の簡単な説明】
第１図はプログラム可能な理論装置の基本的な部品を示
すブロツク図、第２図はメモリセルが信号路中にあるよ
うなメモリアレイの素子を示す従来の技術の回路図、第
３図はメモリアレイへの２入力に対する第２図の等価回
路図、第４図は信号路からメモリセルが除かれている本
発明のアーキテクチヤを示す回路図、第５図は信号路か
らメモリセルが除かれ、信号路中のマルチプレクサを制
御するためにメモリセルを用いる本発明の別の実施例の
回路図、第６図はメモリセルに格納されている状態を保
持するためにシフトレジスタを用いる、第４図に示すア
ーキテクチヤを示す回路図、第７図はメモリセルの状態
を保持するためにシフトレジスタを用いる、第５図に示
すアーキテクチヤの回路図、第８図は第７図に示すアー
キテクチヤにおいてラツチを用いる１つの実施例を示す
回路図、第９図はメモリアレイへの１つの入力端子にお
ける非分布バツフア段の実施例を示す略図、第10図は本
発明で用いられる分布バツフア技術を示すブロツク図で
ある。 10……メモリアレイ、11……検出増幅器、12……マクロ
セル、27a〜ｃ……メモリセル、30a,31a,32a,33a……EP
ROMセル、37,38,42……バツフア、（49）50,51,52,53…
…シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/177

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の入力端子と、それらの入力端子にお
    いて動作する内蔵プログラムにより決定される複数の出
    力端子とを有するプログラム可能な論理装置（PLD）に
    おいて、 前記プログラムを格納する複数のメモリセルと、 前記入力端子をバッファする複数のバッファと、 を備え、各前記入力端子は少なくとも１つの前記バッフ
    ァへ結合され、入力信号を通すために各前記バッファを
    可能状態にするために、各前記バッファに対して、対応
    する１つの前記メモリセルが結合され、各前記バッファ
    の可能化は前記対応するメモリセルに格納されている状
    態により決定されることを特徴とするプログラム可能な
    論理装置。
  2. 【請求項２】複数の入力端子と、それらの入力端子にお
    いて動作する内蔵プログラムにより決定される複数の出
    力端子とを有するプログラム可能な論理装置（PLD）に
    おいて、 前記プログラムを格納するためにアレイ状に配置された
    複数のメモリセルと、前記入力端子をバッファする複数
    のバッファと、 を備え、各前記入力端子は一対の前記バッファへ結合さ
    れ、前記一対のバッファはインバータと非インバータで
    あり、入力信号と、その入力信号の補数とを通すために
    各前記バッファを可能状態にするために、各前記バッフ
    ァに対して、対応する１つの前記メモリセルが結合さ
    れ、各前記バッファの可能化は前記対応するメモリセル
    に格納されている状態により決定されることを特徴とす
    るプログラム可能な論理装置。
  3. 【請求項３】複数の入力端子と、それらの入力端子にお
    いて動作する内蔵プログラムにより決定される複数の出
    力端子とを有するプログラム可能な論理装置（PLD）に
    おいて、 前記プログラムを格納する複数のメモリセルと、 複数のバッファであって、その少なくとも１つへ各前記
    入力端子が結合されている、複数のバッファと、 各前記入力端子に対応するバッファへおのおの結合され
    る複数のマルチプレクサ（MUX）と、 を備え、入力信号を通すために各前記MUXへの入力端子
    を選択するために、各前記MUXに対して、対応する１つ
    の前記メモリセルが結合され、前記MUXの選択は前記対
    応するメモリセルに格納されている状態により決定され
    ることを特徴とするプログラム可能な論理装置。
  4. 【請求項４】複数の入力端子と、それらの入力端子にお
    いて動作する内蔵プログラムにより決定される複数の出
    力端子とを有するプログラム可能な論理装置（PLD）に
    おいて、 前記プログラムを格納するためにアレイ状に配置された
    複数のメモリセルと、前記入力端子をバッファする複数
    のバッファと、 入力信号とそれの補数を受けるために対応する一対のバ
    ッファへおのおの結合される複数のマルチプレクサ（MU
    X）と、 を備え、各前記入力端子は一対の前記バッファへ結合さ
    れ、前記一対のバッファはインバータと非インバータで
    あり、対応する入力またはその補数を選択するために、
    各前記MUXに対して、対応する１つの前記メモリセルが
    結合され、前記MUXの選択は前記対応するメモリセルに
    格納されている状態により決定されることを特徴とする
    プログラム可能な論理装置。
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