JPS5846797B2

JPS5846797B2 - 半導体メモリ

Info

Publication number: JPS5846797B2
Application number: JP57058304A
Authority: JP
Inventors: 弘岩橋; 清吾鈴木
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-04-09
Filing date: 1982-04-09
Publication date: 1983-10-18
Also published as: JPS589294A

Description

【発明の詳細な説明】本発明は半導体メモリに係わり、特に静止（スタティッ
ク）メモリにおける列線（データ線）部の改良に関する
ものである。

第１図は従来の代表的な半導体メモ’Ｊ（ＭＯ８静止メ
モリ）を示す概略図である。

図において１はアドレス人力Ａ。

ｙＡｌ、Ａ２・・・・・・をデコードするＸデコー
ダ、２ｏ、２□、２□、・・・−・・はこのＸデコーダ
に接続される行線、３ｏ、３□、・・・・・・ハ列線、
４．４．・・・・・・はＭＯＳ）ランジスタよりなるメ
モリセル、５ｏ、５□、・・・・・・は列選択用ＭＯ８
）ランジスタ、６はアドレス人力ａ。

、ａｌ、Ａ２・・・・・・をデコードしトランジ
スタ５°、５□２曲・・を選択的に駆動するＹデコーダ
、γは列線３°、３□、・・曲のデータ検出を行なう電
圧センス回路である。

第２図は従来の半導体メモリの他の例で、センス節点が
メモリセルの列線に直接的に接続された場合の例である
。

この場合例えば列線３°にはこれを選択するためのＭＯ
Ｓ）ランジスタ８°、８□。

８２、・・・・・・が接続され、各列線はノア回路８を
介してセンス回路７に接続される。

上記第１図、第２図のメモリの動作は、メモリアレイに
おける列線及びセンス接点がプルアップトランジスタ（
図示せず）によって充電される。

ソシテアレイの列線が選択されたメモリセルに結合され
ると、列線及びセンス節点の電荷がメモリセルの２進状
態に応じて放電する。

するとセンス節点に結合されている電圧センス回路が列
線の電位を検出し、メモリセルの２進状態を検出した信
号を発生するものである。

上記のような従来の回路においては、プルアップトラン
ジスタの導通抵抗が小さいとプルアップトランジスタは
列線を迅速に充電し、データ読出しを速くする。

ところが導通抵抗が小さいと、プルアップトランジスタ
が放電に抵抗するから、列線の放電は遅くなる。

このように、列線の放電中は高抵抗のプルアップトラン
ジスタが望ましく、また充電するためには低抵抗のプル
アップトランジスタが望ましいが、両方を同時に満足す
ることはできないので、一般に許容できる充放電時間に
は妥協が必要である。

本発明は上記実情に鑑みてなされたもので、プルアツブ
トランジスタつまり負荷素子の抵抗値を可変とすること
により、列線への充電つまりプリチャージ時には前記負
荷素子の抵抗値を小としてプリチャージを早く行なわせ
、かつ列線の放電時には前記負荷素子の抵抗値を犬とし
て列線への充電を阻止するように作用させ、これにより
データの読出しが早（行なえるようにした半導体メモリ
を提供しようとするものである。

以下第３図を参照して本発明の一実施例を説明する。

本実施例は第１図の場合に対応しているので、対応する
個所には同一符号を用いる。

また以下説明するＭＯＳ）ランジスタは全てＮチャネル
型でかつ特に指定しない限りエンハンスメント型のもの
を用いているものとして、又正論理とする。

第３図において列線３°は、列選択用ＭＯ８）ランジス
タ５°を介して電圧センス回路７に接続され、また列線
３°はプルアップトランジスタとして用いられるデプレ
ッション型負荷ＭＯ８）７ンジスタ１１、例えばエンハ
ンスメン）４ＭＯ８）ランジスタ（デプレッション型で
もよい）１２を並列に介して＋Ｅ（正電源）に接続され
る。

列線折用トランジスタ５°の列選択信号はＹ。

であり、またトランジスタ１２はそのゲート信号Ａで抵
抗値が制御される。

列線３°とアース間には多数のメモリセルを形成するＭ
ＯＳ）ランジスタ４□、４□、・・・・・・が配置され
るが、ここで示されるトランジスタ４□のドレイン側は
オープン状態である。

トランジスタ４□、４２．・・・・・・に供給される行
選択信号はＸ。

、Ｘｌ、・・・・・・である。なお電圧センス回路７は
列選択用ＭＯ８）ランジスタ５□ 、・・・・・・を介
してそれぞれ対応する列線に接続されている。

上記構成を有したメモリにおいて、列線３°の充放電を
制御する信号Ａは、第４図の波形図にも示される如く本
メモリのアドレス信号ＡＤ１の切換わり目に発生する。

この信号Ａのパルス巾は、列線がプリチャージ（充電）
されるに要する時間と、アドレス切換え後Ｘ（行）デコ
ード信号（又はＹデコード信号）が行線（又はトランジ
スタ５ｏ、５、・・・・・−）に伝わる時間とのうち、
長い方の時間に合わせて決定される。

信号Ａが高レベル（この場合“１”レベル）の間はトラ
ンジスタ１２は導通して列線３°への充電が行なわれる
。

この時負荷素子１１も導通状態であるから、列線へのプ
リチャージは両トランジスタ１１．１２を通じて行なわ
れることとなり、充電時の抵抗値は、トランジスタ１２
の無い場合に比べて小となる。

尚トランジスタ１２のオン抵抗を小さく選べば充電時の
抵抗も小さくなる。

従って列線のプリチャージ（充電）に要する時間は、従
来に比べて大巾に短くなるものである。

一方、信号Ａが低レベル〔この場合は“０”レベル）の
間はトランジスタ１２は非導通であるので、この時の抵
抗値はトランジスタ１１の抵抗値だけとなる。

トランジスタ１１は列線３°の″″１′１′１′１′ル
ベル保持ので、抵抗値は犬の方がよい。

従ってメモリセル（例えば４□ ）による列線の放電は
速やかに行なわれ、しかもトランジスタ１１０オン抵抗
が犬であることにより、信号Ａが”０”レベルである間
の電力消費は極小となるものである。

また本発明は、メモリセルが接続される列線に、プリチ
ャージを助けるトランジスタ１２を接続し、トランジス
タ１１および１２の双方から並列的にプリチャージを行
なわせることにより迅速なプリチャージを行なわせ、ま
た列線の放電時にはトランジスタ１２を非導通状態とし
て、迅速な放電が行なえるようにしたものである。

すなわちトランジスタ１１をプリチャージにも利用する
ことにより、プリチャージ用トランジスタと、メモリセ
ルに対する負荷トランジスタの両方の機能を兼用させる
ようにしたものである。

このため、本発明によれば、第１０図の如く、プリチャ
ージ終了の判定は、列線電位検出のための電圧センス回
路のセンスレベルの上側イあるいは下側口のどちらでも
よい。

このため、動作マージンが広くなり、また製造時の種々
の条件のバラツキにも強くなるというメリットがある。

すなわち、第１０図口の様に、フリチャーシカ電圧セン
ス回路のセンスレベル以下の所で終了しても、メモリセ
ルに１′のデータが記憶されていれば、トランジスタ１
１により列線が充電されセンスレベルを越えることが出
来る。

また、メモリセルに”０”のデータが記憶されている時
は、メモリセルによりすみやかに列線は放電される。

イの様に、プリチャージがセンスレベルを越えた所で終
了した時は、メモリセルに′０”のデータが記憶されて
いれば、列線はメモリセルにより放ｔされ、列線電位が
センスレベルより下がった所で、データは読み出される
。

またメモリセルに”１”のデータが記憶されている時は
、トランジスタ１１により列線ばさらに充電されデータ
は電圧センス回路から出力される。

このように、本発明によれば、プリチャージは、電圧セ
ンスｌのセンスレベルの上側でも下側でもよく、特に下
側の時は、トランジスタ１１があるためこれにより列線
は、充電され迅速に正確なデータを読み出すことが出来
る。

第５図は上記信号Ａを得るための回路である。

即ちアドレス信号ＡＤ１を排他的論理回路２１の一方の
入力端に供給し、アドレス信号ＡＤ１を遅延回路２２を
介して排他的論理和回路２１の他方の入力端に供給する
。

この回路２１の出力端はノア回路２３の入力端に接続し
、この回路２３から信号Ａを得るようにしたもので、こ
の回路によれば、遅延回路２２の遅れ時間分のパルス幅
（この幅は第３図の場合と同様）をもった信号Ａを得る
ことができる。

ノア回路２３の入力端には、排他的論理和回路２１．遅
延回路２２と同様の回路が１個、つまり本メモリのＸ（
行）デコーダとＹ（列）デコーダの入力数を合わせた数
だけ接続されるものである。

上記第５図の回路は排他的論理和回路２１があるため、
２人力ノア回路が４個はど必要となって構成が複雑化さ
れるので、これをもつと簡単にしたのが第６図である。

この回路は、デプレッション型トランジスタ３１、エン
ハンスメント型トランジスタ３２、容量３３で、立上り
が遅くかつ立下りが早いインバータ３４を形成し、アド
レス入力ＡＤ１を必要時間かけて反転しその出力ａを、
デプレッション型トランジスタ３５、エンハンスメント
型トランジスタ３６，３７よりなるノア回路３８のトラ
ンジスタ３６のゲート入力とする。

またアドレス入力ＡＤ１を、デプレッション型トランジ
スタ３９、エンハンスメント型トランジスタ４０よりな
るインバータ４１で反転し、デプレッション型トランジ
スタ４２．エンハンスメント型トランジスタ４３、容量
４４で、立上りが遅くかつ立下りが早いインバータ４５
を形成し、反転入力すを必要時間かげて反転し、その
出力Ｃをノア回路３８のトランジスタ３７のゲート人力
とする。

ノア回路３８の出力ＡＤ１′はインバータ３４または４
５の出力が所定値に立上るまでの時間幅を有したパルス
となり、ノア回路４６、インバータ４７を介して信号Ａ
が得られるものである。

第７図は以上の動作を示すタイミングチャートである。

なおここではインバータ３４，４５０負荷ＭＯ８）ラン
ジスタのオン抵抗を犬にして信号ａ、ｅが”１”になる
時間を遅くしているが、逆に“０”になる時間が遅くな
るように形成してもよく、この場合インバータ４７は不
要になる。

また上記信号Ａを得る回路は本メモリを構成するＬＳＩ
の内部に形成するか、外部に形成するかは自由である。

第８図は本発明の他の実施例で、第２図の場合に対応し
、センス節点が列線に直接的に接続されたＲＯＭを示し
ている。

本実施例において前実施例と対応する個所には同一符号
を付して説明を省略する。

第８図の回路構成では、列線３°の選択された状態にお
いてトランジスタ８°、８□、・・・・・・がすべでオ
フ状態（ｙｏ＝ｙｘ−・・・・・・“０”）になってい
る。

従ってｙ。、ｙｌ、・・・・・・が”０“の時が列線３
°に選択された状態であり、ｙｏ、ｙｌ、・・・・・・
のどれか１つ以上が１１”の時には列線３°は選択され
ず、別の列線が選択されている。

また実施例では半導体メモリをＮチャネル型ＭＯ８）ラ
ンジスタで形成したが、電源の極性等を考慮することに
よりｐチャネル型ＭＯ８）ランジスタで形成することも
できる。

また第９図のように、第８図の負荷素子の配置を第３図
の如きメモリに適用することもできる。

従って以上説明した如く本発明によれば、列線に接続さ
れる負荷素子の抵抗値を充放電に対応させて変化させる
ようにしたので、データの読出しが早く行なえる半導体
メモリを提供できるものである。

【図面の簡単な説明】

第１図、第２図はＭＯ８半導体メモリの概略的回路図、
第３図は本発明の一実施例の回路図、第４図は同回路の
作用を示すタイミングチャート、第５図、第６図は同回
路の一部詳細図、第７図は第６図の回路の作用を示すタ
イミングチャート、第８図及び第９図は本発明の他の実
施例の回路図、第１０図は本発明の実施例の作用効果説
明図である。２ｏ、２□・・・・・・行線、３ｏ、３□・・・・・・
列線、４□。４２・・°°°・メモリセル、５．、５１．８．、８□
・・・・・・列選択用ＭＯ８）ランジスタ、７・・・・
・・電圧センス回路、１１・・・・・・第１の負荷素子
、荷素子、Ａ・・・・・・制御信号。１２・・・・・・第２の負

Claims

【特許請求の範囲】

１行線と、この行線により選択的に駆動されるメモリ
セルと、このメモリセルに接続される列線と、この列線
に接続される電圧センス回路と、アドレス信号の変化に
よりパルス信号を発生するパルス信号発生手段と、前記
列線に接続される第１及び第２のトランジスタとを具備
し、前記第１のトランジスタと前記パルス信号により導
通制御して前記列線を充電し、前記第１のトランジスタ
の非導通時に前記メモリセルのデータに応じて前記列線
を放電或いは充電し、この充電を前記電圧センス回路の
出力電位に関係なく前記第２のトランジスタで行なうこ
とを特徴とする半導体メモリ。