JPH0264997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0264997A JPH0264997A JP63216064A JP21606488A JPH0264997A JP H0264997 A JPH0264997 A JP H0264997A JP 63216064 A JP63216064 A JP 63216064A JP 21606488 A JP21606488 A JP 21606488A JP H0264997 A JPH0264997 A JP H0264997A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000001514 detection method Methods 0.000 claims description 20
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 7
- 230000003068 static effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
Ｅ３ ｒ −ＭＯ８構造のＦＲＯＭに関し、少ないチッ
プ面積で構成でき、アクセス時間を高速化し、又、低電
力でかつ高信頼性を実現することを目的とし、 アドレス信号の切換りを検出するアドレス変化検出回路
と、メモリセルアレイの複数のビット線が接続されてお
り、アドレス変化検出回路からの検出信号に応じて負荷
の大きさが変化するり変負荷回路と、可変負荷回路と複
数のビット線との間に設けられており、アドレス信号に
応じて複数のビット線を選択するビット線選択回路とを
有してなる構成とする。
プ面積で構成でき、アクセス時間を高速化し、又、低電
力でかつ高信頼性を実現することを目的とし、 アドレス信号の切換りを検出するアドレス変化検出回路
と、メモリセルアレイの複数のビット線が接続されてお
り、アドレス変化検出回路からの検出信号に応じて負荷
の大きさが変化するり変負荷回路と、可変負荷回路と複
数のビット線との間に設けられており、アドレス信号に
応じて複数のビット線を選択するビット線選択回路とを
有してなる構成とする。
本発明は、Ｂ ｉ −ＭＯ３構造のＰＲＯＭに関する。
ＰＲＯＭを含めた半導体記憶装置は近年の情報化社会に
Ｊ３いて種々の分野で広く使用されているが、市場は一
般に、高速性、低電力性、高信頼性を要求している。
Ｊ３いて種々の分野で広く使用されているが、市場は一
般に、高速性、低電力性、高信頼性を要求している。
第５図は従来の一例（Ｂ ｉ−０ＭＯ８構造の１〕ＲＯ
Ｍ）の一部の回路図を示す。同図において、アドレス信
号によってマルチプレクサ１（これと同じものがビット
線毎に設けられている）が選択されて所定のビット線が
選択され、一方、ワード線選択トランジスタＱ＋がオン
となって所定のワード線が選択され、ビット線供給電流
１１がメモリセルアレイ２上選択された占込済セルＳ１
を流れる。一方、ビット線選択によって未書込セルＳ２
が選択された場合、ビット線電流■１は流れない。この
ビット線電流１＋のｆ１’ｌによる点Ａの電圧レベルに
応じて出力回路３がオン（未書込セル）、オフ（害込済
セル）され、出力回路３より読出し信号として出力され
る。
Ｍ）の一部の回路図を示す。同図において、アドレス信
号によってマルチプレクサ１（これと同じものがビット
線毎に設けられている）が選択されて所定のビット線が
選択され、一方、ワード線選択トランジスタＱ＋がオン
となって所定のワード線が選択され、ビット線供給電流
１１がメモリセルアレイ２上選択された占込済セルＳ１
を流れる。一方、ビット線選択によって未書込セルＳ２
が選択された場合、ビット線電流■１は流れない。この
ビット線電流１＋のｆ１’ｌによる点Ａの電圧レベルに
応じて出力回路３がオン（未書込セル）、オフ（害込済
セル）され、出力回路３より読出し信号として出力され
る。
この回路の場合、選択ビット線に供給される電流■１は
ビット線電流及びセンスアンプベース電流供給抵抗Ｒ１
によって決定される。即ち、■高速性を達成するために
は抵抗Ｒ１を比較的小にし、ビットａ電流１＋を大にす
る必要がある。これにより、未書込セルＳ２を選択した
場合、アクセス時間に最も影響を与える選択ビット線の
立上がり時間を短縮できる。■低電力性を達成するため
には抵抗Ｒ１を比較的大にし、ビット線電流■１を小に
する必要がある。■高信頼性を達成するためには抵抗Ｒ
１を比較的大にし、ビット線電流１＋を小にする必要が
ある。ＰＲＯＭにはグローバックという現象があり、書
込済セルＳ１に長時間にわたって比較的大きなビット線
電流１１を流し続けると未書込セルに戻ってしまう。
ビット線電流及びセンスアンプベース電流供給抵抗Ｒ１
によって決定される。即ち、■高速性を達成するために
は抵抗Ｒ１を比較的小にし、ビットａ電流１＋を大にす
る必要がある。これにより、未書込セルＳ２を選択した
場合、アクセス時間に最も影響を与える選択ビット線の
立上がり時間を短縮できる。■低電力性を達成するため
には抵抗Ｒ１を比較的大にし、ビット線電流■１を小に
する必要がある。■高信頼性を達成するためには抵抗Ｒ
１を比較的大にし、ビット線電流１＋を小にする必要が
ある。ＰＲＯＭにはグローバックという現象があり、書
込済セルＳ１に長時間にわたって比較的大きなビット線
電流１１を流し続けると未書込セルに戻ってしまう。
（発明が解決しようとする課題〕
上記■と■、■とでは抵抗Ｒ＋の大小関係が逆である。
つまり、■高速化のためには抵抗Ｒ１を小にする必要が
あり、■低電力化及び■高信頼化のためには抵抗Ｒ１を
大にする必要がある。ここで、■高信頼性の達成は最優
先となるため、従来例では抵抗Ｒ１をあまり小さくでき
ず、これにより、第４図（Ｃ）の破線に示す如く、アド
レス切換りによってもビット線電流は小電流のままで、
未書込セルＳ２を選択した場合、第４図（Ｄ）の破線に
示す如く、ビット線電圧を急峻に立上げることはできず
、従って、センスアンプ出力電圧（点Ａの電圧）及び出
力回路電圧も応答が悪く（第４図（Ｅ）、（Ｆ）の破線
）、高速化を十分に実現できない問題点があった。なお
、潟込済セルＳ１を選択した場合はビットａ電流はセル
Ｓ１を介して流れ、出力回路３は急峻にオフになるので
、このような問題は生じない。
あり、■低電力化及び■高信頼化のためには抵抗Ｒ１を
大にする必要がある。ここで、■高信頼性の達成は最優
先となるため、従来例では抵抗Ｒ１をあまり小さくでき
ず、これにより、第４図（Ｃ）の破線に示す如く、アド
レス切換りによってもビット線電流は小電流のままで、
未書込セルＳ２を選択した場合、第４図（Ｄ）の破線に
示す如く、ビット線電圧を急峻に立上げることはできず
、従って、センスアンプ出力電圧（点Ａの電圧）及び出
力回路電圧も応答が悪く（第４図（Ｅ）、（Ｆ）の破線
）、高速化を十分に実現できない問題点があった。なお
、潟込済セルＳ１を選択した場合はビットａ電流はセル
Ｓ１を介して流れ、出力回路３は急峻にオフになるので
、このような問題は生じない。
一方、従来の他の例（スタティックＲＡＭ）として、特
願昭６０−３０３３６号（特開昭６１−１９０７８７号
公報）にて提案されたスタティック型ＲＡＭがある。
願昭６０−３０３３６号（特開昭６１−１９０７８７号
公報）にて提案されたスタティック型ＲＡＭがある。
このものは、アドレス信号の変化検出回路（ＡＴＤ ：
Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔ ［）ｅｔｅｃｔ
ｏｒ ）からの検出信号によってアドレス切換り時にイ
ンピーダンスが小さくなる可変負荷回路を設け、非選択
状態の時に消費される直流電流を低減すると共に、選択
状態の時に読み出し又は古き込みを高速に行なう。
Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔ ［）ｅｔｅｃｔ
ｏｒ ）からの検出信号によってアドレス切換り時にイ
ンピーダンスが小さくなる可変負荷回路を設け、非選択
状態の時に消費される直流電流を低減すると共に、選択
状態の時に読み出し又は古き込みを高速に行なう。
然るに、特願昭６０−３０３３６号のものはスタティッ
クＲＡＭに適用したものであり、この可変負荷回路を本
発明が対象としているＦＲＯＭに適用する場合、次の問
題点がある。即ち、ＰＲＯＭでは選択ビット線にのみ電
流を供給する必要があるため、上記提案のもののように
ＡＴＤ検出信号によって全ビット線に同様に電流を供給
する構造をＦＲＯＭに適用することはできず、又、上記
提案のものは各ビット線に１個ずつ可変負荷回路を接続
しているため、可変負荷回路はビット線本数分必要であ
り、チップ面積が増大する問題点がある。
クＲＡＭに適用したものであり、この可変負荷回路を本
発明が対象としているＦＲＯＭに適用する場合、次の問
題点がある。即ち、ＰＲＯＭでは選択ビット線にのみ電
流を供給する必要があるため、上記提案のもののように
ＡＴＤ検出信号によって全ビット線に同様に電流を供給
する構造をＦＲＯＭに適用することはできず、又、上記
提案のものは各ビット線に１個ずつ可変負荷回路を接続
しているため、可変負荷回路はビット線本数分必要であ
り、チップ面積が増大する問題点がある。
本発明は少ないチップ面積で構成でき、アクセス時間を
高速化し、又、低電力でかつ高信頼性を実現できる半導
体記憶装置を提供することを目的とする。
高速化し、又、低電力でかつ高信頼性を実現できる半導
体記憶装置を提供することを目的とする。
〔課題を解決するための手段〕
第１図は本発明の原理ブロック図を示す。同図中、１４
はアドレス変化検出回路で、アドレス信号の切換りを検
出する。１５は可変負荷回路で、メモリセルアレイ２の
複数のビット線に接続されてＪ３す、アドレス変化検出
回路１４からの検出信号に応じて負荷の大きさが変化す
る。１１はビット線選択回路で、可変ｎ荷回路１５と複
数のビット線との間に設けられており、アドレス信号に
応じて複数のビット線を選択する。
はアドレス変化検出回路で、アドレス信号の切換りを検
出する。１５は可変負荷回路で、メモリセルアレイ２の
複数のビット線に接続されてＪ３す、アドレス変化検出
回路１４からの検出信号に応じて負荷の大きさが変化す
る。１１はビット線選択回路で、可変ｎ荷回路１５と複
数のビット線との間に設けられており、アドレス信号に
応じて複数のビット線を選択する。
アドレスが切換わるとアドレス変化検出回路１４の出力
電圧がＬレベルとなり、これにより、可変負荷回路１５
の負荷が小になり、ビット線電流が大となる。従って、
特に、書込済セルＳ１から来月ぎ込みセルＳ２への切換
わりにおいてビット線電圧の立ち上がりが高速化され、
アクセス時間が高速化される。アドレスが切換わらない
定常状態ではアドレス変化検出回路１４の出力電圧は１
」レベル一定となり、これにより、ｉ■変負負荷回路１
５負荷が大になり、ビット線電流が小となる。
電圧がＬレベルとなり、これにより、可変負荷回路１５
の負荷が小になり、ビット線電流が大となる。従って、
特に、書込済セルＳ１から来月ぎ込みセルＳ２への切換
わりにおいてビット線電圧の立ち上がりが高速化され、
アクセス時間が高速化される。アドレスが切換わらない
定常状態ではアドレス変化検出回路１４の出力電圧は１
」レベル一定となり、これにより、ｉ■変負負荷回路１
５負荷が大になり、ビット線電流が小となる。
従って、低電力が実現でき、又、前述のグローバックの
虞れがないので高信頼性を実現できる。
虞れがないので高信頼性を実現できる。
（実施例〕
第２図は本発明の一実施例の要部の回路図、第３図は本
発明の一実施例の全体のブロック図をボし、第２図、第
３図中、第５図と同一構成部分には同一番号を付す。第
３図中、１０はアドレスバッファ回路で、ビット線及び
ワード線の選択に必要なアドレスを出力する。１１はビ
ット線選択回路、１２はワード線選択回路で、第２図に
示すように夫々複数のビット線選択トランジスタ、ワー
ド線選択トランジスタにて構成されており、アドレスバ
ッフ７回路１０からのアドレスにより、夫々どット線及
びワード線を選択する。１３は書込電流供給回路で、メ
モリセルアレイ２への書込み時、アドレスバッフ７回路
１０からのアドレスに応じた所定メモリセルに書込電流
を供給する。
発明の一実施例の全体のブロック図をボし、第２図、第
３図中、第５図と同一構成部分には同一番号を付す。第
３図中、１０はアドレスバッファ回路で、ビット線及び
ワード線の選択に必要なアドレスを出力する。１１はビ
ット線選択回路、１２はワード線選択回路で、第２図に
示すように夫々複数のビット線選択トランジスタ、ワー
ド線選択トランジスタにて構成されており、アドレスバ
ッフ７回路１０からのアドレスにより、夫々どット線及
びワード線を選択する。１３は書込電流供給回路で、メ
モリセルアレイ２への書込み時、アドレスバッフ７回路
１０からのアドレスに応じた所定メモリセルに書込電流
を供給する。
１４はアドレス変化検出回路（△ＴＤ）で、アドレス信
号の切換ねりタイミングを検出する。１５はビット線電
流供給用可変負荷回路で、第２図に小すようにＰチＶン
ネルＭＯ８ｔ−ランジスタＱ２及び抵抗Ｒ１の並列接続
にて構成されており、複数のビット線に対して１個設け
られている。１６はセンスアンプ、１７は出力回路で、
歯込済セルＳ＋ｍ択及び未よ込セル８２選択による点Ｂ
の電圧に応じてオン、オフされ、読出し信号として出力
する。
号の切換ねりタイミングを検出する。１５はビット線電
流供給用可変負荷回路で、第２図に小すようにＰチＶン
ネルＭＯ８ｔ−ランジスタＱ２及び抵抗Ｒ１の並列接続
にて構成されており、複数のビット線に対して１個設け
られている。１６はセンスアンプ、１７は出力回路で、
歯込済セルＳ＋ｍ択及び未よ込セル８２選択による点Ｂ
の電圧に応じてオン、オフされ、読出し信号として出力
する。
本発Ｑ１１はＢｉ −ＣＭＯ８構造のＰＲＯＭに適用さ
れるもので、特に、アドレス変化検出回路１４の検出信
号に応じて負荷が変化する可変負荷回路１５を複数のピ
ッｌ−１！ｉｔ ｍ択トランジスタに対して接続し、ア
ドレス信号切換わり時（ビット線切換わり時）には負荷
を小にしてビット線電流１１を大にして高速性を達成し
、定常状態（アドレス入力が固定）には負荷を大にして
ビット線電流１１を小にして低電力性及び高信頼性を達
成するものである。
れるもので、特に、アドレス変化検出回路１４の検出信
号に応じて負荷が変化する可変負荷回路１５を複数のピ
ッｌ−１！ｉｔ ｍ択トランジスタに対して接続し、ア
ドレス信号切換わり時（ビット線切換わり時）には負荷
を小にしてビット線電流１１を大にして高速性を達成し
、定常状態（アドレス入力が固定）には負荷を大にして
ビット線電流１１を小にして低電力性及び高信頼性を達
成するものである。
次に、本発明の動作について第４図に示すタイミングチ
ャートと共に説明する。
ャートと共に説明する。
第２図及び第３図において、アドレス変化検出回路１４
においてアドレス入力電圧（第４図（Ａ））の変化によ
ってアドレス信号が切換わったこと（ビット線切換ねり
）が検出されるとその出力電圧がアースレベルとなり（
第４図（Ｂ））、これによりトランジスタＱ２がオンと
なって可変負荷回路１５の負荷が小になり、ビット線電
流は大電流となる（第４図（Ｃ）の実線）。従って、特
に、未占込セルＳ２を選択した場合、ビット線電圧（ビ
ット線電流はセンスアンプ１６に流れる〉は比較的急峻
にＨレベルとなり（第４図（Ｄ）の実線）、これにより
、センスアンプ１６の出力電圧は立上がり応答がよく（
第４図（Ｅ）の実線）、出力回路１７の出力電圧のＬレ
ベル立下がり応答もよくなる（第４図（Ｆ）の実線）。
においてアドレス入力電圧（第４図（Ａ））の変化によ
ってアドレス信号が切換わったこと（ビット線切換ねり
）が検出されるとその出力電圧がアースレベルとなり（
第４図（Ｂ））、これによりトランジスタＱ２がオンと
なって可変負荷回路１５の負荷が小になり、ビット線電
流は大電流となる（第４図（Ｃ）の実線）。従って、特
に、未占込セルＳ２を選択した場合、ビット線電圧（ビ
ット線電流はセンスアンプ１６に流れる〉は比較的急峻
にＨレベルとなり（第４図（Ｄ）の実線）、これにより
、センスアンプ１６の出力電圧は立上がり応答がよく（
第４図（Ｅ）の実線）、出力回路１７の出力電圧のＬレ
ベル立下がり応答もよくなる（第４図（Ｆ）の実線）。
このように、書込済セル８１選択から未書込みヒル８２
選択への切換わり時、ビット線電圧の立ち上がりが急峻
になり、アクセス時間が高速となる。
選択への切換わり時、ビット線電圧の立ち上がりが急峻
になり、アクセス時間が高速となる。
一方、未書込セルＳ２を選択している定常状態（アドレ
ス入力固定）ではアドレス変化検出回路１４の出力はＨ
レベルにあり（第４図（Ｂ））、トランジスタＱ３がオ
フとなって可変負荷回路１５の負荷が人になり、ビット
線電流は小電流となる（第４図（Ｃ））。従って、低電
力性を実現できる。
ス入力固定）ではアドレス変化検出回路１４の出力はＨ
レベルにあり（第４図（Ｂ））、トランジスタＱ３がオ
フとなって可変負荷回路１５の負荷が人になり、ビット
線電流は小電流となる（第４図（Ｃ））。従って、低電
力性を実現できる。
又、書込済セルＳ１を選択した場合は従来例と同様、ビ
ット線電流が占込済セルＳ１を介して流れ、これにより
、センスアンプ１６の出力電圧はＬレベルとなり、出力
回路１７の出力はＨレベルとなる。書込済セルＳ＋を選
択している定常状態でも上記のようにトランジスタＱ３
がオフとなってビット線電流が小となるので、低電力性
を実現できると共に、前述のようなグローバンクの虞れ
はなくなり、高信頼性を実現できる。
ット線電流が占込済セルＳ１を介して流れ、これにより
、センスアンプ１６の出力電圧はＬレベルとなり、出力
回路１７の出力はＨレベルとなる。書込済セルＳ＋を選
択している定常状態でも上記のようにトランジスタＱ３
がオフとなってビット線電流が小となるので、低電力性
を実現できると共に、前述のようなグローバンクの虞れ
はなくなり、高信頼性を実現できる。
このように、本発明は、可変負荷回路１５をビット０３
２！択回路１１を介してビット線に接続し、選択された
ビット線のみに電流を供給する構成とすることにより、
前述の特Ｆｆ４ＩＸ４６０−３０３３６号のものと異な
り、ＰＲＯＭに適用することができる。従って、スタテ
ィック型ＲＡＭのように可変負荷回路をビット線毎に設
けているのではないため、デツプ面積が小さくて済む。
２！択回路１１を介してビット線に接続し、選択された
ビット線のみに電流を供給する構成とすることにより、
前述の特Ｆｆ４ＩＸ４６０−３０３３６号のものと異な
り、ＰＲＯＭに適用することができる。従って、スタテ
ィック型ＲＡＭのように可変負荷回路をビット線毎に設
けているのではないため、デツプ面積が小さくて済む。
（発明の効果）
以上説明した如く、本発明によれば、アドレス切換わり
時〈特に未書込セル選択への切換ねり）に大きなビット
線電流が流れるのでビット線の立上がりが高速化され、
アクセス時間の高速化が実現でき、又、定常状態では小
さなビット線電流が流れるので低電力性及び高信頼性を
実現でき、しかも、１個の可変負荷回路には複数のビッ
ト線が接続されるため、チップ面積が小さくて済む。
時〈特に未書込セル選択への切換ねり）に大きなビット
線電流が流れるのでビット線の立上がりが高速化され、
アクセス時間の高速化が実現でき、又、定常状態では小
さなビット線電流が流れるので低電力性及び高信頼性を
実現でき、しかも、１個の可変負荷回路には複数のビッ
ト線が接続されるため、チップ面積が小さくて済む。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の要部の回路図、第３図は本
発明の一実施例の全体のブロック図、第４図は本発明及
び従来の動作タイミングチャート、 第５図は従来の一例の一部の回路図である。 ＲＩは抵抗 を示す。 特許出願人 富 士 通 株式会社 図において、 ２はメモリセルアレイ、 １０はアドレスバッファ回路、 １１はビット線選択回路、 １２はワード線選択回路、 １４はアドレス変化検出回路（ＡＴＤ）、１５は可変負
荷回路、 １６はセンスアンプ、 １７は出力回路、 Ｓｌは書込済セル、 Ｓｌは未書込セル、 Ｑ２はＰチャンネルＭＯＳトランジスタ、キ娠シ唱の那
閤１プロー、２面 利滓−−孕１（ＰＲＯＭ ）／）−一邸／）回診図１１
ｓ図
発明の一実施例の全体のブロック図、第４図は本発明及
び従来の動作タイミングチャート、 第５図は従来の一例の一部の回路図である。 ＲＩは抵抗 を示す。 特許出願人 富 士 通 株式会社 図において、 ２はメモリセルアレイ、 １０はアドレスバッファ回路、 １１はビット線選択回路、 １２はワード線選択回路、 １４はアドレス変化検出回路（ＡＴＤ）、１５は可変負
荷回路、 １６はセンスアンプ、 １７は出力回路、 Ｓｌは書込済セル、 Ｓｌは未書込セル、 Ｑ２はＰチャンネルＭＯＳトランジスタ、キ娠シ唱の那
閤１プロー、２面 利滓−−孕１（ＰＲＯＭ ）／）−一邸／）回診図１１
ｓ図
Claims (1)
- 【特許請求の範囲】 アドレス信号に応じてワード選択回路（１２）で選択
されたワード線及び接続されたビット線に接続されたメ
モリセルアレイ（２）の所定セルのビット線電圧からセ
ルの読み出しを行なう、ＰＲＯＭ（プログラマブル・リ
ード・オンリ・メモリ）において、 上記アドレス信号の切換りを検出するアドレス変化検出
回路（１４）と、 上記メモリセルアレイ（２）の複数のビット線が接続さ
れ、該アドレス変化検出回路（１４）からの検出信号に
応じて負荷の大きさが変化する可変負荷回路（１５）と
、 該可変負荷回路（１５）と上記メモリセルアレイ（２）
の複数のビット線との間に設けられており、上記アドレ
ス信号に応じて該複数のビット線を選択するビット線選
択回路（１１）とを有してなることを特徴とする半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216064A JPH0264997A (ja) | 1988-08-30 | 1988-08-30 | 半導体記憶装置 |
| KR8912332A KR920005153B1 (en) | 1988-08-30 | 1989-08-29 | Prom having the structure of bi cmos |
| EP19890402356 EP0357503A3 (en) | 1988-08-30 | 1989-08-29 | Programmable read only memory having bipolar complementary metal oxide semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216064A JPH0264997A (ja) | 1988-08-30 | 1988-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0264997A true JPH0264997A (ja) | 1990-03-05 |
Family
ID=16682710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216064A Pending JPH0264997A (ja) | 1988-08-30 | 1988-08-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0357503A3 (ja) |
| JP (1) | JPH0264997A (ja) |
| KR (1) | KR920005153B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068871A (en) * | 1989-08-04 | 1991-11-26 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Process for synthesizing diamond and apparatus therefor |
| ES2372196A1 (es) * | 2010-06-25 | 2012-01-17 | Primo Mendoza, S.L. | Producto alimenticio a base de miel. |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0463378B1 (en) * | 1990-06-29 | 1997-03-05 | Texas Instruments Incorporated | An electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use |
| JP2723695B2 (ja) * | 1991-07-02 | 1998-03-09 | シャープ株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1988
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- 1989-08-29 EP EP19890402356 patent/EP0357503A3/en not_active Withdrawn
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Also Published As
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| KR900003902A (ko) | 1990-03-27 |
| EP0357503A3 (en) | 1992-01-29 |
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