JPS61190787A - スタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、相補データ線
に負荷抵抗を設ける形式のＣＭＯＳスタティック型ＲＡ
Ｍに利用して有効な技術に関するものである。

〔背景技術〕

ＭＯＳスタティック型ＲＡＭにおけるメモリセルは、例
えばゲート・ドレインが交差結合された一対の駆動ＭＯ
Ｓ　Ｆ　ＥＴとその負荷素子とからなるスタティック型
フリップフロップ回路と一対の伝送ゲー）ＭＯＳＦＥＴ
とから構成される。メモリアレイは、マトリックス配置
される複数のメモリセルとともに複数対の相補データ線
を含み、それぞれの相補データ線には、それと対応され
るべきメモリセルの入出力端子が結合される。相補デー
タ線のそれぞれと回路の電源端子との間には、定常的に
オン状態にされるＭＯＳ　Ｆ　ＥＴからなるような負荷
抵抗が設けられる（データ線に負荷抵抗が結合されたＲ
ＡＭについては、例えば米国特許第４，２７２．８３４
号明細書参照）、相補データ線に結合された負荷抵抗は
、メモリセルからのデータの読み出し開始前及びメモリ
セルへのデータの書き込み開始前に、その相補データ線
の電位を所定の電位にさせるよう作用する。相補データ
線の電位が予め所定の値にされることによって、読み出
し動作及び書き込み動作におけるメモリのアクセスタイ
ムを一定にすることができる。

しかしながら、ワード線が選択状態にされた多数のメモ
リセルを通して直流電流が消費されてしまうので低消費
電力化を図る上で大きな障害になっている０例えば、相
補データ線の１つは、その選択されたメモリセルを構成
するオン状態となっている駆動ＭＯ３ＦＥＴ及び上記伝
送ゲー）ＭＯ３Ｆ　Ｅ　Ｔを通して約１５０μＡ程度の
微少電流しか流さないようにしても、相補データ線が約
１２８対にされるように大記憶容量にされたスタティッ
ク型ＲＡＭでは、全体で約１９．２ｍＡもの大きな電流
値になってしまう。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったスタティック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルが結合される一対の相補データ線
に結合される負荷回路として、アドレス信号の変化検出
回路により形成された検出信号によりインピーダンスが
比較的小さくされる可変負荷手段を用いるものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知の０Ｍ
Ｏ３（相補型−金属一繊縁物一半導体）集積回路（ＩＣ
）技術によって単結晶シリコンからなるような１ｕｌｌ
の半導体基板上に形成される。

メモリセルを構成するＭＯＳ　Ｆ　ＥＴは、Ｎチャンネ
ル型とされ、Ｎ型半導体基板上に形成されたＰ全ウェル
領域上に形成される。ＰチャンネルＭＯ９ＦＥＴは、Ｎ
型半導体基板上に形成される。

Ｎチャンネル型ＭＯ３ＦＥＴの基体ゲートとしてのＰ型
ウェル領域は、回路の接地端子に結合され、Ｐチャンネ
ル型ＭＯＳ　Ｆ　ＥＴの共通の基体ゲートとしてのＮ型
半導体基板は、回路の電源端子に結合される。なお、メ
モリセルを構成するＭＯＳＦＥＴをウェル領域に形成す
る構成は、α線等によって引き起こされるメモリセルの
蓄積情報の誤った反転を防止する上で効果的である。

メモリアレイＭ　−Ａ　ＲＹは、代表として例示的に示
されているマトリックス配置された複数のメモリセルＭ
Ｃ，ワード線ＷＯないしＷｎ及び相補データ線ＤＯ，Ｄ
ｏないしＤｉ、ＤＩから構成されている。

メモリセルＭ　Ｃのそれぞれは、互いに同じ構成にされ
、その１つの具体的回路が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点ＧＮＤに結合された記憶ＭＯ３ＦＥＴＱ
１．Ｑ２と、上記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレインと
電源端子Ｖｃｃとの間に設けられたポリ　（多結晶）シ
リコン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そ
して、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補
データ線Ｄｏ、Ｄｏとの間に伝送ゲートＭＯ３ＦＥＴＱ
３．Ｑ４が設けられている。同じ行に配置されたメモリ
セルの伝送ゲートＭＯ３ＦＥＴＱ３゜Ｑ４等のゲートは
、それぞれ例示的に示された対応するワード線ＷＯ及び
Ｗｎ等に共通に接続され、同じ列に配置されたメモリセ
ルの入出力端子は、それぞれ例示的に示された対応する
一対の相補データ（又はビット）線Ｄｏ、ＤＯ及びＤｉ
、Ｄｉ等に接続されている。

メモリアレイおイテ、ＭＯ３ＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩがオフ状
態にされているときのＭＯ３ＦＥ’ＴＱ２のゲート電圧
をそのしきい値電圧よりも若干高い電圧に維持させるこ
とができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱＩ、Ｇ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ】、Ｒ２は、ＭＯＳＦＥＴＧ２のゲート容ｒ７ｔ（図
示しない）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡ　ＰＩがＣＭＯ３−ＩＣ技術
によって製造されるにもかかわらず、上記のようにメモ
リセルＭＣはＮチャンネルＭＯ３ＦＥＴとポリシリコン
抵抗素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯ３ＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯ３ＦＥＴ
Ｑ１又はＧ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯ３ＦＥＴを用いたときのように、駆動ＭＯ３
ＦＥＴＱ１．Ｑ２から比較的大きな距離を持って離さな
ければならないことがないので無駄な空白部分が生じな
い。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲｆｃｔｉ成するノア（ＮＯＲ）ゲート回路Ｇ１
で形成された出力信号によって選択される。このことは
、他のワードｉｌｌ　Ｗ　ｎについても同様である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇ１．０２等により構成される。こ
れらのノアゲート回路Ｇｌ、　０２等の入力端子には、
複数ビットからなる外部アドレス信号ＡＸ（図示しない
適当な回路装置から出力されたアドレス信号）を受ける
ＸアドレスバッファＸ−ＡＤＢによって形成された内部
相補アドレス信号が所定の組合せをもって印加される。

上記メモリアレ・ｆにおける一対の相補データ線ＤＯ，
ＤＯ及びＤＩ、Ｄｉは、それぞれデータ線選択のための
伝送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３及びＧ１４．Ｇ
１５から構成されたカラムスイッチ回路を介してコモン
相補データ線ＣＤ、ＣＤに接続される。このコモン相補
データ線ＣＤ　。

ＣＤには、読み出し回路１？Ａの入力端子と、書込み回
路ＷＡの出力端子が接続される。上記読み出し回路ＲＡ
は、データ出力端子Ｄｏｕｔに読み出し信号を送出し、
書込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎか
ら供給される書込みデータ信号を受ける。

読み出し回路ＲＡは、制御回路Ｃ０ＮＴから供給される
制御信号φｒによってその動作が制御される。読み出し
回路ＲＡは、それが動作状態にされているときにコモン
相補データ線ＣＤ及びＣＤに供給されるデータ信号を差
動増幅し、増幅したデータ信号をデータ出力端子Ｄｏｕ
ｔに出力する。

読み出し回路ＲＡは、それが非動作状態にされていると
きに、七の出力端子を高インピーダンス状態もしくはフ
ローティング状態にする。

書き込み回路ＷＡは、制御信号φＷによってその動作が
制御され、動作状態にされているときにデータ入力端子
Ｄｉｎに供給されている入力データと対応する相補デー
タ信号をコモン相補データ線ＣＤ、ＣＤに出力する。書
き込み回路ＷＡは、それが非動作状態にされているとき
にその一対の出力端子を高インピーダンス状態もしくは
フローティング状態にする。

カラムスイッチ回路を構成するＭＯＳ　Ｆ　ＥＴＱ１２
、Ｇ１３及びＧ１４．Ｇ１５のゲートには、それぞれＹ
アドレスデコーダＹ−ＯＣＲによって形成される選択信
号ＹＯ，Ｙｌが供給される。このＹアドレスデコーダＹ
−ＯＣＲは、相互において類似の構成とされたノアゲー
ト回路Ｇ３．Ｇ４等により構成される。これらのノアゲ
ート回路Ｇ３．０４等には、複数ビットからなる外部ア
ドレス信号ＡＹ（図示しない適当な回路装置から出力さ
れたアドレス信号）を受けるＹアドレスバッファＹ−Ａ
ＤＢによって形成された内部相禎アドレス信号が所定の
組合せをもって印加される。

制御回路Ｃ０ＮＴは、外部端子ＷＥ、Ｃ３がらの制御信
号を受けて、上記内部１ｔｌＪｍタイミング信号φｒ、
φＷ等を形成する。

この実施例においては、それぞれ対とされた相補データ
線Ｄｏ、Ｌ）０及びＤｉ、Ｄｉに結合される負荷手段と
して次の各回路素子が設けられる。

すなわち、各データ線ＤＯ−Ｄｉと電源電圧Ｖｃｃとの
間には、特に制限されないが、相補データ線の電位が異
常に低下させられてしまうのを防ぐ程度の微少のｆ４流
儀給能力した持たないような高抵抗値、例えばＩＯＧΩ
に設定されたポリシリコン抵抗Ｒ３〜Ｒ６が設＆Ｊられ
る。すなわち、これらの抵抗Ｒ３〜Ｒ６のインピーダン
スの上限は、メモリセルにおける伝送ゲートＭＯＳＦＥ
ＴＱ３゜Ｑ４の接合に生じるリーク電流のようなリーク
電流を少なくとも補償できる値に設定される。これによ
って、チップ非選択時のような期間において相補データ
線の電位がＢ常に低下してしまうことを防ぐことができ
る。相補データ線電位の異常低下を防止することができ
る結果として、アクセスタイムへの悪影響を回避するこ
とができる。

一方、読み出し動作及び書き込み動作の時に、それに先
立って相補データ線が所望の電位を持つようにするため
、上記ポリシリコン抵抗Ｒ３〜Ｒ６に並列形態にされＭ
Ｏ３ＦＥＴＱ７〜ＱＩＯが設けられる。これら（ＤＭＯ
５ＦＥＴＱ７〜Ｑｌ　Ｏのゲートには、特に制限されな
いが、次のアドレス信号変化検出回路Ａ　Ｔ　Ｄにより
形成されたタイミング信号φが供給される。このアドレ
ス信号変化検出回路は、例えば、アドレス信号とその遅
延信号を受ける排他的論理和回路等公知のアドレス信号
変化検出回路が利用される。

これにより、これらのＭＯ３ＦＥＴＱ７〜Ｑ１０は、ア
ドレス信号の変化タイミングでオン状態にされ、上記抵
抗Ｒ３〜Ｒ６とにより相補データ線に前記読み出し又は
暑き込み動作に必要とされる電流供給を持つようにされ
る。この後、アドレスデコーダや１２−ド線選択動作に
より実際にメモリセルが選択状態にされた時において、
ライトイネーブル信号ＷＥがハイレベルなら読み出し動
作が行われ、ライトイネーブル信号ＷＥがロウレベルな
ら書き込み動作がおこなれる。

なお、メモリアレイＭ−ＡＲＹが複数のメモリマントか
ら構成される場合、マット選択用のアドレス信号を用い
て、上記アドレス信号変化検出回路により形成された検
出信号φを選択されたメモリマットに設けられた負荷Ｍ
Ｏ５ＦＥＴＱ７〜Ｑ１０等に供給する。このようにする
ことによって、非選択のメモリマットにあってはチップ
が選択状態にされるにもがかわらず、相補データ線の負
荷抵抗のインピーダンスが大きくされるため、メモリセ
ルを通して流れる直流電流を小さくすることができる。

【効　果〕

（１１メモリアレイにおける相補データ線の負荷回路と
して可変インピダンス手段を用いて、非選択状態のとき
又は非選択のメモリマントにおいて消費される直流電流
を大幅に低減できるという効果が得られる。

（２）相補データ線の負荷回路として、非選択状態の時
に微少電流を供給する高抵抗素子を設けることにより、
メモリセルを構成する素子において生じるリーク電流に
よってその電位がｉＡ常に低下させられるのを防止でき
る。これによって、選択状態にされた時にの読み出し又
は書き込み動作を高速に行うことができるという効果が
得られる。

（３）メモリアレイにおける相補データ線のに荷回路を
制御するタイミング信号として、アドレス信号変化検出
回路により形成されたタイミング信号を用いることによ
り、実際にメモリセルが選択状態にされる前に相補デー
タ線を所望のレベルに設定できるから、動作の高速化を
維持することができるという効果が得られる。

以上本発明考によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることばいうまでもない０例えば、メモリセルは
、ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯ３ＦＥ
Ｔとを組みセて構成されたスタティック型７９７１７０
７１回路を用いるものであってもよい。また、ポリシリ
コン抵抗Ｒ３〜Ｒ６に代え、定常的にオン状態にされた
ＭＯＳＦＥＴを用いるものでありもよい。

さらに、メモリアレイの構成及びその周辺回路の具体的
回路構成は、その出力スイッチング素子としてバイポー
ラ型トランジスタを用いるもの等積々の実施形態を採る
ことができるものである。

〔利用分野〕

この発明は、スタティック型ＲＡＭに広く通用すること
ができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルが結合される一対の相補データ線と、上
   記一対の相補データ線に結合され、アドレス信号の変化
   検出回路により形成された検出信号によりインピーダン
   スが比較的小さくされる可変負荷手段とを含むことを特
   徴とするスタティック型ＲＡＭ。 ２、上記可変負荷手段は、高抵抗にされた固定抵抗手段
   と上記検出信号を受けてオン状態にされるＭＯＳＦＥＴ
   とが並列接続されたものであることを特徴とする特許請
   求の範囲第１項記載のスタティック型ＲＡＭ。 ３、上記アドレス信号の変化検出回路により形成された
   検出信号は、選択されたメモリマットに設けられた可変
   負荷手段にのみ供給されるものであることを特徴とする
   特許請求の範囲第１又は第２項記載のスタティック型Ｒ
   ＡＭ。