JPS6318275B2 - - Google Patents
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- JPS6318275B2 JPS6318275B2 JP54142112A JP14211279A JPS6318275B2 JP S6318275 B2 JPS6318275 B2 JP S6318275B2 JP 54142112 A JP54142112 A JP 54142112A JP 14211279 A JP14211279 A JP 14211279A JP S6318275 B2 JPS6318275 B2 JP S6318275B2
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- JP
- Japan
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- misfet
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- circuit
- gate
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- 230000000295 complement effect Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Description
【発明の詳細な説明】
この発明は、同一半導体チツプ上にｐチヤンネ
ルMISFET（絶縁ゲート型電界効果トランジス
タ）とｎチヤンネルMISFETとを混用して構成
した非同期型（フルスタテイツクタイプ）の相補
型MISメモリ回路に関する。
ルMISFET（絶縁ゲート型電界効果トランジス
タ）とｎチヤンネルMISFETとを混用して構成
した非同期型（フルスタテイツクタイプ）の相補
型MISメモリ回路に関する。
非同期型の相補型MISメモリ回路においては、
メモリセル回路は例えば第１図に示すように、ｎ
チヤンネルMISFETQ1，Q2と、ｐチヤンネル
MISFETQ3，Q4とで構成した相補型フリツプフ
ロツプ回路と、このフリツプフロツプ回路の入出
力に設けられたｎチヤンネルMISFETで構成し
た伝送ゲートMISFETQ5，Q6とにより構成され
る。メモリセルの入出力端子としての上記伝送ゲ
ートMISFETQ5，Q6のドレインは図示のように
一対のデータ線Ｄ，の負に接続される。上記デ
ータ線Ｄ，と電源端子VDDとの間にはそれぞれ
負荷手段として、ゲート、ドレインを接続したｎ
チヤンネルMISFETQ7，Q8が接続される。
メモリセル回路は例えば第１図に示すように、ｎ
チヤンネルMISFETQ1，Q2と、ｐチヤンネル
MISFETQ3，Q4とで構成した相補型フリツプフ
ロツプ回路と、このフリツプフロツプ回路の入出
力に設けられたｎチヤンネルMISFETで構成し
た伝送ゲートMISFETQ5，Q6とにより構成され
る。メモリセルの入出力端子としての上記伝送ゲ
ートMISFETQ5，Q6のドレインは図示のように
一対のデータ線Ｄ，の負に接続される。上記デ
ータ線Ｄ，と電源端子VDDとの間にはそれぞれ
負荷手段として、ゲート、ドレインを接続したｎ
チヤンネルMISFETQ7，Q8が接続される。
上記伝送ゲートMISFETQ5，Q6のゲートには、
ワード線Ｗを介して、Ｘアドレスデコーダ回路
XDの出力信号が供給される。上記データ線Ｄ，
Ｄは、線Ｙを介してＹアドレスデコーダ回路から
供給される信号によつて制御される伝送ゲート
MISFETQ9，Q10を介してコモンデータ線CD1，
CD0に結合されるこのコモンデータ線CD1，CD0
には、書き込み回路、センス回路が結合される
（図示しない）。
ワード線Ｗを介して、Ｘアドレスデコーダ回路
XDの出力信号が供給される。上記データ線Ｄ，
Ｄは、線Ｙを介してＹアドレスデコーダ回路から
供給される信号によつて制御される伝送ゲート
MISFETQ9，Q10を介してコモンデータ線CD1，
CD0に結合されるこのコモンデータ線CD1，CD0
には、書き込み回路、センス回路が結合される
（図示しない）。
上記構成において、負荷手段Q7，Q8は、その
ソース側からデータ線Ｄ，に電流を供給するも
のであるため、第２図に示すような負荷曲線lQ7
が得られる。
ソース側からデータ線Ｄ，に電流を供給するも
のであるため、第２図に示すような負荷曲線lQ7
が得られる。
そのため、上記データ線Ｄ，の一方を書き込
み回路により強制的に0Vとする書き込み時にお
いて、電源から上記負荷手段Q7又はQ8を介して
書き込み回路に大きな電流を流すものとなる。そ
のため消費電力が比較的大きい。
み回路により強制的に0Vとする書き込み時にお
いて、電源から上記負荷手段Q7又はQ8を介して
書き込み回路に大きな電流を流すものとなる。そ
のため消費電力が比較的大きい。
この発明は、回路動作速度の犠牲なしに低消費
電力化を図つた非同期型の相補型MISメモリ回路
を提供するためになされた。
電力化を図つた非同期型の相補型MISメモリ回路
を提供するためになされた。
この発明は、非同期型の相補型MISメモリ回路
におけるデータ線の負荷手段として、ダイオード
特性を有する第１導電型のMISFETと書込み動
作時、定電流特性を有する第２導電型の
MISFETとによる直列回路を用いようとするも
のである。
におけるデータ線の負荷手段として、ダイオード
特性を有する第１導電型のMISFETと書込み動
作時、定電流特性を有する第２導電型の
MISFETとによる直列回路を用いようとするも
のである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第３図は、この発明の一実施例を示す回路図で
ある。
ある。
ｎチヤンネルMISFETQ1，Q2とｐチヤンネル
MISFETQ3，Q4とが相補型のフリツプフロツプ
回路を構成している。このフリツプフロツプ回路
とその入出力端子に設けられたｎチヤンネル
MISFETQ5，Q6で構成された伝送ゲートトラン
ジスタとによりメモリセルが構成されている。
MISFETQ3，Q4とが相補型のフリツプフロツプ
回路を構成している。このフリツプフロツプ回路
とその入出力端子に設けられたｎチヤンネル
MISFETQ5，Q6で構成された伝送ゲートトラン
ジスタとによりメモリセルが構成されている。
上記伝送ゲートMISFETQ5，Q6のドレインは
対応するデータ線Ｄ，に接続されている。
対応するデータ線Ｄ，に接続されている。
上記伝送ゲートMISFETQ5，Q6のゲートは、
ワード線Ｗを介して、Ｘアドレスデコーダ回路
XDの出力端子に接続されている。
ワード線Ｗを介して、Ｘアドレスデコーダ回路
XDの出力端子に接続されている。
上記一対のデータ線Ｄ，は、一対のｎチヤン
ネルMISFETQ9，Q10からなる伝送ゲートトラン
ジスタを介してコモンデータ線CD1，CD0に結合
される。
ネルMISFETQ9，Q10からなる伝送ゲートトラン
ジスタを介してコモンデータ線CD1，CD0に結合
される。
上記一対のｎチヤンネルMISFETQ9，Q10は、
それぞれのゲートが線Ｙを介してＹアドレスデコ
ーダ回路YDの出力端子に接続されている。
それぞれのゲートが線Ｙを介してＹアドレスデコ
ーダ回路YDの出力端子に接続されている。
一対のコモンデータ線CD1，CD0は、センス回
路RAの一対の入力端子に接続されている。上記
コモンデータ線CD1，CD0は線に供給される
書き込み制御信号によつてスイツチ制御されるｐ
チヤンネルMISFETQ13，Q14からなる伝送ゲー
トトランジスタを介して書き込み回路WAの一対
の出力端子に接続されている。
路RAの一対の入力端子に接続されている。上記
コモンデータ線CD1，CD0は線に供給される
書き込み制御信号によつてスイツチ制御されるｐ
チヤンネルMISFETQ13，Q14からなる伝送ゲー
トトランジスタを介して書き込み回路WAの一対
の出力端子に接続されている。
なお、第１図において、メモリセル、データ線
対、ワード線などはそれぞれ１個しか示していな
いが、メモリアレイを構成するにはそれぞれｎ
本、ｍ対のワード線、データ線を設けて、一本の
ワード線にはｍ個のメモリセルを接続し、また、
一対のデータ線にはｎ個のメモリセルをそれぞれ
接続し、各データ線はそれぞれ伝送ゲートトラン
ジスタを介してコモンデータ線に共通接続する。
対、ワード線などはそれぞれ１個しか示していな
いが、メモリアレイを構成するにはそれぞれｎ
本、ｍ対のワード線、データ線を設けて、一本の
ワード線にはｍ個のメモリセルを接続し、また、
一対のデータ線にはｎ個のメモリセルをそれぞれ
接続し、各データ線はそれぞれ伝送ゲートトラン
ジスタを介してコモンデータ線に共通接続する。
なお、第３図において、各ｐチヤンネル
MISFETの基体ゲート電源端子VDDの電位に維持
され、各ｎチヤンネルMISFETの基体ゲートは
基準電位（0V）に維持される。
MISFETの基体ゲート電源端子VDDの電位に維持
され、各ｎチヤンネルMISFETの基体ゲートは
基準電位（0V）に維持される。
この実施例において、上記データ線Ｄのための
負荷手段は図示のようにゲートとドレイン間が接
続されたｎチヤンネルMISFETQ7と、この
MISFETQ7に直列接続されゲートが基準電位に
されたｐチヤンネルMISFETQ11とによつて構成
されている。
負荷手段は図示のようにゲートとドレイン間が接
続されたｎチヤンネルMISFETQ7と、この
MISFETQ7に直列接続されゲートが基準電位に
されたｐチヤンネルMISFETQ11とによつて構成
されている。
同様にデータ線のための負荷手段は、ｎチヤ
ンネルMISFETQ3とｐチヤンネルMISFETQ12
とによつて構成されている。
ンネルMISFETQ3とｐチヤンネルMISFETQ12
とによつて構成されている。
上記ｎチヤンネルMISFETQ7のみを負荷とす
る負荷曲線は、このMISFETQ7のゲートドレイ
ン間が接続されているので、第４図の破線lQ7の
ようになる。すなわち、データ線Ｄの電位が電源
端子VDDの電位よりも上記MISFETQ7のしきい値
電圧Vthだけ低下すると上記MISFETQ7に電流が
流れ始めるようになる。その後の電流は、ほゞゲ
ートソース間電圧の自乗に比例して増加する。
る負荷曲線は、このMISFETQ7のゲートドレイ
ン間が接続されているので、第４図の破線lQ7の
ようになる。すなわち、データ線Ｄの電位が電源
端子VDDの電位よりも上記MISFETQ7のしきい値
電圧Vthだけ低下すると上記MISFETQ7に電流が
流れ始めるようになる。その後の電流は、ほゞゲ
ートソース間電圧の自乗に比例して増加する。
これに対し、上記ｐチヤンネルMISFETQ11を
負荷とする負荷曲線は、このMISFETQ11のゲー
トソース間が接続されているので第４図の破線lQ
11のようになる。すなわち、MISFETQ11に流れ
る電流はほゞ一定になる。
負荷とする負荷曲線は、このMISFETQ11のゲー
トソース間が接続されているので第４図の破線lQ
11のようになる。すなわち、MISFETQ11に流れ
る電流はほゞ一定になる。
上記の直列接続されたｎチヤンネル
MISFETQ7とｐチヤンネルMISFETQ11との合
成の負荷曲線は第４図lLのようになる。
MISFETQ7とｐチヤンネルMISFETQ11との合
成の負荷曲線は第４図lLのようになる。
メモリセルへのデータの書き込み時において
は、入力端子INに供給されるデータ信号に応じ
て、書き込み回路WAの一対の出力端子の電位が
相補的に決められる。制御端子における信号
のロウレベルによつて伝送ゲートMISFETQ13，
Q14がオン状態とされ、上記書き込み回路WAの
一対の出力端子における電位によつて一対のコモ
ンデータ線CD1，CD0のうち一方例えばCD0が
VDD−Vthのようなハイレベルにされ、他方CD1が
ほゞ基準電位のロウレベルにされる。
は、入力端子INに供給されるデータ信号に応じ
て、書き込み回路WAの一対の出力端子の電位が
相補的に決められる。制御端子における信号
のロウレベルによつて伝送ゲートMISFETQ13，
Q14がオン状態とされ、上記書き込み回路WAの
一対の出力端子における電位によつて一対のコモ
ンデータ線CD1，CD0のうち一方例えばCD0が
VDD−Vthのようなハイレベルにされ、他方CD1が
ほゞ基準電位のロウレベルにされる。
Ｘアドレスデコーダ回路YDの出力によつて伝
送ゲートMISFETQ9，Q10がオン状態とされ、そ
の結果、データ線Ｄの電位は、コモンデータ線
CD1のロウレベルに従つてロウレベルにされる。
他方のデータ線は、上記MISFETQ8，Q12から
なる負荷手段によつてハイレベルのまゝである。
送ゲートMISFETQ9，Q10がオン状態とされ、そ
の結果、データ線Ｄの電位は、コモンデータ線
CD1のロウレベルに従つてロウレベルにされる。
他方のデータ線は、上記MISFETQ8，Q12から
なる負荷手段によつてハイレベルのまゝである。
メモリセルのMISFETQ2はデータ線Ｄのロウ
レベルによつて強制的にオフ状態にされ、Q4は
オン状態にされる。
レベルによつて強制的にオフ状態にされ、Q4は
オン状態にされる。
この実施例において、第４図のようにデータ線
Ｄの電位が書き込み回路WAによつてVL(W)のロ
ウレベルにされた場合、MISFETQ7，Q11からな
る負荷手段に流れる電流はIWのように比較的小さ
い値になる。
Ｄの電位が書き込み回路WAによつてVL(W)のロ
ウレベルにされた場合、MISFETQ7，Q11からな
る負荷手段に流れる電流はIWのように比較的小さ
い値になる。
上記データ線Ｄに流れる電流制限のためだけな
ら、上記負荷手段におけるMISFETQ7を除去す
ることが可能である。しかしながら、このように
した場合、上記負荷手段によつて書き込み開始前
において、データ線Ｄの高レベルが予めほゞ電源
端子VDDの電圧まで上昇していることになる。従
つて、書き込み回路WAは、データ線Ｄに対し
ほゞ電源電圧から上記電圧VL(W)までの電位変化
を与えなければならなくなる。このような場合、
回路の各線において浮遊容量（図示しない）が存
在することにより、この各線の電位変化速度が制
限を受けているので、上記データ線Ｄの電位が
VL(W)にされるまで比較的長時間を要することに
なる。
ら、上記負荷手段におけるMISFETQ7を除去す
ることが可能である。しかしながら、このように
した場合、上記負荷手段によつて書き込み開始前
において、データ線Ｄの高レベルが予めほゞ電源
端子VDDの電圧まで上昇していることになる。従
つて、書き込み回路WAは、データ線Ｄに対し
ほゞ電源電圧から上記電圧VL(W)までの電位変化
を与えなければならなくなる。このような場合、
回路の各線において浮遊容量（図示しない）が存
在することにより、この各線の電位変化速度が制
限を受けているので、上記データ線Ｄの電位が
VL(W)にされるまで比較的長時間を要することに
なる。
この実施例においては、書き込み開始前のデー
タ線Ｄの電位は負荷手段における上記
MISFETQ7によつてほゞVDD−Vthの値まで減小
させられているので、上記データ線Ｄの電位は比
較的短時間でVL(W)まで低下する。
タ線Ｄの電位は負荷手段における上記
MISFETQ7によつてほゞVDD−Vthの値まで減小
させられているので、上記データ線Ｄの電位は比
較的短時間でVL(W)まで低下する。
メモリセルからのデータの読み出しにおいて
は、ワード線Ｗがハイレベルにされ、選択線Ｙも
ハイレベルにされる。
は、ワード線Ｗがハイレベルにされ、選択線Ｙも
ハイレベルにされる。
上記ワード線Ｗのハイレベルによつてメモリセ
ルにおける伝送ゲートMISFETQ5，Q6がオン状
態になる。その結果メモリセルの予めの記憶デー
タに従つて一対のデータ線Ｄ，の一方、例えば
Ｄがロウレベルにされ、他方が上記負荷手段に
よつて決まるハイレベルのままにされる。上記デ
ータ線のロウレベルに応じてコモンデータ線CD1
がロウレベルにされる。
ルにおける伝送ゲートMISFETQ5，Q6がオン状
態になる。その結果メモリセルの予めの記憶デー
タに従つて一対のデータ線Ｄ，の一方、例えば
Ｄがロウレベルにされ、他方が上記負荷手段に
よつて決まるハイレベルのままにされる。上記デ
ータ線のロウレベルに応じてコモンデータ線CD1
がロウレベルにされる。
読み出し回路RAはコモンデータ線CD1とCD0
とのレベル差に応じてメモリセルのデータを検出
し、出力端子OUTに出力する。
とのレベル差に応じてメモリセルのデータを検出
し、出力端子OUTに出力する。
メモリアレイが非常に多くのメモリセルによつ
て構成されることから、周知の半導体集積回路技
術によつて１つの半導体基体のような基体に高集
積密度で回路素子を形成するために、メモリセル
を構成する各MISFETは通常上記負荷手段、ゲ
ート手段等を構成するMISFETよりも小型化さ
れる。
て構成されることから、周知の半導体集積回路技
術によつて１つの半導体基体のような基体に高集
積密度で回路素子を形成するために、メモリセル
を構成する各MISFETは通常上記負荷手段、ゲ
ート手段等を構成するMISFETよりも小型化さ
れる。
そのため、メモリセルのMISFETQ1，Q2，
Q5，Q6等のオン抵抗は比較的大きい。
Q5，Q6等のオン抵抗は比較的大きい。
そのため、例えばメモリセルのMISFETQ1が
オン状態であることによつて設定されるデータ線
Ｄのロウレベルは第４図VRのように比較的高い
レベルにある。
オン状態であることによつて設定されるデータ線
Ｄのロウレベルは第４図VRのように比較的高い
レベルにある。
伝送ゲートMISFETQ9は、そのゲート電位、
すなわち選択線Ｙの電位が上記データ線Ｄの電位
よりもそのしきい値電圧以上に上昇するとオン状
態になる。その結果、上記データ線Ｄのロウレベ
ルは上記伝送ゲートMISFETQ9を介してコモン
データ線に転送されるようになる。
すなわち選択線Ｙの電位が上記データ線Ｄの電位
よりもそのしきい値電圧以上に上昇するとオン状
態になる。その結果、上記データ線Ｄのロウレベ
ルは上記伝送ゲートMISFETQ9を介してコモン
データ線に転送されるようになる。
この実施例に従うと、データ線の電位が負荷手
段のMISFETQ7のしきい値電圧Vthに応じて低下
させられているので、上記データ線Ｄからコモン
データ線CD1へのデータ転送は、Ｙアドレスデコ
ーダ回路の出力信号の立上りの比較的早い時期に
おいて開始される。すなわち、データ転送は高速
度で行なわれる。
段のMISFETQ7のしきい値電圧Vthに応じて低下
させられているので、上記データ線Ｄからコモン
データ線CD1へのデータ転送は、Ｙアドレスデコ
ーダ回路の出力信号の立上りの比較的早い時期に
おいて開始される。すなわち、データ転送は高速
度で行なわれる。
これに対し、データ線Ｄの負荷手段を
MISFETQ11のみによつて構成した場合、メモリ
セルによつて設定されるデータ線Ｄのロウレベル
は第４図のVRよりも高い電位となる。このよう
な場合、データ線Ｄからコモンデータ線CD1への
データの転送は、Ｙアドレスデコーダ回路YDの
出力信号が充分に立上つてから開始されることに
なる。すなわち、データ転送速度が低下する。
MISFETQ11のみによつて構成した場合、メモリ
セルによつて設定されるデータ線Ｄのロウレベル
は第４図のVRよりも高い電位となる。このよう
な場合、データ線Ｄからコモンデータ線CD1への
データの転送は、Ｙアドレスデコーダ回路YDの
出力信号が充分に立上つてから開始されることに
なる。すなわち、データ転送速度が低下する。
上記実施例のMISFETQ11，Q12にかえてゲー
トソース間を接続したデイプレツシヨンモードの
MISFETを使用することが考えられるが、この
場合、このデイプレツシヨンモードのMISFET
を製造するために製造工程を増加しなければなら
なくなる。この実施例においてはデータ線Ｄ，
に対する負荷手段をｐチヤンネルMISFETとｎ
チヤンネルMISFETとの組合せによつて構成し
ているので、何ら製造工程は増加しない。
トソース間を接続したデイプレツシヨンモードの
MISFETを使用することが考えられるが、この
場合、このデイプレツシヨンモードのMISFET
を製造するために製造工程を増加しなければなら
なくなる。この実施例においてはデータ線Ｄ，
に対する負荷手段をｐチヤンネルMISFETとｎ
チヤンネルMISFETとの組合せによつて構成し
ているので、何ら製造工程は増加しない。
この発明は、前記実施例に限定されず、上述の
ように正の電源電圧を用いた場合において、上記
ｎチヤンネルMISFETとｐチヤンネルMISFET
の接続位置を逆にするものとしてもよい。
ように正の電源電圧を用いた場合において、上記
ｎチヤンネルMISFETとｐチヤンネルMISFET
の接続位置を逆にするものとしてもよい。
また、負の電源電圧を用いる場合には、ゲー
ト、ドレインを接続したMISFETをｐチヤンネ
ルMISFETとし、ゲートを0Vバイアスする
MISFETをｎチヤンネルMISFETとするもので
ある。
ト、ドレインを接続したMISFETをｐチヤンネ
ルMISFETとし、ゲートを0Vバイアスする
MISFETをｎチヤンネルMISFETとするもので
ある。
また、伝送ゲートMISFETQ5〜Q11等のワード
線選択、データ線選択用のMISFETはｐチヤン
ネルMISFETとしてもよい。
線選択、データ線選択用のMISFETはｐチヤン
ネルMISFETとしてもよい。
さらに、メモリセルを構成するフリツプフロツ
プは、負荷側MISFET、すなわち、正の電源電
圧を用いる場合はｐチヤンネルMISFET側、負
の電源電圧を用いる場合はｎチヤンネル
MISFET側をポリシリコン等で構成した高抵抗
手段とするものであつてもよい。
プは、負荷側MISFET、すなわち、正の電源電
圧を用いる場合はｐチヤンネルMISFET側、負
の電源電圧を用いる場合はｎチヤンネル
MISFET側をポリシリコン等で構成した高抵抗
手段とするものであつてもよい。
第１図は、従来技術の一例を示す回路図、第２
図は、そのデータ線の負荷曲線を示す図、第３図
は、この発明の一実施例を示す回路図、第４図は
そのデータ線の負荷曲線を示す図である。
図は、そのデータ線の負荷曲線を示す図、第３図
は、この発明の一実施例を示す回路図、第４図は
そのデータ線の負荷曲線を示す図である。
Claims (1)
- 【特許請求の範囲】 １ メモリセルの入出力端子が接続される一対の
データ線の負荷手段として、ゲートとドレインが
接続されている第１導電型のMISFETと、 書込動作時定電流特性を有する第２導電型の
MISFETとによる直列回路を用いたことを特徴
とする相補型MISメモリ回路。 ２ 上記第１導電型のMISFETは、ゲートとド
レインが接続されており、上記第２導電型の
MISFETのソースが前記第１導電型のMISFET
のソースに接続されている特許請求の範囲第１項
記載の相補型MISメモリ回路。 ３ 上記メモリセルは、相補型フリツプフロツプ
回路と該フリツプフロツプ回路の入出力を一対の
データ線に伝送する一対のMISFETから構成さ
れる特許請求の範囲第１項記載の相補型MISメモ
リ回路。 ４ 上記メモリセルは、負荷MISFETとして高
抵抗手段を用いたフリツプフロツプ回路と該フリ
ツプフロツプ回路の入出力を一対のデータ線に伝
送する一対のMISFETから構成される特許請求
の範囲第１項記載の相補型MISメモリ回路。 ５ 上記書込み動作時定電流特性を有する第２導
電型のMISFETは、該MISFETのドレイン電流
を上記データ線に供給するよう接続されている特
許請求の範囲第１項記載の相補型MISメモリ回
路。 ６ 上記書込み動作時定電流特性を有する第２導
電型のMISFETのゲートが接地電位にされるこ
とによつて、該MISFETのドレインから上記デ
ータ線にドレイン電流を供給する特許請求の範囲
第１項記載の相補型MISメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14211279A JPS5668991A (en) | 1979-11-05 | 1979-11-05 | Complementary mis memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14211279A JPS5668991A (en) | 1979-11-05 | 1979-11-05 | Complementary mis memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668991A JPS5668991A (en) | 1981-06-09 |
| JPS6318275B2 true JPS6318275B2 (ja) | 1988-04-18 |
Family
ID=15307688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14211279A Granted JPS5668991A (en) | 1979-11-05 | 1979-11-05 | Complementary mis memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5668991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031800U (ja) * | 1989-05-31 | 1991-01-09 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPH038197A (ja) * | 1989-06-06 | 1991-01-16 | Oki Electric Ind Co Ltd | Ｍｏｓスタティックｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113222A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Static type mis memory |
-
1979
- 1979-11-05 JP JP14211279A patent/JPS5668991A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113222A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Static type mis memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031800U (ja) * | 1989-05-31 | 1991-01-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668991A (en) | 1981-06-09 |
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