JPH09245482A

JPH09245482A - 論理回路及び半導体記憶装置

Info

Publication number: JPH09245482A
Application number: JP8051620A
Authority: JP
Inventors: Katsuhiro Shimazu; 勝博嶋津; Eiji Ohashi; 栄治大橋; Jun Miura; 純三浦
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1996-03-08
Filing date: 1996-03-08
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】低電圧かつ低消費電流での動作が可能なＳＲ
ＡＭ等の半導体記憶装置及びその半導体記憶装置の書込
みドライバ回路に使用して好適なＣＭＯＳインバータ回
路を提供する。【解決手段】ＣＭＯＳインバータ回路のＮＭＯＳＦＥ
ＴＱｎ１のソース端子と接地点ＧＮＤとの間に、ゲート
とドレインが短絡されかつソースとバックゲートが接地
された別のＮＭＯＳＦＥＴＱｎ２を接続し、出力信号の
ロー電位を、ＮＭＯＳＦＥＴＱｎ２のしきい値電圧に等
しくなるようにした。ＳＲＡＭのビット線ＢＬＴ，ＢＬ
Ｂの書込みドライバ回路１０をこのＣＭＯＳインバータ
回路で構成することによって、ビット線電位がローレベ
ルの時にビット線ＢＬＴ，ＢＬＢが接地点ＧＮＤから絶
縁されるようにし、ＣＭＯＳインバータ回路からロー電
位の信号が出力される際の消費電流を小さく抑えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路さらには
低電圧で駆動されるインバータ回路に適用して特に有効
な技術に関し、例えば低電圧で動作するスタティックＲ
ＡＭ（ＳＲＡＭ）の書込みドライバ回路に利用して有用
な技術に関する。

【０００２】

【従来の技術】一般に、ＳＲＡＭにおいては、図６に示
すように、ハイ／ローいずれかのレベルの信号とそのレ
ベルを反転させた信号がそれぞれ伝送される一対の相補
性のビット線ＢＬＴ，ＢＬＢとワード線ＷＬとが交差す
る領域に、２個の駆動用ＭＯＳ電界効果トランジスタ
（以下、ＭＯＳＦＥＴとする。）Ｑｄ１，Ｑｄ２及び２
個の抵抗素子Ｒ１，Ｒ２よりなるフリップフロップ回路
と、２個の転送用ＭＯＳＦＥＴＱｔ１，Ｑｔ２とにより
構成されたメモリセルＭＣが配置されている。このメモ
リセルＭＣヘの情報（“０”または“１”）の書込み
は、ビット線ＢＬＴ，ＢＬＢを通して、転送用ＭＯＳＦ
ＥＴＱｔ１，Ｑｔ２のバックバイアスが印加された状態
におけるしきい値電圧分だけ正電源電圧よりも低いレベ
ルの書込み電位が印加されることで行われる。従って、
近時のように、ＳＲＡＭに低電圧（例えば３Ｖ）での動
作が要求される場合には、転送用ＭＯＳＦＥＴＱｔ１，
Ｑｔ２のしきい値電圧を下げる必要がある。

【０００３】しかし、転送用ＭＯＳＦＥＴＱｔ１，Ｑｔ
２のしきい値電圧を下げた場合、高温環境下で長時間ビ
ット線電位０Ｖの状態が続くと、メモリセルＭＣの抵抗
素子Ｒ１，Ｒ２に流れる電流よりも大きなサブスレッシ
ョルド電流、すなわちリーク電流が転送用ＭＯＳＦＥＴ
Ｑｔ１，Ｑｔ２に流れ、メモリセルＭＣに保持されてい
た記憶情報が失われてしまうおそれがある。これを防ぐ
ために、図１３に示すように、常時オンしているビット
線プルアップ用ＭＯＳＦＥＴＱｐ，Ｑｐを設け、それら
を介してビット線ＢＬＴ，ＢＬＢをそれぞれ正電源端子
Ｖｃｃに接続することによって、ビット線ＢＬＴ，ＢＬ
Ｂの電位が数百mV以下に下がらないようにしている。そ
れによって、非選択時におけるメモリセルＭＣ１，…，
ＭＣ２の各転送用ＭＯＳＦＥＴＱｔ１，Ｑｔ２のソース
（すなわち、ビット線ＢＬＴ，ＢＬＢ）の電位がゲート
電位よりも高くなるので、サブスレッショルド電流を低
減させることができる。

【０００４】「超ＬＳＩメモリ」（伊藤清男著、培風
館）の第３６８頁には、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）について、上述したサブスレッショルド電流の低減
法と同様の技術が記載されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。

【０００６】すなわち、ＳＲＡＭのＣＭＯＳインバータ
回路で構成される書込みドライバ１０が動作した時に、
上記プルアップ用ＭＯＳＦＥＴＱｐから上記書込みドラ
イバ１０のＣＭＯＳインバータ回路１１，１２を構成す
る各ｎチャンネル型ＭＯＳＦＥＴを通して正電源端子Ｖ
ｃｃから接地点に向かって直流電流が流れ、ＳＲＡＭの
書込み動作時の消費電流が増えてしまう。

【０００７】本発明はかかる事情に鑑みてなされたもの
で、低電圧かつ低消費電流での動作が可能なＳＲＡＭ等
の半導体記憶装置及びその半導体記憶装置の書込みドラ
イバ回路に使用して好適なＣＭＯＳインバータ回路を提
供することを主たる目的としている。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】本発明の論理回路は、ＣＭＯＳインバータ
回路などのＣＭＯＳ論理回路を構成するＮＭＯＳトラン
ジスタのソース端子と接地点との間に、ダイオード手段
として、ゲートとドレインが短絡されかつソースとバッ
クゲートが接地されたＮＭＯＳトランジスタを接続した
ものである。それによって、例えばＣＭＯＳインバータ
回路から出力される信号のロー電位は、０Ｖでなく、ダ
イオード手段であるＮＭＯＳトランジスタのしきい値電
圧に等しくなる。

【００１１】また、本発明の半導体記憶装置は、ビット
線の書込みドライバ回路を上記ダイオード手段であるＮ
ＭＯＳトランジスタを有するＣＭＯＳインバータ回路で
構成したものである。それによって、書込みドライバ回
路のＣＭＯＳインバータ回路からロー電位の信号が出力
される時のビット線電位は、ダイオード手段であるＮＭ
ＯＳトランジスタのしきい値電圧に等しくなる。また、
その際、ダイオード手段であるＮＭＯＳトランジスタは
オフ状態となる。従って、従来のようにビット線のロー
電位を数百mVに設定するためのプルアップ用ＭＯＳＦＥ
Ｔを設けずに済むとともに、ビット線電位がローレベル
になる時にもビット線は接地点から絶縁されているの
で、ＣＭＯＳインバータ回路からロー電位の信号が出力
される際の消費電流を小さく抑えることができる。

【００１２】

【発明の実施の形態】図１は、本発明に係る論理回路の
一例を示す図である。この論理回路は、入力端子Ｖｉｎ
に入力される信号がロー電位の時にオンして（ハイ電位
の時にはオフ状態となる。）出力端子Ｖｏｕｔからハイ
電位の信号を出力するｐチャンネル型ＭＯＳＦＥＴ（以
下、出力用ＰＭＯＳＦＥＴと称する。）Ｑｐ1 と、入力
信号がハイ電位の時にオンして（ロー電位の時にはオフ
状態となる。）出力信号の電位をローレベルにするｎチ
ャンネル型ＭＯＳＦＥＴ（以下、出力用ＮＭＯＳＦＥＴ
と称する。）Ｑｎ１と、ローレベルの出力信号の電位を
自らのしきい値電圧Ｖｔｈと等しくし得るＮＭＯＳＦＥ
Ｔ（以下、クランプ用ＮＭＯＳＦＥＴと称する。）Ｑｎ
２とを備えたＣＭＯＳインバータ回路である。

【００１３】出力用ＰＭＯＳＦＥＴＱｐ１のソース及び
バックゲートは正電源端子Ｖｃｃに接続されている。出
力用ＰＭＯＳＦＥＴＱｐ１のドレインは、出力用ＮＭＯ
ＳＦＥＴＱｎ１のドレインとともに、出力端子Ｖｏｕｔ
に共通接続されている。出力用のＰＭＯＳＦＥＴＱｐ１
及びＮＭＯＳＦＥＴＱｎ１の各ゲートは入力端子Ｖｉｎ
に共通接続されている。出力用ＮＭＯＳＦＥＴＱｎ１の
ソース及びバックゲートはクランプ用ＮＭＯＳＦＥＴＱ
ｎ２のドレインに接続されている。

【００１４】クランプ用ＮＭＯＳＦＥＴＱｎ２は、ゲー
トとドレインとが短絡されており、ソース及びバックゲ
ートが接地点ＧＮＤに接続されている。従って、このク
ランプ用ＭＯＳＦＥＴＱｎ２は出力用ＮＭＯＳＦＥＴＱ
ｎ１のソースから接地点ＧＮＤへ向かう方向を順方向と
するダイオードとして動作する。

【００１５】このＣＭＯＳインバータ回路の入力端子Ｖ
ｉｎに前段の回路（図示省略した。）からロー電位が印
加されると、出力用ＰＭＯＳＦＥＴＱｐ１がオン状態と
なり、出力用ＮＭＯＳＦＥＴＱｎ１及びクランプ用ＮＭ
ＯＳＦＥＴＱｎ２はオフ状態となる。それによって、出
力端子Ｖｏｕｔの電位は正の電源電圧に等しくなり、ハ
イ電位の信号が後段の回路（図示省略した。）へ出力さ
れる。

【００１６】一方、入力端子Ｖｉｎにハイ電位が印加さ
れると、出力用ＰＭＯＳＦＥＴＱｐ１はオフ状態とな
り、出力用ＮＭＯＳＦＥＴＱｎ１及びクランプ用ＮＭＯ
ＳＦＥＴＱｎ２はオン状態となる。それによって、出力
端子Ｖｏｕｔの電位は、出力用ＮＭＯＳＦＥＴＱｎ１の
ソース端子の電位、すなわち図１のノードＧの電位に等
しくなる。ここで、クランプ用ＮＭＯＳＦＥＴＱｎ２の
ゲートとドレインとが短絡されているため、図１のノー
ドＧの電位は、クランプ用ＮＭＯＳＦＥＴＱｎ２のゲー
ト・ソース間電圧ＶＧＳと等しくなる。クランプ用ＮＭ
ＯＳＦＥＴＱｎ２は、そのゲート・ソース間電圧ＶＧＳ
が自らのしきい値電圧Ｖｔｈまで低くなると、電流を流
さなくなる。そのため、図１のノードＧの電位はしきい
値電圧Ｖｔｈよりも低くならない。従って、このＣＭＯ
Ｓインバータ回路にハイ電位の信号が入力されると、ク
ランプ用ＮＭＯＳＦＥＴＱｎ２のしきい値電圧Ｖｔｈに
等しい電位の信号が出力端子Ｖｏｕｔから出力されるこ
ととなる。

【００１７】ＣＭＯＳインバータ回路の製造プロセスに
おいて、クランプ用ＮＭＯＳＦＥＴＱｎ２のしきい値電
圧Ｖｔｈを制御することにより、上記ＣＭＯＳインバー
タ回路から出力される信号のロー電位を任意に設定する
ことができる。

【００１８】図２及び図３は、それぞれ、図１に示した
ＣＭＯＳインバータ回路及び一対のＰＭＯＳＦＥＴとＮ
ＭＯＳＦＥＴのみからなる通常のＣＭＯＳインバータ回
路（すなわち、本発明において、クランプ用ＮＭＯＳＦ
ＥＴＱｎ２を設けない回路）の入出力特性のシミュレー
ション結果を示す図である。図２より、本発明に係るＣ
ＭＯＳインバータ回路では、入力信号の電位が０Ｖの時
の出力信号の電位は５Ｖであり、入力信号の電位が５Ｖ
の時の出力信号の電位は０．８Ｖ〜０．９Ｖ程度である
ことがわかる。それに対して、図３より、通常のＣＭＯ
Ｓインバータ回路では、入力信号の電位が５Ｖの時に０
Ｖの電位の信号が出力されることがわかる。なお、図２
のシミュレーションでは、出力用ＰＭＯＳＦＥＴＱｐ
１、出力用ＮＭＯＳＦＥＴＱｎ１及びクランプ用ＮＭＯ
ＳＦＥＴＱｎ２のＷ／Ｌ（Ｌ：チャネル長、Ｗ：チャネ
ル幅）の値をいずれも４０／０．８とした。また、図３
のシミュレーションでは、ＰＭＯＳＦＥＴ及びＮＭＯＳ
ＦＥＴのＷ／Ｌの値をそれぞれ４０／０．８及び２０／
０．８とした。

【００１９】図４及び図５は、図１のＣＭＯＳインバー
タ回路をＳＲＡＭの書込みドライバに適用した例の概略
を示す図である。このＳＲＡＭでは、外部回路（図示省
略した。）からアドレス端子を介して入力されたアドレ
ス信号は、カラムアドレス信号Ａｍとロウアドレス信号
Ａｎとに分離され、それぞれＹ系デコーダ２０とＸ系デ
コーダ３０に内部アドレスバス４０を介して送られる。
そして、Ｘ系デコーダ３０によりロウアドレス信号がデ
コードされてメモリアレイ５０のワード線が選択され
る。また、Ｙ系デコーダ２０によりカラムアドレス信号
がデコードされ、そのデコード信号に基づいてＹ系スイ
ッチ６０によりメモリアレイ５０のビット線が選択され
る。それによって、メモリアレイ５０の中の特定のメモ
リセルＭＣが選択される。

【００２０】ＳＲＡＭと外部回路とのデータのやり取り
はデータ入出力端子Ｉ／Ｏを介して行われる。データの
書込み時には、外部から入力されたデータ信号は内部デ
ータバス７０を介して書込みドライバ１０に送られる。
そして、外部の制御回路からＳＲＡＭ半導体チップの選
択信号入力端子／ＣＳ及び書込み信号入力端子／ＷＥ
（ここで、ＣＳやＷＥなど端子名の前に付した“／”は
ロー電位の信号が入力された時に有効となることを意味
する。）にそれぞれロー電位の信号が入力されると、書
込みドライバ１０のビット線ドライバＴ１２及びビット
線ドライバＢ１１と各ビット線ＢＬＴ，ＢＬＢとの間に
それぞれ設けられた書込み制御用ゲート１５，１５がオ
ンして、アドレス信号により選択されたメモリセルＭＣ
に書込みドライバ１０からデータ信号が送られて１ビッ
トずつ書き込まれる。ここで、ビット線ドライバＴ１２
及びビット線ドライバＢ１１はいずれも、例えば図１の
ＣＭＯＳインバータ回路で構成されている。

【００２１】データの読出し時には、外部の制御回路か
ら出力制御信号入力端子／ＯＥ、選択信号入力端子／Ｃ
Ｓ及び書込み信号入力端子／ＷＥにそれぞれロー電位、
ロー電位及びハイ電位の信号が入力される。それによっ
て、メモリセルＭＣに接続され得る一対の相補性のビッ
ト線ＢＬＴ，ＢＬＢ（図６参照）の電位を一旦ハイレベ
ルにするイコライズ回路（または、プリチャージ回路）
８０が動作して、それらビット線ＢＬＴ，ＢＬＢの電位
がハイレベルとなる。そして、アドレス信号により選択
されたメモリセルＭＣに記憶保持された情報（“０”ま
たは“１”）によって、ビット線ＢＬＴ，ＢＬＢのいず
れかの電位が変化し、その微小な変化がセンスアンプ９
０により増幅されて読出しデータ信号としてデータバス
７０に送られる。その際、書込み制御用ゲート１５，１
５はオフ状態である。

【００２２】メモリセルＭＣは、その一例を図６に示す
ように、一対の相補性のビット線ＢＬＴ，ＢＬＢとワー
ド線ＷＬとが交差する領域に、２個の駆動用ＮＭＯＳＦ
ＥＴＱｄ１，Ｑｄ２及びポリシリコン等で形成された２
個の抵抗素子Ｒ１，Ｒ２よりなるフリップフロップ回路
と、２個の転送用ＮＭＯＳＦＥＴＱｔ１，Ｑｔ２とによ
り構成されている。

【００２３】次に、図１のＣＭＯＳインバータ回路を書
込みドライバ１０のビット線ドライバＴ１２及びビット
線ドライバＢ１１に適用したＳＲＡＭの動作について、
図５を参照しながら具体例を挙げて説明する。

【００２４】まず、メモリセルＭＣ１に“１”の情報を
記憶させる場合について説明する。カラムアドレス信号
に対応するＹ系スイッチ信号の入力端子ＹＣにハイ電位
の信号が入力され、Ｙ系スイッチ６０内の該当するスイ
ッチ用ゲート（ＮＭＯＳＦＥＴでできている。）Ｑｎ，
Ｑｎがオン状態となる。また、書込み制御用ゲート１
５，１５がオンする。それによって、ビット線ドライバ
Ｔ１２とビット線ＢＬＴ、及びビット線ドライバＢ１１
とビット線ＢＬＢがそれぞれ接続される。そして、ロウ
アドレス信号に対応してワード線ＷＬ１がハイ電位（他
のワード線はロー電位）となり、メモリセルＭＣ１とビ
ット線ＢＬＴ，ＢＬＢが接続される。この状態で、ビッ
ト線ドライバＴ１２の入力端子ＶｉｎＴにロー電位が印
加され、かつビット線ドライバＢ１１の入力端子Ｖｉｎ
Ｂにハイ電位が印加されると、ビット線ＢＬＴはハイ電
位、ビット線ＢＬＢはロー電位となり、メモリセルＭＣ
１には“１”の情報が記憶される。

【００２５】続いて、メモリセルＭＣ１と同じビット線
ＢＬＴ，ＢＬＢに接続され得る別のメモリセルＭＣ２に
“０”の情報を記憶させる場合について説明する。ワー
ド線ＷＬ１がロー電位とされてメモリセルＭＣ１がビッ
ト線ＢＬＴ，ＢＬＢから切り離される。それによって、
メモリセルＭＣ１に記憶された情報“１”は保持状態と
なる。一方、ワード線ＷＬ２はハイ電位とされ、メモリ
セルＭＣ２とビット線ＢＬＴ，ＢＬＢとが接続される。
この状態で、ビット線ＢＬＴ側の入力端子ＶｉｎＴ及び
ビット線ＢＬＢ側の入力端子ＶｉｎＢにそれぞれハイ電
位及びロー電位が印加されると、ビット線ＢＬＴ，ＢＬ
Ｂはそれぞれロー電位及びハイ電位となる。従って、メ
モリセルＭＣ２に“０”の情報が記憶される。

【００２６】メモリセルＭＣ２に“０”の情報が記憶さ
れる際、ビット線ＢＬＴの電位（ロー電位）は、ビット
線ドライバＴ１２内のクランプ用ＮＭＯＳＦＥＴＱｎ２
（図１参照）のしきい値電圧Ｖｔｈ（数百mV程度）に等
しくなる。ビット線ＢＬＴの電位がＶｔｈに等しくなる
と、クランプ用ＮＭＯＳＦＥＴＱｎ２には電流が流れな
くなる。しかも、この実施例では図１３に示されている
プルアップ用ＭＯＳＦＥＴＱｐを設ける必要がないの
で、ビット線ＢＬＴから接地点ＧＮＤヘは電流が流れな
い。従って、消費電流が低く抑えられるという効果が得
られる。加えて、ビット線ＢＬＴ，ＢＬＢのローレベル
の電位が数百mV程度であるため、イコライズ回路（また
は、プリチャージ回路）８０によりビット線ＢＬＴ，Ｂ
ＬＢの電位をハイレベルにする際に、０Ｖの電位からチ
ャージするよりもチャージに要する時間が短くて済む。
従って、ＳＲＡＭの高速動作が可能となる。

【００２７】また、メモリセルＭＣ１の転送用ＮＭＯＳ
ＦＥＴＱｔ１（図６参照）のゲート・ソース間電圧ＶＧ
Ｓは−ＶｔｈＶすなわち−数百mVになり、ＶＧＳが０Ｖ
の場合に比べてサブスレッショルド電流の大きさはおよ
そ次式で示されるような値となる。

【００２８】

【数１】従って、高温環境下でメモリセルＭＣ２に“０”の情報
を書き込む際に、メモリセルＭＣ１にリーク電流（サブ
スレッショルド電流）が流れてその記憶情報“１”が破
壊されることはないという効果が得られる。

【００２９】図７〜図１０は、それぞれ本発明に係る論
理回路の他の例を示す図である。

【００３０】図７に示す論理回路は、図１のＣＭＯＳイ
ンバータ回路の前段にナンド回路１とノア回路２とイン
バータ回路３を組み合わせてなる入力回路を設けたもの
である。入力端子Ｖｉｎには、ナンド回路１の一方の入
力端子とノア回路２の一方の入力端子とが共通接続され
ている。また、ナンド回路１の他方の入力端子には外部
のタイミング制御回路（図示省略した。）などから送ら
れてくるクロック信号ＣＬＫが入力される。ノア回路２
の他方の入力端子にはクロック信号ＣＬＫがインバータ
回路３を介して反転されて入力される。図７の論理回路
によれば、クロック信号ＣＬＫがハイ電位で、かつ入力
信号がハイ電位及びロー電位の時に出力端子Ｖｏｕｔの
電位はそれぞれハイレベル及びローレベルとなる。ま
た、クロック信号ＣＬＫがロー電位の時には出力端子Ｖ
ｏｕｔはハイインピーダンスとなる。図７の論理回路
を、ＳＲＡＭの書込みドライバ１０として用いることが
でき、その場合、第１の実施例と同様の作用・効果が得
られる。

【００３１】図８に示す論理回路は、クロック形ＣＭＯ
Ｓインバータ回路の一例である。このクロック形ＣＭＯ
Ｓインバータ回路は、図１のＣＭＯＳインバータ回路の
出力用ＰＭＯＳＦＥＴＱｐ１と正電源端子ＶＣＣとの間
に、クロック信号ＣＬＫをゲートに受けるクロック入力
用ＰＭＯＳＦＥＴＱｐ２を接続するとともに、出力用Ｎ
ＭＯＳＦＥＴＱｎ１とクランプ用ＮＭＯＳＦＥＴＱｎ２
との間に、クロック信号ＣＬＫをゲートに受けるクロッ
ク入力用ＮＭＯＳＦＥＴＱｎ３を接続したものである。
図８の論理回路によれば、クロック信号ＣＬＫがハイ電
位の時に出力端子Ｖｏｕｔの電位は入力信号の反転デー
タとなる。また、クロック信号ＣＬＫがロー電位の時
は、出力端子Ｖｏｕｔはハイインピーダンスとなる。図
８の論理回路を、ＳＲＡＭの書込みドライバ１０として
用いることができ、その場合、第１の実施例と同様の作
用・効果が得られる。

【００３２】図９に示す論理回路は、クロック形ＣＭＯ
Ｓインバータ回路の他の例である。このクロック形ＣＭ
ＯＳインバータ回路は、図１のＣＭＯＳインバータ回路
の出力用ＰＭＯＳＦＥＴＱｐ１と出力用ＮＭＯＳＦＥＴ
Ｑｎ１との間に、クロック信号ＣＬＫをそれぞれゲート
に受けるクロック入力用のＰＭＯＳＦＥＴＱｐ２及びＮ
ＭＯＳＦＥＴＱｎ３を順に接続したものである。図９の
論理回路によれば、クロック信号ＣＬＫがハイ電位の時
に出力端子Ｖｏｕｔの電位は入力信号の反転データとな
る。また、クロック信号ＣＬＫがロー電位の時には、出
力端子Ｖｏｕｔはハイインピーダンスとなる。図９の論
理回路を、ＳＲＡＭの書込みドライバ１０として用いる
ことができ、その場合、第１の実施例と同様の作用・効
果が得られる。

【００３３】図１０に示す論理回路は、出力用のＰＭＯ
ＳＦＥＴＱｐ１１及びＮＭＯＳＦＥＴＱｎ１１、出力用
のＰＭＯＳＦＥＴＱｐ２１及びＮＭＯＳＦＥＴＱｎ２
１、並びに出力用のＰＭＯＳＦＥＴＱｐ３１及びＮＭＯ
ＳＦＥＴＱｎ３１よりなる複数の通常のインバータ回路
に対して、クランプ用ＮＭＯＳＦＥＴＱｎ２を一つだけ
共通に設けて兼用するようにしたものである。このよう
にすれば、クランプ用ＮＭＯＳＦＥＴＱｎ２の数を減ら
すことができるので、チップ面積の増大を抑制すること
ができる。

【００３４】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００３５】例えば、図１のクランプ用ＮＭＯＳＦＥＴ
Ｑｎ２の代わりにＰＮ接合形のダイオードを用いてもよ
い。

【００３６】また、図１１に示すように、イコライズ回
路（または、プリチャージ回路）８０を備えたデータバ
スのドライバとして図１のＣＭＯＳインバータ回路を用
いてもよい。そうすれば、データバスのロー電位がクラ
ンプ用ＮＭＯＳＦＥＴＱｎ２のしきい値電圧Ｖｔｈに等
しくなるので、データバスをハイ電位にチャージする際
の所要時間が短縮される。また、データバスの電荷の充
放電が少なくなるので、消費電流の低減効果が得られ
る。

【００３７】さらに、図１２に示すように、ＣＭＯＳイ
ンバータ回路に限らず、ナンド回路、ノア回路またはそ
の他の複合ゲートなどからなる論理回路１００内のＮＭ
ＯＳＦＥＴＱｎ１のソースと接地点との間にクランプ用
ＮＭＯＳＦＥＴＱｎ２（または、ＰＮ接合形ダイオー
ド）を接続してもよい。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
記憶装置に適用した場合について説明したが、この発明
はそれに限定されるものではなく、半導体集積回路装置
に利用することができる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４０】すなわち、消費電流を低く抑えながら、Ｓ
ＲＡＭ等の半導体記憶装置を低電圧で動作させることが
できる。

【図面の簡単な説明】

【図１】本発明を適用したＣＭＯＳインバータ回路の一
例を示す図である。

【図２】図１のＣＭＯＳインバータ回路の入出力特性の
シミュレーション結果を示す図である。

【図３】通常のＣＭＯＳインバータ回路の入出力特性の
シミュレーション結果を示す図である。

【図４】図１のＣＭＯＳインバータ回路をＳＲＡＭの書
込みドライバに適用した例の全体の概略を示す図であ
る。

【図５】そのＳＲＡＭの要部を示す図である。

【図６】そのＳＲＡＭのメモリセル周辺の回路図であ
る。

【図７】本発明に係る論理回路の他の例を示す図であ
る。

【図８】本発明に係る論理回路の他の例を示す図であ
る。

【図９】本発明に係る論理回路の他の例を示す図であ
る。

【図１０】本発明に係る論理回路の他の例を示す図であ
る。

【図１１】本発明に係るＣＭＯＳインバータ回路をデー
タバスのドライバに適用した例を示す図である。

【図１２】本発明を種々の論理回路に応用した例を示す
概略図である。

【図１３】従来のＳＲＡＭの要部を示す図である。

【符号の説明】

ＢＬＴ，ＢＬＢビット線ＧＮＤ接地点ＭＣ，ＭＣ１，ＭＣ２メモリセルＱｎ１，Ｑｎ１１，Ｑｎ２１，Ｑｎ３１出力用ＮＭ
ＯＳＦＥＴ（第１のＮＭＯＳトランジスタ）Ｑｎ２クランプ用ＮＭＯＳＦＥＴ（第２のＮＭＯＳ
トランジスタ）Ｑｐ１出力用ＰＭＯＳＦＥＴＷＬ，ＷＬ１，ＷＬ２ワード線１０書込みドライバ（ビット線ドライバ）１１ビット線ドライバＢ１２ビット線ドライバＴ５０メモリアレイ８０イコライズ回路（イコライズ手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者三浦純埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内

Claims

【特許請求の範囲】

【請求項１】電源電圧端子と接地点との間にＰＭＯＳ
トランジスタとＮＭＯＳトランジスタが直列に接続され
てなるＣＭＯＳ論理回路において、ＮＭＯＳトランジス
タのソース端子と接地点との間に、該ソース端子から接
地点に向かって順方向となるダイオード手段が接続され
ていることを特徴とする論理回路。
【請求項２】前記ダイオード手段は、ゲートとドレイ
ンが短絡されかつソースとバックゲートが接地された第
２のＮＭＯＳトランジスタで構成され、該第２のＮＭＯ
Ｓトランジスタのドレイン端子が上記第１のＮＭＯＳト
ランジスタのソース端子に接続されていることを特徴と
する請求項１記載の論理回路。
【請求項３】前記第１のＮＭＯＳトランジスタは、ソ
ースに電源電圧が供給され得るＰＭＯＳトランジスタと
対をなしてＣＭＯＳインバータ回路を構成していること
を特徴とする請求項１または２記載の論理回路。
【請求項４】前記第２のＮＭＯＳトランジスタのドレ
イン端子に、複数のＣＭＯＳインバータ回路の各ＮＭＯ
Ｓトランジスタのソース端子が共通接続されていること
を特徴とする請求項３記載の論理回路。
【請求項５】複数のメモリセルがマトリクス状に配置
されたメモリアレイと、該メモリアレイの各列毎に一対
ずつ配設され同一列のメモリセルに接続可能な相補性の
ビット線対と、前記メモリアレイの各行毎に配設され同
一行のメモリセルに接続可能なワード線と、前記各相補
性のビット線対の電位を同一レベルに設定可能なイコラ
イズ手段と、前記各ビット線毎に接続可能に設けられか
つメモリセルにデータを書き込む際に駆動されるＣＭＯ
Ｓ論理回路からなるビット線ドライバ回路とを備えたス
タティックＲＡＭであって、前記ビット線ドライバ回路
を構成するＮＭＯＳトランジスタのソース端子と接地点
との間には、ゲートとドレインが短絡されかつソースと
バックゲートが接地された第２のＮＭＯＳトランジスタ
が接続されていることを特徴とする半導体記憶装置。
【請求項６】前記第２のＮＭＯＳトランジスタのドレ
イン端子に、前記ビット線ドライバの複数のＣＭＯＳイ
ンバータ回路を構成する各ＮＭＯＳトランジスタのソー
ス端子が共通接続されていることを特徴とする請求項５
記載の半導体記憶装置。