JP2004055092A - 半導体メモリ装置及び半導体集積回路 - Google Patents
半導体メモリ装置及び半導体集積回路 Download PDFInfo
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Abstract
【課題】半導体メモリ装置において、複数のメモリセルのオフリーク電流を有効に制限しながら、ゲートリーク電流及びＧＩＤＬ電流を効果的に制限する。
【解決手段】複数のビット線５のうち非選択ビット線のプリチャージ電位は、ＨＰＲ電圧ソース２により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Ｖｃｃ（０．５Ｖ〜１．２Ｖの範囲内の低電圧、例えば０．８Ｖ）よりも低い電位（例えば１／２Ｖｃｃ＝０．４Ｖ）に設定される。複数のワード線４のうち非選択ワード線の電位は、ＮＷＬ電圧ソース１により、所定の負電位（例えば−１／４Ｖｃｃ＝−０．２Ｖ）に設定される。前記非選択ビット線のプリチャージ電位（０．４Ｖ）と非選択ワード線の負電位（−０．２Ｖ）の絶対値との合計値は、電源電圧Ｖｃｃ（０．８Ｖ）未満に設定される。
【選択図】 図１
【解決手段】複数のビット線５のうち非選択ビット線のプリチャージ電位は、ＨＰＲ電圧ソース２により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Ｖｃｃ（０．５Ｖ〜１．２Ｖの範囲内の低電圧、例えば０．８Ｖ）よりも低い電位（例えば１／２Ｖｃｃ＝０．４Ｖ）に設定される。複数のワード線４のうち非選択ワード線の電位は、ＮＷＬ電圧ソース１により、所定の負電位（例えば−１／４Ｖｃｃ＝−０．２Ｖ）に設定される。前記非選択ビット線のプリチャージ電位（０．４Ｖ）と非選択ワード線の負電位（−０．２Ｖ）の絶対値との合計値は、電源電圧Ｖｃｃ（０．８Ｖ）未満に設定される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置単体、及びこの半導体メモリ装置を含む半導体集積回路に関し、特に、電源電圧が１．２Ｖ以下の低電圧で動作し、デザインルールも０．１３μｍ以降の高集積及び高密度デバイスを用いた場合に、トランジスタのリーク電流を有効に削減する技術に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置を低電圧下でも高速動作させるために、その構成トランジスタとして低閾値電圧のトランジスタを用いる技術が採用されている。
【０００３】
このような状況の下では、低閾値電圧のトランジスタにおいて、そのオフ時であっても、ソース− ドレイン間に大きなオフリーク電流が流れる問題が顕在化する。この問題に対処するように、従来では、例えば、ワード線を負電圧に設定したり、ソース電位を正電位の方向にシフトすることにより、トランジスタに実効的に負のバイアスを印加して、オフリーク電流を少なく制限していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ワード線に大きな負電圧を印加したり、ソース電位を正電位側にシフトする技術は、デバイスの電圧に対する耐性が十分ある場合には、副作用がなく、有効な技術であるが、デバイスが微細化して、ゲート酸化膜の厚みが２ナノメートルよりも薄くなってくると、トンネル電流に起因するゲートリークの問題が顕在化し始める。前記従来提案されていた負電圧ワード線駆動技術やソース線オフセット技術は、ゲート− ソース間電位差を大きくしてしまう技術であるため、オフリーク電流は抑制できても、このゲートリーク電流を増大させる課題がある。
【０００５】
また、デバイスの微細化はトランジスタのゲート− ドレイン間の電界を高くし、このため、ゲートとドレイン間に大きな電位差が印加されると生ずるＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）リーク電流の問題も顕在化し始める。前記従来の負電圧ワード線駆動技術等は、更にこのＧＩＤＬリーク電流の問題を誘発するため、この新たなリーク電流をも抑制できない課題がある。
【０００６】
特に、問題であるのは、ビット線からのリーク電流であって、データ読み出し動作では、プリチャージしたビット線の電位がセル電流によって引き抜かれるか否かを判定している関係上、セル電流に対して無視できないレベルのリーク電流がビット線に存在する場合には、セル電流かリーク電流かの識別が困難になり、データ読み出しまでの時間を長く要したり、データの誤読み出しとなる課題がある。
【０００７】
本発明の目的は、前記した課題に鑑み、オフリーク電流を有効に制限しながら、更にゲートリーク電流やＧＩＤＬリーク電流をも小さく制限することにある。
【０００８】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、半導体メモリ装置において、非選択ワード線の負電位の設定と、非選択ビット線のプリチャージ電位の設定とを、オフリーク電流とゲートリーク電流とＧＩＤＬ電流との三者を考慮して適切に設定する。また、メモリセルのソース線の電位も適切に設定する。
【０００９】
すなわち、請求項１記載の発明の半導体メモリ装置は、複数のメモリセルと、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、前記複数のメモリセルのデータのハイ側の電位を与える電源と、前記複数のワード線に電位を与えるワード線電位供給源と、前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源とを備えた半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定されることを特徴とする。
【００１０】
請求項２記載の発明は、前記請求項１記載の半導体メモリ装置において、前記プリチャージ電位供給源が供給する非選択ビット線のプリチャージ電位は、前記電源の電圧の半分値未満の電圧値に設定されることを特徴とする。
【００１１】
請求項３記載の発明は、前記請求項１記載の半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち選択ビット線に供給するプリチャージ電位は、前記プリチャージ電位供給源が前記非選択ビット線に供給するプリチャージ電位よりも高く、且つ前記電源の電圧の半分値以上の電圧値に設定されることを特徴とする。
【００１２】
請求項４記載の発明の半導体メモリ装置は、複数のメモリセルと、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、前記複数のメモリセルのデータのハイ側の電位を与える電源と、前記複数のメモリセルのデータのロウ側の電位を与える複数のソース線と、前記複数のワード線に電位を与えるワード線電位供給源と、前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源と、前記複数のソース線に電位を与えるソース電位供給源とを備えた半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、前記ソース電位供給源が前記複数のソース線のうち非選択ソース線に供給する電位は、所定の正電位に設定され、且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定され、前記ワード線電位供給源による非選択ワード線の電位の絶対値と前記ソース電位供給源による非選択ソース線の電位の絶対値とは、相互にほぼ等しい電位に設定されることを特徴とする。
【００１３】
請求項５記載の発明は、前記請求項４記載の半導体メモリ装置において、ロウ系のアドレスを受けて、前記複数のワード線のうち何れか１本を選択するロウデコード回路を備え、前記複数のソース線の選択、非選択は、前記ロウ系のアドレスに基いて行われることを特徴とする。
【００１４】
請求項６記載の発明は、前記請求項４記載の半導体メモリ装置において、カラム系のアドレスを受けて、前記複数のビット線のうち何れか１対を選択するカラムデコード回路を備え、前記複数のソース線の選択、非選択は、前記カラム系のアドレスに基いて行われることを特徴とする。
【００１５】
請求項７記載の発明は、前記請求項１又は請求項４記載の半導体メモリ装置において、前記複数のメモリセルを構成するトランジスタは、常温において、単位ゲート幅当たりのオフリーク電流とゲートリーク電流との電流量の差が２桁以内の差であるトランジスタにより構成されることを特徴とする。
【００１６】
請求項８記載の発明は、前記請求項１又は請求項４記載の半導体メモリ装置において、前記電源の電圧は、０．５Ｖ〜１．２Ｖの電圧値であることを特徴とする。
【００１７】
請求項９記載の発明は、前記請求項１又は請求項４記載の半導体メモリ装置において、前記ワード線電位供給源が非選択ワード線に供給する負電位は、周囲温度に応じて変更されることを特徴とする。
【００１８】
請求項１０記載の発明は、前記請求項９記載の半導体メモリ装置において、前記ワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、高温時の方が常温時よりも大値であることを特徴とする。
【００１９】
請求項１１記載の発明は、前記請求項４記載の半導体メモリ装置において、前記ソース電位供給源が非選択ソース線に供給する正電位は、周囲温度に応じて変更されることを特徴とする。
【００２０】
請求項１２記載の発明は、前記請求項１１記載の半導体メモリ装置において、前記ソース電位供給源が非選択ソース線に供給する正電位は、高温時の方が常温時よりも大値であることを特徴とする。
【００２１】
請求項１３記載の発明は、前記請求項９、１０、１１又は１２記載の半導体メモリ装置において、半導体メモリ装置は、通常動作モードと待機モードとを持つ携帯機器に使用され、周囲温度に応じた電位の変更は、前記携帯機器の通常動作モードと待機モード別に行われることを特徴とする。
【００２２】
請求項１４記載の発明の半導体集積回路は、複数のメモリセル、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線、前記複数のワード線のうち何れかを選択するデコード回路、及び、前記デコード回路の出力を受けて選択ワード線を駆動するワード線駆動回路とを有する半導体メモリと、低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、前記半導体メモリのデコード回路は、ソース線が接地電位に接続されたトランジスタを有し、前記トランジスタは前記半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成され、前記半導体メモリのワード線駆動回路は、前記ワード線の電位をプルダウンするソース線が負電位の供給線に接続されたプルダウントランジスタを有し、前記プルダウントランジスタは前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを有することを特徴とする。
【００２３】
請求項１５記載の発明は、前記請求項１４記載の半導体集積回路において、前記ワード線駆動回路のプルダウントランジスタの高閾値電圧の絶対値は、前記負電位の供給線の電位の絶対値と等しい又は大値であることを特徴とする。
【００２４】
請求項１６記載の発明は、前記請求項１４記載の半導体集積回路において、前記ワード線駆動回路のプルダウントランジスタは、ソース線が接地線に接続された低閾値電圧のトランジスタと、ソース線が前記負電位の供給線に接続された高閾値電圧のトランジスタとの並列回路により構成されることを特徴とする。
【００２５】
請求項１７記載の発明は、前記請求項１４記載の半導体集積回路において、前記半導体回路において、前記低閾値電圧のトランジスタは、高リーク電流だが高速動作するロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、前記高閾値電圧のトランジスタは、低速動作だが低リーク電流であるロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであることを特徴とする。
【００２６】
請求項１８記載の発明は、前記請求項１４記載の半導体集積回路において、前記半導体回路において、前記低閾値電圧のトランジスタは、ロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、前記高閾値電圧のトランジスタは、アナログ回路又はＩ／Ｏ回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであることを特徴とする。
【００２７】
請求項１９記載の発明は、前記請求項１４記載の半導体集積回路において、前記半導体メモリ及び前記半導体回路に供給される電源電圧は、０．５Ｖ〜１．２Ｖの電圧値であることを特徴とする。
【００２８】
請求項２０記載の発明は、前記請求項１、請求項２、請求項３又は請求項４記載の半導体メモリ装置において、半導体メモリ装置はＳＲＡＭであることを特徴とする。
【００２９】
請求項２１記載の発明は、前記請求項１、請求項２又は請求項３記載の半導体メモリ装置において、半導体メモリ装置はＲＯＭであることを特徴とする。
【００３０】
請求項２２記載の発明の半導体集積回路は、請求項１又は請求項４記載の半導体メモリ装置と、低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、前記半導体メモリ装置のワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、前記半導体回路のトランジスタの高閾値電圧の絶対値と等しい又は小値であることを特徴とする。
【００３１】
以上により、請求項１〜１３、２０〜２２記載の発明では、非選択ビット線のプリチャージ電位が電源電圧未満の低い電位に設定されると共に、非選択ワード線のプルダウン電位は負電位に設定され、更に、前記非選択ビット線のプリチャージ電位と前記非選択ワード線の負電位の絶対値との合計値が、電源の電圧値未満に設定されるので、オフリーク電流を有効に制限しつつ、ゲートリーク電流及びＧＩＤＬリーク電流も有効に制限される。従って、プリチャージされたビット線の電荷がゲートリーク電流により若干放電されても、そのゲートリーク電流はデータとしての意味を持つセル電流とは明確に区別されて、データの読み出しが所期通り速く及び正確に行われる。しかも、ＳＲＡＭにおける”Ｈ”データを保持している記憶ノードから基板へのＧＩＤＬリーク電流が若干発生してもセル電流はさほど減少せず、データの読み出しが所期通りに行われる。
【００３２】
特に、請求項４記載の発明では、非選択ソース線の電位が非選択ワード線の電位の絶対値とほぼ等しい正電位に設定されるので、この非選択ソース線の電位を接地電位に設定する場合と比較して、オフリーク電流が有効に制限される。
【００３３】
更に、請求項９〜１２記載の発明では、非選択ワード線に供給する負電位や、非選択ソース線に供給する正電位が、半導体メモリ装置の周囲温度に応じて変更されるので、その周囲温度の変化に拘わらず、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流が有効に制限される。
【００３４】
加えて、請求項１４〜１９記載の発明では、非選択ワード線の電位を負電位に設定する場合に、その負電位の絶対値を既述の通り従来に比して小値に設定する関係から、半導体メモリのデコード回路を構成するトランジスタを、元々半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成し、前記半導体メモリのワード線駆動回路のプルダウントランジスタを、前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを用いて構成できるので、ワード線駆動回路が、従来のワード線駆動回路と比較して、少ない個数のトランジスタで構成され、レイアウト面積の縮小が図られる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態の半導体メモリ装置及び半導体集積回路を図１〜図１２に基いて説明する。
【００３６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体メモリ装置としてのＳＲＡＭを示す。同図において、Ｃはメモリセルアレイであって、図２に示すように、２個のインバータ回路をフリップフロップ構成に接続した２個のＮＭＯＳトランジスタ及び２個のＰＭＯＳトランジスタと、その左右に配置された２個のアクセストランジスタＱｌ、Ｑｒを１個のメモリセルとして、行方向及び列方向に配置された多数個のメモリセルを備える。前記メモリセルを構成する２個のアクセストランジスタＱｌ、Ｑｒは、ゲートリーク電流が多くて、常温において、単位ゲート幅当りのオフリーク電流とゲートリーク電流との電流量の差が２桁以内の差である特性を持つトランジスタで構成され、この特性を持つトランジスタＱｌ、Ｑｒが採用される場合に本発明を適用するのが効果的である。
【００３７】
また、図１及び図２において、５、５は前記左右のアクセストランジスタＱｌ、Ｑｒを介して記憶ノードｓｌ、ｓｒに接続された２本のビット線であって対をなす。４は前記アクセストランジスタＱｌ、Ｑｒのゲートに接続されたワード線、Ｖｃｃはメモリセルに記憶するデータのハイ側の電位を与える電源であって、例えば０．５Ｖ〜１．２Ｖの電源電圧を持つ。更に、６はメモリセルに記憶したデータのロウ側の電位を与えるソ−ス線である。前記ビット線対５はカラム方向に複数対、ワード線４はロウ方向に複数本、ソース線６は例えばカラム方向に複数本備えられる。
【００３８】
また、１はワード線４に負電位Ｖｎｇを供給するＮＷＬ（ｎｅｇａｔｉｖｅ−ｗｏｒｄ−ｌｉｎｅ）電圧ソース（ワード線電位供給源）、７は前記ＮＷＬ電圧ソース１の発生電位Ｖｎｇを用いて非選択のワード線４をプルダウンするワード線ドライバ、２はビット線５のプリチャージ電位Ｖｐｒを発生する電源ＨＰＲ（Ｈａｒｆ−Ｖｃｃ Ｐｒｅｃｈａｒｇｅ）電圧ソース、８はビット線５を前記ＨＰＲ電圧ソース２のプリチャージ電位Ｖｐｒにプリチャージするプリチャージドライバ、３はソース線６の電位Ｖｓｎを発生するＯＳＮ（Ｏｆｆｓｅｔ− ｓｏｕｒｃｅ ｎｏｄｅ）電圧ソース、９は前記ＯＳＮ電圧ソース３が発生した電位Ｖｓｎでソース線６をドライブするソース線ドライバである。
【００３９】
次に、前記ＮＷＬ電圧ソース１の発生するワード線負電位Ｖｎｇ、前記ＨＰＲ電圧ソース２のプリチャージ電位Ｖｐｒ、前記ＯＳＮ電圧ソース３の発生するソース線電位Ｖｓｎ、及びメモリセルの記憶データのハイ側の電位を与える電源Ｖｃｃの電源電圧（以下、Ｖｃｃと記す）との関係を説明する。図２には、ビット線５へのデータの読み出しに関して影響する代表的な３種のリーク電流、即ち、アクセストランジスタＱｌ、ＱｒのＯＦＦ状態でもソース− ドレイン間に流れるオフリーク電流、ビット線５からワード線４に向けて流れるゲートリーク電流、及びゲートからドレインに誘導されるＧＩＤＬリーク電流を示している。
【００４０】
前記ゲートリーク電流は、アクセストランジスタＱｌ、Ｑｒのゲート電極に所定の負電位（例えば−０．５Ｖ）を印加した状態で、ビット線５を所定のプリチャージ電位（例えば１．０Ｖ）にプリチャージすると、ビット線５からワード線４に向けて流れる電流である。記憶ノードｓｌにデータ”Ｌ（＝０ｖ）”が記憶されている側のアクセストランジスタＱｌでのオフリーク電流を有効に制限するようにワード線４の電位を大きく負電位に設定すると、ビット線５に接続されたメモリセル（ワード線４により選択されたセルを除く全てのメモリセル（例えば５１２−１＝５１１個のメモリセル）では、各々、その非選択ワード線４とビット線５間にゲートリーク電流が流れるため、ビット線５を所定のプリチャージ電位にプリチャージしたとしても、前記の５１１箇所のゲートリーク電流に起因してビット線５の電位は大きく降下してしまうことになる。例えば、ビット線５に約１０００個のメモリセルが接続されている場合は、１箇所当りのゲートリーク電流がたとえ微小値の１００ナノアンペアであったとしても、全体では１００マイクロアンペアのゲートリーク電流となる。この合計ゲートリーク電流は、セル電流の予測値（例えば５０マイクロアンペア）よりも大きな値であるため、１対のビット線によるデータ読み出しに大きな影響を与え、セル電流との区別が困難となる。
【００４１】
更に、前記のゲートリーク電流の存在は、ビット線５からのデータ読み出し以外にも、ワード線４のプルダウン電位Ｖｎｇを発生するＮＷＬ電圧ソース１の消費電力の増大を招く。具体的に説明すると次の通りである。即ち、ゲートリーク電流は、図３に示すように、ワード線とビット線対（２本のビット線）とのクロスポイント数、即ち、全メモリセルセルの数から選択ワード線に接続されたメモリセル数を引いた数の２倍の数だけ存在するため、例えば５１２Ｋビットの場合では、およそ１００万個のメモリセルからゲートリーク電流がワード線４を介して前記ＮＷＬ電圧ソース１に流れ込む。その電流の総和を計算すると、約１００ミリアンペア（１００ナノアンペア×１００万個＝１００ミリアンペア）となり、その結果、前記ＮＷＬ電圧ソース１では負電位を一定値に保持しようと供給量を増大させるため、消費電力が増大することになる。
【００４２】
以上から、本実施の形態では、ＮＷＬ電圧ソース１による非選択ワード線４の電位を負電位に設定してオフリーク電流を小さく抑制する場合において、更に、メモリセルのアクセストランジスタＱｌ、Ｑｒでのゲートリーク電流に起因するビット線５の電位降下や、それに伴うＮＷＬ電圧ソース１での消費電力の増大を有効に抑制するように、ＨＰＲ電圧ソース２による非選択ビット線５のプリチャージ電位Ｖｐｒは、メモリセルのデータのハイ側の電位を設定する電源Ｖｃｃよりも低い電位に設定されると共に、このプリチャージ電位Ｖｐｒの絶対値と前記ワード線４の負電位の絶対値との合計値は、前記電源Ｖｃｃの電圧値未満に設定される。例えば、本実施の形態では、図６に示すように、電源Ｖｃｃの電圧が例えば０．８Ｖの場合には、非選択ワード線４の負電位Ｖｎｇは−０．２Ｖ（＝−１／４Ｖｃｃ）に、非選択ビット線５のプリチャージ電位Ｖｐｒは０．４Ｖ（＝１／２Ｖｃｃ）に設定される。この設定により、ワード線４の負電位の絶対値（０．２Ｖ）と非選択ビット線５のプリチャージ電位Ｖｐｒの絶対値（０．４Ｖ）との合計は、０．６Ｖであり、電源電圧Ｖｃｃ（＝０．８Ｖ）よりも低くなる。
【００４３】
従って、本実施の形態では、非選択ワード線４を負電位に設定して各メモリセルのアクセストランジスタＱｌ、Ｑｒのオフリーク電流を抑制する場合にも、前記の構成により、各メモリセルのアクセストランジスタＱｌ、Ｑｒのゲートリーク電流をも有効に抑制することが可能である。
【００４４】
尚、図６では、選択ビット線５だけは、プリチャージ電位Ｖｐｒを電源電圧Ｖｃｃ（＝０．８Ｖ）に設定している。その理由は、プリチャージ電位Ｖｐｒを高く設定して、メモリセル電流を増大させるためである。しかし、プリチャージ電位Ｖｐｒを高く設定すると、同時にゲートリーク電流も増大するため、そのゲートリーク電流の大きさに応じてプリチャージ電位Ｖｐｒを高くする程度を適切に設定する必要がある。選択ビット線５の本数が非選択ビット線５の本数に比べて明らかに少ない場合には、選択メモリセルでのゲートリーク電流は無視することができる。しかし、選択ビット線５の読み出し電位は低下するので、注意が必要である。本実施の形態では、図７に示すように、メモリセル電流を増大させつつゲートリーク電流は小さく抑えるように、非選択ビット線５のプリチャージ電位Ｖｐｒは１／２Ｖｃｃ（＝０．４Ｖ）に設定し、選択ビット線５のプリチャージ電位Ｖｐｒは３／４Ｖｃｃ（＝０．６Ｖ）に設定される。
【００４５】
次に、図４において、非選択ワード線４の負電位設定と、非選択ビット線５のプリチャージ電位の設定と、非選択ソース線６の電位設定との三者が、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流に及ぼす影響について、説明する。
【００４６】
先ず、非選択ワード線４の負電位設定について、大き過ぎる負電位（−Ｖｃｃ〜−１／２Ｖｃｃ）の設定は、極大なゲートリーク電流やＧＩＤＬリーク電流を伴う。一方、浅過ぎる負電位の設定（−１／６Ｖｃｃ〜０Ｖ）ではオフリーク電流が極大になる。従って、これら３種のリーク電流を最小にするには、電源電圧Ｖｃｃの１／３〜１／４の大きさの負電位（−１／３Ｖｃｃ〜−１／４Ｖｃｃ）に設定する必要があることが判る。本実施の形態では、−１／４Ｖｃｃ（＝−０．２Ｖ）の負電位設定となっている。
【００４７】
次に、非選択ビット線５のプリチャージ電位も、同様に、高電位（電源電圧Ｖｃｃ付近）又は低電位（１／３Ｖｃｃ〜０Ｖ）に設定すると、メモリセルのハイ側の保持電位Ｖｃｃとの電位差が大きくなるため、ゲートリーク電流及びＧＩＤＬリーク電流が共に大きくなる。一方、中電位（１／２Ｖｃｃ）のプリチャージ電位に設定すると、ゲートリーク電流及びＧＩＤＬリーク電流を共に小値に制限することができる。
【００４８】
このことから、非選択ワード線４については、およそ（−１／３Ｖｃｃ〜−１／４Ｖｃｃ）の負電位に設定し、非選択ビット線５については、Ｖｃｃ／２のプリチャージ電位に設定することが適切な選択であることが判る。
【００４９】
更に、非選択ソース線６の電位設定について、図４に示すように、Ｖｃｃ／２以上に高い電位設定では、電源電圧Ｖｃｃ ＜ １．２Ｖの電圧領域で電源電圧Ｖｃｃとソース線電位との電位差が小さくなり、メモリセルを構成するインバータのＮチャネルトランジスタとＰチャネルトランジスタとの閾値電圧の合計値未満となるため、各リーク電流は極小になるが、データ保持が不安定になり、望ましくない。一方、小さ過ぎる電位設定では、オフリーク電流が大きくなり、ビット線５のプリチャージ電位の降下が顕著になる。従って、設定電位は、およそＶｃｃ／４の付近が最適電位であることが判る。以上の検討結果を踏まえて、非選択ソース線６は、図８に示すように、電源電圧Ｖｃｃ（＝０．８Ｖ）に対して１／４Ｖｃｃ（＝０．２Ｖ）の電位に設定される。この電位設定は、前記非選択ワード線４に設定される負電位（−１／４Ｖｃｃ＝−０．２Ｖ）の絶対値と相互に等しい電位設定となっている。
【００５０】
前記ソース線６の選択、非選択は、図８に示すように、ビット線群の選択アドレス、即ち、コラムデコード信号に基いて行っても良いし、図９に示すように、ワード線群の選択アドレス、即ち、ロウデコード信号に基いて行っても良い。
【００５１】
尚、オフリーク電流については、１００ｍＶの電圧変化で電流量が１桁異なる関係上、非選択ワード線の負電位設定は、１００ｍＶの電圧誤差が許容されるものであり、この許容誤差の範囲内での負電位設定が本発明に含まれる。
【００５２】
続いて、前記の３種類のリーク電流、即ち、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流の各温度依存性について述べる。
【００５３】
オフリーク電流は温度依存性があって、インバータを構成するトランジスタの周囲温度が１℃上昇すると、このトランジスタの閾値電位は１ｍＶ下がるため、７０℃の温度差があれば、およそ１０倍のオフリーク電流の変動がある。一方、ゲートリーク電流やＧＩＤＬリーク電流は温度依存性が小さい。従って、室温でこれら３者のリーク電流がおよそ等しい電流値であれば、高温時ではオフリーク電流が支配的になるために、オフリーク電流を優先して削減する必要がある。逆に、低温時では、オフリーク電流が小値になって、ゲートリーク電流やＧＩＤＬリーク電流が支配的になるので、このゲートリーク電流及びＧＩＤＬリーク電流を優先して削減することが必要である。
【００５４】
そこで、本実施の形態では、図５に示すように、ＮＷＬ電圧ソース１による非選択ワード線４の負電位Ｖｎｇ設定、ＨＰＲ電圧ソース２による非選択ビット線５のプリチャージ電位Ｖｐｒ設定、及びＯＳＮ電圧ソース３による非選択ソース線６の正電位Ｖｓｎ設定について、以下の通り設定している。即ち、図５では、本実施の形態のＳＲＡＭが使用される携帯電話などの携帯機器では、通常動作モードと、このモードよりもＳＲＡＭに対するアクセス頻度が少ない（例えば１０％以下）の待機モードとの２種類のモードを有する関係から、このモード別に高温時と常温時に区別して、非選択ワード線４の負電位Ｖｎｇ設定と、非選択ソース線６の正電位Ｖｓｎ設定とを周囲温度に応じて変更している。具体的には、動作モード時及び待機モード時の双方で、非選択ワード線４の負電位Ｖｎｇは、低温〜室温時では−１／４Ｖｃｃに設定されるが、高温時では、−１／３Ｖｃｃに設定されてその絶対値を大値に変更している。非選択ソース線６の正電位Ｖｓｎも同様に、動作モード時及び待機モード時の双方で、低温〜室温時では１／４Ｖｃｃに設定されるが、高温時では、１／３Ｖｃｃへと大値に変更設定されている。つまり、高温時には、オフリーク電流が増大する状況であるので、非選択ワード線４の負電位Ｖｎｇの絶対値を｜１／４Ｖｃｃ｜から｜１／３Ｖｃｃ｜へ増大変更して、オフリーク電流を制限する。また、高温時には、トランジスタの閾値電圧Ｖｔｈが下がって、ＳＲＡＭの場合のラッチノードを構成するインバータのオーバドライブ量（Ｖｃｃ−Ｖｔｈ）が大きくなるので、非選択ソース線６の正電位Ｖｓｎをその分高く設定して、１／４Ｖｃｃから１／３Ｖｃｃに変更することができる。
【００５５】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体集積回路を図１０に基いて説明する。本実施の形態は、前記第１の実施の形態で説明したＳＲＡＭでのワード線ドライバの内部構成に関する。
【００５６】
図１０において、１５はＳＲＡＭであって、その内部には、図示しないが、前記図２において既述した複数のメモリセル及びビット線を有すると共に、複数のワード線４（同図では１本のみ図示）を有する。更に、ＳＲＡＭ１５には、前記複数のワード線のうち何れか１本を選択するデコーダ（デコード回路）１６と、このデコーダ１６の出力を受けて選択ワード線４を駆動するワード線ドライバ（ワード線駆動回路）１７とが備えられる。前記ＳＲＡＭ１５は前記第１の実施の形態で説明したＳＲＡＭにより構成しても良い。
【００５７】
また、同図において、２０は第１のロジック回路、２１は第２のロジック回路であって、半導体回路を構成する。第１のロジック回路２０は高速動作用として形成されたゲート酸化膜又は閾値調整不純物を持つ低閾値電圧ＶｔｌのトランジスタＴｒ１を複数個備えている。この各トランジスタＴｒ１は低閾値電圧Ｖｔｌを持つので、高速動作するがリーク電流が比較的多い。一方、前記第２のロジック回路２１は、通常動作（低速動作）用として形成されたゲート酸化膜又は閾値調整不純物を持つ高閾値電圧ＶｔｈのトランジスタＴｒ２を複数個備えている。この各トランジスタＴｒ２は高閾値電圧Ｖｔｈを持つので、リーク電流が少ない。
【００５８】
前記ＳＲＡＭ１５、第１及び第２のロジック回路２０、２１は、前記第１の実施の形態と同様に、０．５Ｖ〜１．２Ｖの低電圧電源から電源供給を受ける。
【００５９】
そして、前記ＳＲＡＭ１５のデコーダ１６は、デコード信号ａｄｅｃ０〜ａｄｅｃ２を受けるＡＮＤ回路１６ａと、その後段に配置されたインバータ１６ｂとからなるＮＡＮＤ回路を備える。前記インバータ１６ｂは、電源電圧を受けるＰチャネル型トランジスタＱｐ１と、Ｎチャネル型トランジスタＱｎとを有し、このＮチャネル型トランジスタＱｎは、そのソース線が接地電位Ｖｓｓに接続されていると共に、前記高速動作する第１のロジック回路２０に備える低閾値電圧ＶｔｌのトランジスタＴｒ１とほぼ同値の低閾値電圧Ｖｔｌを持つ同種のトランジスタにより構成されている。
【００６０】
一方、前記ＳＲＡＭ１５のワード線ドライバ１７は、前記デコーダ１６のインバータ１６ｂの出力を受けるインバータにより構成され、このインバータは、電源電圧を受けるＰチャネル型トランジスタＱｐ２と、Ｎチャネル型トランジスタで構成されたプルダウントランジスタＱｎｄｎｇとを有する。このプルダウントランジスタＱｎｄｎｇは、そのソース線が例えば−０．２Ｖの負電位を持つ供給線Ｖｎｇに接続されている。前記負電位の供給線Ｖｎｇは、例えば図１のＮＷＬ電圧ソース１から負電位が供給される。従って、前記ワード線ドライバ１７は、ワード線４の選択時には、電源電圧をＰチャネル型トランジスタＱｐ２を介してワード線４に供給する一方、ワード線４の非選択時には、このワード線４をプルダウントランジスタＱｎｄｎｇを介して負電位の供給線Ｖｎｇに接続して、非選択ワード線４の電位を負電位にプルダウンする。
【００６１】
前記ワード線ドライバ１７のプルダウントランジスタＱｎｄｎｇは、前記低速動作用のロジック回路２１の高閾値電圧ＶｔｈのトランジスタＴｒ２とほぼ同値の高閾値電圧Ｖｔｈを持つ同種のトランジスタにより構成されている。
【００６２】
本実施の形態では、具体的に、デコーダ１６のトランジスタＱｎの低閾値電圧ＶｔｌはＶｔｌ＝０．２５Ｖ、ワード線ドライバ１７のプルダウントランジスタＱｎｄｎｇの高閾値電圧ＶｔｈはＶｔｈ＝０．４５Ｖ、負電位の供給線Ｖｎｇの電位（Ｖｎｇと記す）はＶｎｇ＝−０．２Ｖである。従って、プルダウントランジスタＱｎｄｎｇの高閾値電圧Ｖｔｈ（＝０．４５Ｖ）は負電位の供給線Ｖｎｇの電位の絶対値（＝０．２Ｖ）以上の値に設定される。更に、デコーダ１６のトランジスタＱｎとプルダウントランジスタＱｎｄｎｇとは、そのオフ時のゲート− ソース間電圧Ｖｇｓと閾値電圧との差（Ｖｇ−Ｖｓｓ−Ｖｔｌ）、（Ｖｇ−Ｖｎｇ−Ｖｔｈ）は共に−０．２５Ｖに設定されていて、この両トランジスタＱｎ１、Ｑｎｄｎｇのオフリーク電流値を等しくしている。
【００６３】
本実施の形態では、図１０に示したワード線ドライバ１７の内部構成は、ワード線４を負電位にプルダウンしない通常のワード線ドライバの構成と比較して、トランジスタ数及びレイアウト面積は全く同じに実現することが可能である。図１０に示した構成を従来のワード線負電位設定ドライバが採用できなかった理由は、負の電位差分の閾値電圧の違いを持った２種類のトランジスタを用意する必要があったからである。即ち、従来において設定されるワード線の負電位は、接地電位に比較して少なくとも−０．５Ｖ〜−１．５Ｖ以上の電位差である必要があったために、レベルシフト回路を用いて負電位のワード線プルダウン回路を実現することが一般的であり、その結果、トランジスタ数の増加及び面積の増加を招いていた。特に、このような従来技術は、混載されるＳＲＡＭやＲＯＭ等のように、少量でデコーダ等の周辺回路を縮小してセル占有率で価値を出す必要のある半導体メモリには使用できない技術であった。
【００６４】
しかし、本実施の形態では、電源電圧Ｖｃｃが０．５Ｖ〜１．２Ｖの範囲にあって低いことが関連して、非選択ワード線４の必要な負電位も、例えばＶｃｃ＝１．０Ｖのとき、−１／３Ｖｃｃ（＝約−０．３Ｖ）〜−１／４Ｖｃｃ（＝−０．２５Ｖ）であって、半導体メモリ以外の半導体回路で使用することができないような高閾値電圧を持つトランジスタを用意しなくても、元々備える高速動作用のロジック回路２０に備える低閾値電圧（＝０．２５Ｖ）のトランジスタＴｒ１と、低速動作用のロジック回路２１に備える高閾値電圧（＝０．４５Ｖ）のトランジスタＴｒ２とを使用して、その電位差（＝−０．２Ｖ）を確保できるので、非選択ワード線４の負電位を−０．２Ｖに設定することが可能である。
【００６５】
尚、本実施の形態では、低速動作用のロジック回路２１に備えるトランジスタＴｒ２の高閾値電圧を０．４５Ｖとしたが、高電圧（１．５Ｖ〜３．３Ｖ）用の厚膜トランジスタの閾値電圧は０．６Ｖ程度も可能であるので、非選択ワード線４の負電位を−０．３５Ｖに設定することも可能となる。勿論、トランジスタでの各種の閾値調整不純物の濃度を変更すれば、現実的な範囲で２種のトランジスタの閾値電圧間に任意の電位差を実現することが可能である。
【００６６】
また、本実施の形態では、ワード線ドライバ１７のプルダウントランジスタＱｎｄｎｇは、低速動作用のアナログ回路２１に備える高閾値電圧ＶｔｈのトランジスタＴｒ２と同種の（ほぼ同値の高閾値電圧を持つ）トランジスタにより構成したが、その他、アナログ回路又はＩ／Ｏ回路の構成トランジスタとして高電圧用（１．５Ｖ〜３．３Ｖ）の厚膜トランジスタが存在する場合には、この厚膜トランジスタの高閾値電圧とほぼ同値の高閾値電圧を持つトランジスタを用いて構成しても良い。
【００６７】
（ワード線ドライバの変形例）
図１１は、前記図１０に示したワード線ドライバ１７の変形列を示す。
【００６８】
同図のワード線ドライバ１７’が図１０のワード線ドライバ１７と異なる点は、１個のプルダウントランジスタＱｎｄｎｇだけでなく、これと並列に他のプルダウントランジスタＱｎｄｓを配置した点である。
【００６９】
前記プルダウントランジスタＱｎｄｎｇは、図１０に示したプルダウントランジスタＱｎｄｎｇと同様に、低速動作用のアナログ回路２１に備える高閾値電圧ＶｔｈのトランジスタＴｒ２とほぼ同値の高閾値電圧を持つトランジスタにより構成され、ソース線が負電位Ｖｎｇ（＝−０．２Ｖ）の供給線に接続される。一方、他のプルダウントランジスタＱｎｄｓは、高速動作用のアナログ回路２０に備える低閾値電圧ＶｔｌのトランジスタＴｒ１とほぼ同値の低閾値電圧Ｖｔｌを持つトランジスタにより構成され、ソース線が接地線に接続される。
【００７０】
従って、本変形例では、ワード線４を電源電位Ｖｃｃからプルダウンする際には、先ず、プルダウントランジスタＱｎｄｓによりワード線４の電位は支配的に接地レベルＶｓｓにまでプルダウンされ、その後、数倍の時間をかけてワード線４の電位は他方のプルダウントランジスタＱｎｄｎｇにより支配的に負電位Ｖｎｇ（＝−０．２Ｖ）レベルまでプルダウンされる。
【００７１】
理想的には、両者のプルダウントランジスタＱｎｄｓ、Ｑｎｄｎｇがオンになるタイミングに遅延を設けることが望ましいが、必ずしも遅延を設けなくても、この両プルダウントランジスタ間のサイズに違いを設けて、両プルダウントランジスタ間に電流能力の明らかな差を設けること、例えば一方のプルダウントランジスタＱｎｄｎｇのゲート長を他方のプルダウントランジスタＱｎｄｓよりも大きくしたり、ゲート幅を他方のプルダウントランジスタＱｎｄｓよりも小幅に設定することにより、前記の作用を奏することが可能である。
【００７２】
（第３の実施の形態）
最後に、本発明の第３の実施の形態を説明する。本実施の形態は、半導体メモリ装置としてＲＯＭに適用したものである。
【００７３】
ＲＯＭでは、一本のビット線に接続されるメモリセルの数が多いために、非選択ワード線とビット線との間のセルトランジスタのゲートリーク電流の影響を大きく受ける。既述の通り、非選択ワード線の負電位を深く（絶対値で大値に）すると、オフリーク電流は制限されるが、ビット線を選択的に電源電圧レベルにプリチャージしようとすると、ビット線− ワード線間の電位差が電源電圧を越えて、ゲートリーク電流が大きくなる。その結果、プリチャージされたビット線の電位が、本来のソース線ではなくて、複数の非選択ワード線の負電位に引っ張られて大きく降下して、読み出しデータのセンス誤動作を招くことになる。また、ソース線の電位を高くし過ぎると、ＧＩＤＬリーク電流によりドレイン部から基板へリーク電流が流れて、同様に、ビット線のプリチャージ電位を降下させることになる。
【００７４】
以上から、ＲＯＭにおいても、図１２に示すような電位関係を保つことが重要である。同図では、選択ビット線のプリチャージ電位、非選択ワード線及び選択ワード線の電位、非選択ソース線及び選択ソース線の電位は、既述した図９と同様である。非選択ビット線のプリチャージ電位は０Ｖである。
【００７５】
【発明の効果】
以上説明したように、請求項１〜１３、２０〜２２記載の発明の半導体メモリ装置によれば、オフリーク電流を有効に制限しつつ、ゲートリーク電流及びＧＩＤＬリーク電流も有効に制限したので、データとしての意味を持つセル電流とゲートリーク電流とを明確に区別できて、データの読み出しを所期通り速く及び正確に行うことができると共に、ＳＲＡＭにおける”Ｈ”データを保持している記憶ノードから基板へのリーク電流を制限できて、データの読み出しを所期通り良好に行うことができる。
【００７６】
特に、請求項４記載の発明の半導体メモリ装置によれば、非選択ソース線の電位を非選択ワード線の電位の絶対値とほぼ等しい正電位に設定したので、オフリーク電流をより一層有効に制限することができる。
【００７７】
更に、請求項９〜１２記載の発明の半導体メモリ装置によれば、非選択ワード線に供給する負電位や、非選択ソース線に供給する正電位を、半導体メモリ装置の周囲温度に応じて変更したので、その周囲温度の変化に拘わらず、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流を有効に制限することができる。
【００７８】
加えて、請求項１４〜１９記載の発明の半導体集積回路によれば、非選択ワード線に設定する負電位の絶対値を従来に比して小値に設定する場合に、ワード線駆動回路を従来のワード線駆動回路と比較して少ない個数のトランジスタで構成できて、レイアウト面積の縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体メモリ装置の全体概略構成を示す図である。
【図２】メモリセルからビット線へのデータ読み出しに対するゲートリーク電流、オフリーク電流及びＧＩＤＬリーク電流の影響を示す図である。
【図３】ゲートリーク電流がＮＷＬ（ｎｅｇａｔｉｖｅ−ｗｏｒｄ−ｌｉｎｅ）電圧ソースの消費電力を増加させることを説明する図である。
【図４】非選択ワード線のプルダウン電位、非選択ビット線のプリチャージ電位及び非選択ソース線の正電位の設定と、ゲートリーク電流、オフリーク電流及びＧＩＤＬリーク電流との関係を示す図である。
【図５】高温時と常温（低温〜室温）時とにおけるＮＷＬ電圧ソース、ＨＰＲ（Ｈａｒｆ−Ｖｃｃ Ｐｒｅｃｈａｒｇｅ）電圧ソース及びＯＳＮ（Ｏｆｆｓｅｔ− ｓｏｕｒｃｅ ｎｏｄｅ）電圧ソースの電圧設定を示す図である。
【図６】本発明の第１の実施の形態の半導体メモリ装置でのビット線、ワード線及びソース線の選択時及び非選択時での具体的な電圧設定を示す図である。
【図７】図６での選択ビット線のプリチャージ電圧の設定のみについて、ゲートリーク電流をより制限するように変更した電圧設定を示す図である。
【図８】ソース線の選択及び非選択をコラムデコード信号により行う説明図である。
【図９】ソース線の選択及び非選択をロウデコード信号により行う説明図である。
【図１０】本発明の第２の実施の形態の半導体集積回路の全体構成を示す図である。
【図１１】同実施の形態の半導体集積回路に備えるワード線ドライバの変形例を示す図である。
【図１２】本発明の第３の実施の形態のＲＯＭでのビット線、ワード線及びソース線の選択時及び非選択時での具体的な電圧設定を示す図である。
【符号の説明】
１ ＮＷＬ電位ソース
２ ＨＰＲ電位ソース
３ ＯＳＮ電位ソース
４ ワード線
５ ビット線
６ ソース線
７、１７、１７’ ワード線ドライバ
８ プリチャージドライバ
９ ソース線ドライバ
１５ ＳＲＡＭ
１６ デコーダ
１６ａ ＡＮＤ回路
１６ｂ インバータ
２０ 高速動作用ロジック回路
２１ 低速動作用ロジック回路
Ｔｒ１ 高速動作用ロジック回路に備える低閾値電圧のトランジスタ
Ｔｒ２ 低速動作用ロジック回路に備える高閾値電圧のトランジスタ
Ｑｐ１、Ｑｐ２ Ｐチャネル型トランジスタ
Ｑｎ Ｎチャネル型トランジスタ
Ｑｎｄｎｇ、Ｑｎｄｓ プルダウントランジスタ
【発明の属する技術分野】
本発明は、半導体メモリ装置単体、及びこの半導体メモリ装置を含む半導体集積回路に関し、特に、電源電圧が１．２Ｖ以下の低電圧で動作し、デザインルールも０．１３μｍ以降の高集積及び高密度デバイスを用いた場合に、トランジスタのリーク電流を有効に削減する技術に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置を低電圧下でも高速動作させるために、その構成トランジスタとして低閾値電圧のトランジスタを用いる技術が採用されている。
【０００３】
このような状況の下では、低閾値電圧のトランジスタにおいて、そのオフ時であっても、ソース− ドレイン間に大きなオフリーク電流が流れる問題が顕在化する。この問題に対処するように、従来では、例えば、ワード線を負電圧に設定したり、ソース電位を正電位の方向にシフトすることにより、トランジスタに実効的に負のバイアスを印加して、オフリーク電流を少なく制限していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ワード線に大きな負電圧を印加したり、ソース電位を正電位側にシフトする技術は、デバイスの電圧に対する耐性が十分ある場合には、副作用がなく、有効な技術であるが、デバイスが微細化して、ゲート酸化膜の厚みが２ナノメートルよりも薄くなってくると、トンネル電流に起因するゲートリークの問題が顕在化し始める。前記従来提案されていた負電圧ワード線駆動技術やソース線オフセット技術は、ゲート− ソース間電位差を大きくしてしまう技術であるため、オフリーク電流は抑制できても、このゲートリーク電流を増大させる課題がある。
【０００５】
また、デバイスの微細化はトランジスタのゲート− ドレイン間の電界を高くし、このため、ゲートとドレイン間に大きな電位差が印加されると生ずるＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）リーク電流の問題も顕在化し始める。前記従来の負電圧ワード線駆動技術等は、更にこのＧＩＤＬリーク電流の問題を誘発するため、この新たなリーク電流をも抑制できない課題がある。
【０００６】
特に、問題であるのは、ビット線からのリーク電流であって、データ読み出し動作では、プリチャージしたビット線の電位がセル電流によって引き抜かれるか否かを判定している関係上、セル電流に対して無視できないレベルのリーク電流がビット線に存在する場合には、セル電流かリーク電流かの識別が困難になり、データ読み出しまでの時間を長く要したり、データの誤読み出しとなる課題がある。
【０００７】
本発明の目的は、前記した課題に鑑み、オフリーク電流を有効に制限しながら、更にゲートリーク電流やＧＩＤＬリーク電流をも小さく制限することにある。
【０００８】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、半導体メモリ装置において、非選択ワード線の負電位の設定と、非選択ビット線のプリチャージ電位の設定とを、オフリーク電流とゲートリーク電流とＧＩＤＬ電流との三者を考慮して適切に設定する。また、メモリセルのソース線の電位も適切に設定する。
【０００９】
すなわち、請求項１記載の発明の半導体メモリ装置は、複数のメモリセルと、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、前記複数のメモリセルのデータのハイ側の電位を与える電源と、前記複数のワード線に電位を与えるワード線電位供給源と、前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源とを備えた半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定されることを特徴とする。
【００１０】
請求項２記載の発明は、前記請求項１記載の半導体メモリ装置において、前記プリチャージ電位供給源が供給する非選択ビット線のプリチャージ電位は、前記電源の電圧の半分値未満の電圧値に設定されることを特徴とする。
【００１１】
請求項３記載の発明は、前記請求項１記載の半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち選択ビット線に供給するプリチャージ電位は、前記プリチャージ電位供給源が前記非選択ビット線に供給するプリチャージ電位よりも高く、且つ前記電源の電圧の半分値以上の電圧値に設定されることを特徴とする。
【００１２】
請求項４記載の発明の半導体メモリ装置は、複数のメモリセルと、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、前記複数のメモリセルのデータのハイ側の電位を与える電源と、前記複数のメモリセルのデータのロウ側の電位を与える複数のソース線と、前記複数のワード線に電位を与えるワード線電位供給源と、前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源と、前記複数のソース線に電位を与えるソース電位供給源とを備えた半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、前記ソース電位供給源が前記複数のソース線のうち非選択ソース線に供給する電位は、所定の正電位に設定され、且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定され、前記ワード線電位供給源による非選択ワード線の電位の絶対値と前記ソース電位供給源による非選択ソース線の電位の絶対値とは、相互にほぼ等しい電位に設定されることを特徴とする。
【００１３】
請求項５記載の発明は、前記請求項４記載の半導体メモリ装置において、ロウ系のアドレスを受けて、前記複数のワード線のうち何れか１本を選択するロウデコード回路を備え、前記複数のソース線の選択、非選択は、前記ロウ系のアドレスに基いて行われることを特徴とする。
【００１４】
請求項６記載の発明は、前記請求項４記載の半導体メモリ装置において、カラム系のアドレスを受けて、前記複数のビット線のうち何れか１対を選択するカラムデコード回路を備え、前記複数のソース線の選択、非選択は、前記カラム系のアドレスに基いて行われることを特徴とする。
【００１５】
請求項７記載の発明は、前記請求項１又は請求項４記載の半導体メモリ装置において、前記複数のメモリセルを構成するトランジスタは、常温において、単位ゲート幅当たりのオフリーク電流とゲートリーク電流との電流量の差が２桁以内の差であるトランジスタにより構成されることを特徴とする。
【００１６】
請求項８記載の発明は、前記請求項１又は請求項４記載の半導体メモリ装置において、前記電源の電圧は、０．５Ｖ〜１．２Ｖの電圧値であることを特徴とする。
【００１７】
請求項９記載の発明は、前記請求項１又は請求項４記載の半導体メモリ装置において、前記ワード線電位供給源が非選択ワード線に供給する負電位は、周囲温度に応じて変更されることを特徴とする。
【００１８】
請求項１０記載の発明は、前記請求項９記載の半導体メモリ装置において、前記ワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、高温時の方が常温時よりも大値であることを特徴とする。
【００１９】
請求項１１記載の発明は、前記請求項４記載の半導体メモリ装置において、前記ソース電位供給源が非選択ソース線に供給する正電位は、周囲温度に応じて変更されることを特徴とする。
【００２０】
請求項１２記載の発明は、前記請求項１１記載の半導体メモリ装置において、前記ソース電位供給源が非選択ソース線に供給する正電位は、高温時の方が常温時よりも大値であることを特徴とする。
【００２１】
請求項１３記載の発明は、前記請求項９、１０、１１又は１２記載の半導体メモリ装置において、半導体メモリ装置は、通常動作モードと待機モードとを持つ携帯機器に使用され、周囲温度に応じた電位の変更は、前記携帯機器の通常動作モードと待機モード別に行われることを特徴とする。
【００２２】
請求項１４記載の発明の半導体集積回路は、複数のメモリセル、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線、前記複数のワード線のうち何れかを選択するデコード回路、及び、前記デコード回路の出力を受けて選択ワード線を駆動するワード線駆動回路とを有する半導体メモリと、低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、前記半導体メモリのデコード回路は、ソース線が接地電位に接続されたトランジスタを有し、前記トランジスタは前記半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成され、前記半導体メモリのワード線駆動回路は、前記ワード線の電位をプルダウンするソース線が負電位の供給線に接続されたプルダウントランジスタを有し、前記プルダウントランジスタは前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを有することを特徴とする。
【００２３】
請求項１５記載の発明は、前記請求項１４記載の半導体集積回路において、前記ワード線駆動回路のプルダウントランジスタの高閾値電圧の絶対値は、前記負電位の供給線の電位の絶対値と等しい又は大値であることを特徴とする。
【００２４】
請求項１６記載の発明は、前記請求項１４記載の半導体集積回路において、前記ワード線駆動回路のプルダウントランジスタは、ソース線が接地線に接続された低閾値電圧のトランジスタと、ソース線が前記負電位の供給線に接続された高閾値電圧のトランジスタとの並列回路により構成されることを特徴とする。
【００２５】
請求項１７記載の発明は、前記請求項１４記載の半導体集積回路において、前記半導体回路において、前記低閾値電圧のトランジスタは、高リーク電流だが高速動作するロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、前記高閾値電圧のトランジスタは、低速動作だが低リーク電流であるロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであることを特徴とする。
【００２６】
請求項１８記載の発明は、前記請求項１４記載の半導体集積回路において、前記半導体回路において、前記低閾値電圧のトランジスタは、ロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、前記高閾値電圧のトランジスタは、アナログ回路又はＩ／Ｏ回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであることを特徴とする。
【００２７】
請求項１９記載の発明は、前記請求項１４記載の半導体集積回路において、前記半導体メモリ及び前記半導体回路に供給される電源電圧は、０．５Ｖ〜１．２Ｖの電圧値であることを特徴とする。
【００２８】
請求項２０記載の発明は、前記請求項１、請求項２、請求項３又は請求項４記載の半導体メモリ装置において、半導体メモリ装置はＳＲＡＭであることを特徴とする。
【００２９】
請求項２１記載の発明は、前記請求項１、請求項２又は請求項３記載の半導体メモリ装置において、半導体メモリ装置はＲＯＭであることを特徴とする。
【００３０】
請求項２２記載の発明の半導体集積回路は、請求項１又は請求項４記載の半導体メモリ装置と、低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、前記半導体メモリ装置のワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、前記半導体回路のトランジスタの高閾値電圧の絶対値と等しい又は小値であることを特徴とする。
【００３１】
以上により、請求項１〜１３、２０〜２２記載の発明では、非選択ビット線のプリチャージ電位が電源電圧未満の低い電位に設定されると共に、非選択ワード線のプルダウン電位は負電位に設定され、更に、前記非選択ビット線のプリチャージ電位と前記非選択ワード線の負電位の絶対値との合計値が、電源の電圧値未満に設定されるので、オフリーク電流を有効に制限しつつ、ゲートリーク電流及びＧＩＤＬリーク電流も有効に制限される。従って、プリチャージされたビット線の電荷がゲートリーク電流により若干放電されても、そのゲートリーク電流はデータとしての意味を持つセル電流とは明確に区別されて、データの読み出しが所期通り速く及び正確に行われる。しかも、ＳＲＡＭにおける”Ｈ”データを保持している記憶ノードから基板へのＧＩＤＬリーク電流が若干発生してもセル電流はさほど減少せず、データの読み出しが所期通りに行われる。
【００３２】
特に、請求項４記載の発明では、非選択ソース線の電位が非選択ワード線の電位の絶対値とほぼ等しい正電位に設定されるので、この非選択ソース線の電位を接地電位に設定する場合と比較して、オフリーク電流が有効に制限される。
【００３３】
更に、請求項９〜１２記載の発明では、非選択ワード線に供給する負電位や、非選択ソース線に供給する正電位が、半導体メモリ装置の周囲温度に応じて変更されるので、その周囲温度の変化に拘わらず、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流が有効に制限される。
【００３４】
加えて、請求項１４〜１９記載の発明では、非選択ワード線の電位を負電位に設定する場合に、その負電位の絶対値を既述の通り従来に比して小値に設定する関係から、半導体メモリのデコード回路を構成するトランジスタを、元々半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成し、前記半導体メモリのワード線駆動回路のプルダウントランジスタを、前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを用いて構成できるので、ワード線駆動回路が、従来のワード線駆動回路と比較して、少ない個数のトランジスタで構成され、レイアウト面積の縮小が図られる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態の半導体メモリ装置及び半導体集積回路を図１〜図１２に基いて説明する。
【００３６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体メモリ装置としてのＳＲＡＭを示す。同図において、Ｃはメモリセルアレイであって、図２に示すように、２個のインバータ回路をフリップフロップ構成に接続した２個のＮＭＯＳトランジスタ及び２個のＰＭＯＳトランジスタと、その左右に配置された２個のアクセストランジスタＱｌ、Ｑｒを１個のメモリセルとして、行方向及び列方向に配置された多数個のメモリセルを備える。前記メモリセルを構成する２個のアクセストランジスタＱｌ、Ｑｒは、ゲートリーク電流が多くて、常温において、単位ゲート幅当りのオフリーク電流とゲートリーク電流との電流量の差が２桁以内の差である特性を持つトランジスタで構成され、この特性を持つトランジスタＱｌ、Ｑｒが採用される場合に本発明を適用するのが効果的である。
【００３７】
また、図１及び図２において、５、５は前記左右のアクセストランジスタＱｌ、Ｑｒを介して記憶ノードｓｌ、ｓｒに接続された２本のビット線であって対をなす。４は前記アクセストランジスタＱｌ、Ｑｒのゲートに接続されたワード線、Ｖｃｃはメモリセルに記憶するデータのハイ側の電位を与える電源であって、例えば０．５Ｖ〜１．２Ｖの電源電圧を持つ。更に、６はメモリセルに記憶したデータのロウ側の電位を与えるソ−ス線である。前記ビット線対５はカラム方向に複数対、ワード線４はロウ方向に複数本、ソース線６は例えばカラム方向に複数本備えられる。
【００３８】
また、１はワード線４に負電位Ｖｎｇを供給するＮＷＬ（ｎｅｇａｔｉｖｅ−ｗｏｒｄ−ｌｉｎｅ）電圧ソース（ワード線電位供給源）、７は前記ＮＷＬ電圧ソース１の発生電位Ｖｎｇを用いて非選択のワード線４をプルダウンするワード線ドライバ、２はビット線５のプリチャージ電位Ｖｐｒを発生する電源ＨＰＲ（Ｈａｒｆ−Ｖｃｃ Ｐｒｅｃｈａｒｇｅ）電圧ソース、８はビット線５を前記ＨＰＲ電圧ソース２のプリチャージ電位Ｖｐｒにプリチャージするプリチャージドライバ、３はソース線６の電位Ｖｓｎを発生するＯＳＮ（Ｏｆｆｓｅｔ− ｓｏｕｒｃｅ ｎｏｄｅ）電圧ソース、９は前記ＯＳＮ電圧ソース３が発生した電位Ｖｓｎでソース線６をドライブするソース線ドライバである。
【００３９】
次に、前記ＮＷＬ電圧ソース１の発生するワード線負電位Ｖｎｇ、前記ＨＰＲ電圧ソース２のプリチャージ電位Ｖｐｒ、前記ＯＳＮ電圧ソース３の発生するソース線電位Ｖｓｎ、及びメモリセルの記憶データのハイ側の電位を与える電源Ｖｃｃの電源電圧（以下、Ｖｃｃと記す）との関係を説明する。図２には、ビット線５へのデータの読み出しに関して影響する代表的な３種のリーク電流、即ち、アクセストランジスタＱｌ、ＱｒのＯＦＦ状態でもソース− ドレイン間に流れるオフリーク電流、ビット線５からワード線４に向けて流れるゲートリーク電流、及びゲートからドレインに誘導されるＧＩＤＬリーク電流を示している。
【００４０】
前記ゲートリーク電流は、アクセストランジスタＱｌ、Ｑｒのゲート電極に所定の負電位（例えば−０．５Ｖ）を印加した状態で、ビット線５を所定のプリチャージ電位（例えば１．０Ｖ）にプリチャージすると、ビット線５からワード線４に向けて流れる電流である。記憶ノードｓｌにデータ”Ｌ（＝０ｖ）”が記憶されている側のアクセストランジスタＱｌでのオフリーク電流を有効に制限するようにワード線４の電位を大きく負電位に設定すると、ビット線５に接続されたメモリセル（ワード線４により選択されたセルを除く全てのメモリセル（例えば５１２−１＝５１１個のメモリセル）では、各々、その非選択ワード線４とビット線５間にゲートリーク電流が流れるため、ビット線５を所定のプリチャージ電位にプリチャージしたとしても、前記の５１１箇所のゲートリーク電流に起因してビット線５の電位は大きく降下してしまうことになる。例えば、ビット線５に約１０００個のメモリセルが接続されている場合は、１箇所当りのゲートリーク電流がたとえ微小値の１００ナノアンペアであったとしても、全体では１００マイクロアンペアのゲートリーク電流となる。この合計ゲートリーク電流は、セル電流の予測値（例えば５０マイクロアンペア）よりも大きな値であるため、１対のビット線によるデータ読み出しに大きな影響を与え、セル電流との区別が困難となる。
【００４１】
更に、前記のゲートリーク電流の存在は、ビット線５からのデータ読み出し以外にも、ワード線４のプルダウン電位Ｖｎｇを発生するＮＷＬ電圧ソース１の消費電力の増大を招く。具体的に説明すると次の通りである。即ち、ゲートリーク電流は、図３に示すように、ワード線とビット線対（２本のビット線）とのクロスポイント数、即ち、全メモリセルセルの数から選択ワード線に接続されたメモリセル数を引いた数の２倍の数だけ存在するため、例えば５１２Ｋビットの場合では、およそ１００万個のメモリセルからゲートリーク電流がワード線４を介して前記ＮＷＬ電圧ソース１に流れ込む。その電流の総和を計算すると、約１００ミリアンペア（１００ナノアンペア×１００万個＝１００ミリアンペア）となり、その結果、前記ＮＷＬ電圧ソース１では負電位を一定値に保持しようと供給量を増大させるため、消費電力が増大することになる。
【００４２】
以上から、本実施の形態では、ＮＷＬ電圧ソース１による非選択ワード線４の電位を負電位に設定してオフリーク電流を小さく抑制する場合において、更に、メモリセルのアクセストランジスタＱｌ、Ｑｒでのゲートリーク電流に起因するビット線５の電位降下や、それに伴うＮＷＬ電圧ソース１での消費電力の増大を有効に抑制するように、ＨＰＲ電圧ソース２による非選択ビット線５のプリチャージ電位Ｖｐｒは、メモリセルのデータのハイ側の電位を設定する電源Ｖｃｃよりも低い電位に設定されると共に、このプリチャージ電位Ｖｐｒの絶対値と前記ワード線４の負電位の絶対値との合計値は、前記電源Ｖｃｃの電圧値未満に設定される。例えば、本実施の形態では、図６に示すように、電源Ｖｃｃの電圧が例えば０．８Ｖの場合には、非選択ワード線４の負電位Ｖｎｇは−０．２Ｖ（＝−１／４Ｖｃｃ）に、非選択ビット線５のプリチャージ電位Ｖｐｒは０．４Ｖ（＝１／２Ｖｃｃ）に設定される。この設定により、ワード線４の負電位の絶対値（０．２Ｖ）と非選択ビット線５のプリチャージ電位Ｖｐｒの絶対値（０．４Ｖ）との合計は、０．６Ｖであり、電源電圧Ｖｃｃ（＝０．８Ｖ）よりも低くなる。
【００４３】
従って、本実施の形態では、非選択ワード線４を負電位に設定して各メモリセルのアクセストランジスタＱｌ、Ｑｒのオフリーク電流を抑制する場合にも、前記の構成により、各メモリセルのアクセストランジスタＱｌ、Ｑｒのゲートリーク電流をも有効に抑制することが可能である。
【００４４】
尚、図６では、選択ビット線５だけは、プリチャージ電位Ｖｐｒを電源電圧Ｖｃｃ（＝０．８Ｖ）に設定している。その理由は、プリチャージ電位Ｖｐｒを高く設定して、メモリセル電流を増大させるためである。しかし、プリチャージ電位Ｖｐｒを高く設定すると、同時にゲートリーク電流も増大するため、そのゲートリーク電流の大きさに応じてプリチャージ電位Ｖｐｒを高くする程度を適切に設定する必要がある。選択ビット線５の本数が非選択ビット線５の本数に比べて明らかに少ない場合には、選択メモリセルでのゲートリーク電流は無視することができる。しかし、選択ビット線５の読み出し電位は低下するので、注意が必要である。本実施の形態では、図７に示すように、メモリセル電流を増大させつつゲートリーク電流は小さく抑えるように、非選択ビット線５のプリチャージ電位Ｖｐｒは１／２Ｖｃｃ（＝０．４Ｖ）に設定し、選択ビット線５のプリチャージ電位Ｖｐｒは３／４Ｖｃｃ（＝０．６Ｖ）に設定される。
【００４５】
次に、図４において、非選択ワード線４の負電位設定と、非選択ビット線５のプリチャージ電位の設定と、非選択ソース線６の電位設定との三者が、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流に及ぼす影響について、説明する。
【００４６】
先ず、非選択ワード線４の負電位設定について、大き過ぎる負電位（−Ｖｃｃ〜−１／２Ｖｃｃ）の設定は、極大なゲートリーク電流やＧＩＤＬリーク電流を伴う。一方、浅過ぎる負電位の設定（−１／６Ｖｃｃ〜０Ｖ）ではオフリーク電流が極大になる。従って、これら３種のリーク電流を最小にするには、電源電圧Ｖｃｃの１／３〜１／４の大きさの負電位（−１／３Ｖｃｃ〜−１／４Ｖｃｃ）に設定する必要があることが判る。本実施の形態では、−１／４Ｖｃｃ（＝−０．２Ｖ）の負電位設定となっている。
【００４７】
次に、非選択ビット線５のプリチャージ電位も、同様に、高電位（電源電圧Ｖｃｃ付近）又は低電位（１／３Ｖｃｃ〜０Ｖ）に設定すると、メモリセルのハイ側の保持電位Ｖｃｃとの電位差が大きくなるため、ゲートリーク電流及びＧＩＤＬリーク電流が共に大きくなる。一方、中電位（１／２Ｖｃｃ）のプリチャージ電位に設定すると、ゲートリーク電流及びＧＩＤＬリーク電流を共に小値に制限することができる。
【００４８】
このことから、非選択ワード線４については、およそ（−１／３Ｖｃｃ〜−１／４Ｖｃｃ）の負電位に設定し、非選択ビット線５については、Ｖｃｃ／２のプリチャージ電位に設定することが適切な選択であることが判る。
【００４９】
更に、非選択ソース線６の電位設定について、図４に示すように、Ｖｃｃ／２以上に高い電位設定では、電源電圧Ｖｃｃ ＜ １．２Ｖの電圧領域で電源電圧Ｖｃｃとソース線電位との電位差が小さくなり、メモリセルを構成するインバータのＮチャネルトランジスタとＰチャネルトランジスタとの閾値電圧の合計値未満となるため、各リーク電流は極小になるが、データ保持が不安定になり、望ましくない。一方、小さ過ぎる電位設定では、オフリーク電流が大きくなり、ビット線５のプリチャージ電位の降下が顕著になる。従って、設定電位は、およそＶｃｃ／４の付近が最適電位であることが判る。以上の検討結果を踏まえて、非選択ソース線６は、図８に示すように、電源電圧Ｖｃｃ（＝０．８Ｖ）に対して１／４Ｖｃｃ（＝０．２Ｖ）の電位に設定される。この電位設定は、前記非選択ワード線４に設定される負電位（−１／４Ｖｃｃ＝−０．２Ｖ）の絶対値と相互に等しい電位設定となっている。
【００５０】
前記ソース線６の選択、非選択は、図８に示すように、ビット線群の選択アドレス、即ち、コラムデコード信号に基いて行っても良いし、図９に示すように、ワード線群の選択アドレス、即ち、ロウデコード信号に基いて行っても良い。
【００５１】
尚、オフリーク電流については、１００ｍＶの電圧変化で電流量が１桁異なる関係上、非選択ワード線の負電位設定は、１００ｍＶの電圧誤差が許容されるものであり、この許容誤差の範囲内での負電位設定が本発明に含まれる。
【００５２】
続いて、前記の３種類のリーク電流、即ち、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流の各温度依存性について述べる。
【００５３】
オフリーク電流は温度依存性があって、インバータを構成するトランジスタの周囲温度が１℃上昇すると、このトランジスタの閾値電位は１ｍＶ下がるため、７０℃の温度差があれば、およそ１０倍のオフリーク電流の変動がある。一方、ゲートリーク電流やＧＩＤＬリーク電流は温度依存性が小さい。従って、室温でこれら３者のリーク電流がおよそ等しい電流値であれば、高温時ではオフリーク電流が支配的になるために、オフリーク電流を優先して削減する必要がある。逆に、低温時では、オフリーク電流が小値になって、ゲートリーク電流やＧＩＤＬリーク電流が支配的になるので、このゲートリーク電流及びＧＩＤＬリーク電流を優先して削減することが必要である。
【００５４】
そこで、本実施の形態では、図５に示すように、ＮＷＬ電圧ソース１による非選択ワード線４の負電位Ｖｎｇ設定、ＨＰＲ電圧ソース２による非選択ビット線５のプリチャージ電位Ｖｐｒ設定、及びＯＳＮ電圧ソース３による非選択ソース線６の正電位Ｖｓｎ設定について、以下の通り設定している。即ち、図５では、本実施の形態のＳＲＡＭが使用される携帯電話などの携帯機器では、通常動作モードと、このモードよりもＳＲＡＭに対するアクセス頻度が少ない（例えば１０％以下）の待機モードとの２種類のモードを有する関係から、このモード別に高温時と常温時に区別して、非選択ワード線４の負電位Ｖｎｇ設定と、非選択ソース線６の正電位Ｖｓｎ設定とを周囲温度に応じて変更している。具体的には、動作モード時及び待機モード時の双方で、非選択ワード線４の負電位Ｖｎｇは、低温〜室温時では−１／４Ｖｃｃに設定されるが、高温時では、−１／３Ｖｃｃに設定されてその絶対値を大値に変更している。非選択ソース線６の正電位Ｖｓｎも同様に、動作モード時及び待機モード時の双方で、低温〜室温時では１／４Ｖｃｃに設定されるが、高温時では、１／３Ｖｃｃへと大値に変更設定されている。つまり、高温時には、オフリーク電流が増大する状況であるので、非選択ワード線４の負電位Ｖｎｇの絶対値を｜１／４Ｖｃｃ｜から｜１／３Ｖｃｃ｜へ増大変更して、オフリーク電流を制限する。また、高温時には、トランジスタの閾値電圧Ｖｔｈが下がって、ＳＲＡＭの場合のラッチノードを構成するインバータのオーバドライブ量（Ｖｃｃ−Ｖｔｈ）が大きくなるので、非選択ソース線６の正電位Ｖｓｎをその分高く設定して、１／４Ｖｃｃから１／３Ｖｃｃに変更することができる。
【００５５】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体集積回路を図１０に基いて説明する。本実施の形態は、前記第１の実施の形態で説明したＳＲＡＭでのワード線ドライバの内部構成に関する。
【００５６】
図１０において、１５はＳＲＡＭであって、その内部には、図示しないが、前記図２において既述した複数のメモリセル及びビット線を有すると共に、複数のワード線４（同図では１本のみ図示）を有する。更に、ＳＲＡＭ１５には、前記複数のワード線のうち何れか１本を選択するデコーダ（デコード回路）１６と、このデコーダ１６の出力を受けて選択ワード線４を駆動するワード線ドライバ（ワード線駆動回路）１７とが備えられる。前記ＳＲＡＭ１５は前記第１の実施の形態で説明したＳＲＡＭにより構成しても良い。
【００５７】
また、同図において、２０は第１のロジック回路、２１は第２のロジック回路であって、半導体回路を構成する。第１のロジック回路２０は高速動作用として形成されたゲート酸化膜又は閾値調整不純物を持つ低閾値電圧ＶｔｌのトランジスタＴｒ１を複数個備えている。この各トランジスタＴｒ１は低閾値電圧Ｖｔｌを持つので、高速動作するがリーク電流が比較的多い。一方、前記第２のロジック回路２１は、通常動作（低速動作）用として形成されたゲート酸化膜又は閾値調整不純物を持つ高閾値電圧ＶｔｈのトランジスタＴｒ２を複数個備えている。この各トランジスタＴｒ２は高閾値電圧Ｖｔｈを持つので、リーク電流が少ない。
【００５８】
前記ＳＲＡＭ１５、第１及び第２のロジック回路２０、２１は、前記第１の実施の形態と同様に、０．５Ｖ〜１．２Ｖの低電圧電源から電源供給を受ける。
【００５９】
そして、前記ＳＲＡＭ１５のデコーダ１６は、デコード信号ａｄｅｃ０〜ａｄｅｃ２を受けるＡＮＤ回路１６ａと、その後段に配置されたインバータ１６ｂとからなるＮＡＮＤ回路を備える。前記インバータ１６ｂは、電源電圧を受けるＰチャネル型トランジスタＱｐ１と、Ｎチャネル型トランジスタＱｎとを有し、このＮチャネル型トランジスタＱｎは、そのソース線が接地電位Ｖｓｓに接続されていると共に、前記高速動作する第１のロジック回路２０に備える低閾値電圧ＶｔｌのトランジスタＴｒ１とほぼ同値の低閾値電圧Ｖｔｌを持つ同種のトランジスタにより構成されている。
【００６０】
一方、前記ＳＲＡＭ１５のワード線ドライバ１７は、前記デコーダ１６のインバータ１６ｂの出力を受けるインバータにより構成され、このインバータは、電源電圧を受けるＰチャネル型トランジスタＱｐ２と、Ｎチャネル型トランジスタで構成されたプルダウントランジスタＱｎｄｎｇとを有する。このプルダウントランジスタＱｎｄｎｇは、そのソース線が例えば−０．２Ｖの負電位を持つ供給線Ｖｎｇに接続されている。前記負電位の供給線Ｖｎｇは、例えば図１のＮＷＬ電圧ソース１から負電位が供給される。従って、前記ワード線ドライバ１７は、ワード線４の選択時には、電源電圧をＰチャネル型トランジスタＱｐ２を介してワード線４に供給する一方、ワード線４の非選択時には、このワード線４をプルダウントランジスタＱｎｄｎｇを介して負電位の供給線Ｖｎｇに接続して、非選択ワード線４の電位を負電位にプルダウンする。
【００６１】
前記ワード線ドライバ１７のプルダウントランジスタＱｎｄｎｇは、前記低速動作用のロジック回路２１の高閾値電圧ＶｔｈのトランジスタＴｒ２とほぼ同値の高閾値電圧Ｖｔｈを持つ同種のトランジスタにより構成されている。
【００６２】
本実施の形態では、具体的に、デコーダ１６のトランジスタＱｎの低閾値電圧ＶｔｌはＶｔｌ＝０．２５Ｖ、ワード線ドライバ１７のプルダウントランジスタＱｎｄｎｇの高閾値電圧ＶｔｈはＶｔｈ＝０．４５Ｖ、負電位の供給線Ｖｎｇの電位（Ｖｎｇと記す）はＶｎｇ＝−０．２Ｖである。従って、プルダウントランジスタＱｎｄｎｇの高閾値電圧Ｖｔｈ（＝０．４５Ｖ）は負電位の供給線Ｖｎｇの電位の絶対値（＝０．２Ｖ）以上の値に設定される。更に、デコーダ１６のトランジスタＱｎとプルダウントランジスタＱｎｄｎｇとは、そのオフ時のゲート− ソース間電圧Ｖｇｓと閾値電圧との差（Ｖｇ−Ｖｓｓ−Ｖｔｌ）、（Ｖｇ−Ｖｎｇ−Ｖｔｈ）は共に−０．２５Ｖに設定されていて、この両トランジスタＱｎ１、Ｑｎｄｎｇのオフリーク電流値を等しくしている。
【００６３】
本実施の形態では、図１０に示したワード線ドライバ１７の内部構成は、ワード線４を負電位にプルダウンしない通常のワード線ドライバの構成と比較して、トランジスタ数及びレイアウト面積は全く同じに実現することが可能である。図１０に示した構成を従来のワード線負電位設定ドライバが採用できなかった理由は、負の電位差分の閾値電圧の違いを持った２種類のトランジスタを用意する必要があったからである。即ち、従来において設定されるワード線の負電位は、接地電位に比較して少なくとも−０．５Ｖ〜−１．５Ｖ以上の電位差である必要があったために、レベルシフト回路を用いて負電位のワード線プルダウン回路を実現することが一般的であり、その結果、トランジスタ数の増加及び面積の増加を招いていた。特に、このような従来技術は、混載されるＳＲＡＭやＲＯＭ等のように、少量でデコーダ等の周辺回路を縮小してセル占有率で価値を出す必要のある半導体メモリには使用できない技術であった。
【００６４】
しかし、本実施の形態では、電源電圧Ｖｃｃが０．５Ｖ〜１．２Ｖの範囲にあって低いことが関連して、非選択ワード線４の必要な負電位も、例えばＶｃｃ＝１．０Ｖのとき、−１／３Ｖｃｃ（＝約−０．３Ｖ）〜−１／４Ｖｃｃ（＝−０．２５Ｖ）であって、半導体メモリ以外の半導体回路で使用することができないような高閾値電圧を持つトランジスタを用意しなくても、元々備える高速動作用のロジック回路２０に備える低閾値電圧（＝０．２５Ｖ）のトランジスタＴｒ１と、低速動作用のロジック回路２１に備える高閾値電圧（＝０．４５Ｖ）のトランジスタＴｒ２とを使用して、その電位差（＝−０．２Ｖ）を確保できるので、非選択ワード線４の負電位を−０．２Ｖに設定することが可能である。
【００６５】
尚、本実施の形態では、低速動作用のロジック回路２１に備えるトランジスタＴｒ２の高閾値電圧を０．４５Ｖとしたが、高電圧（１．５Ｖ〜３．３Ｖ）用の厚膜トランジスタの閾値電圧は０．６Ｖ程度も可能であるので、非選択ワード線４の負電位を−０．３５Ｖに設定することも可能となる。勿論、トランジスタでの各種の閾値調整不純物の濃度を変更すれば、現実的な範囲で２種のトランジスタの閾値電圧間に任意の電位差を実現することが可能である。
【００６６】
また、本実施の形態では、ワード線ドライバ１７のプルダウントランジスタＱｎｄｎｇは、低速動作用のアナログ回路２１に備える高閾値電圧ＶｔｈのトランジスタＴｒ２と同種の（ほぼ同値の高閾値電圧を持つ）トランジスタにより構成したが、その他、アナログ回路又はＩ／Ｏ回路の構成トランジスタとして高電圧用（１．５Ｖ〜３．３Ｖ）の厚膜トランジスタが存在する場合には、この厚膜トランジスタの高閾値電圧とほぼ同値の高閾値電圧を持つトランジスタを用いて構成しても良い。
【００６７】
（ワード線ドライバの変形例）
図１１は、前記図１０に示したワード線ドライバ１７の変形列を示す。
【００６８】
同図のワード線ドライバ１７’が図１０のワード線ドライバ１７と異なる点は、１個のプルダウントランジスタＱｎｄｎｇだけでなく、これと並列に他のプルダウントランジスタＱｎｄｓを配置した点である。
【００６９】
前記プルダウントランジスタＱｎｄｎｇは、図１０に示したプルダウントランジスタＱｎｄｎｇと同様に、低速動作用のアナログ回路２１に備える高閾値電圧ＶｔｈのトランジスタＴｒ２とほぼ同値の高閾値電圧を持つトランジスタにより構成され、ソース線が負電位Ｖｎｇ（＝−０．２Ｖ）の供給線に接続される。一方、他のプルダウントランジスタＱｎｄｓは、高速動作用のアナログ回路２０に備える低閾値電圧ＶｔｌのトランジスタＴｒ１とほぼ同値の低閾値電圧Ｖｔｌを持つトランジスタにより構成され、ソース線が接地線に接続される。
【００７０】
従って、本変形例では、ワード線４を電源電位Ｖｃｃからプルダウンする際には、先ず、プルダウントランジスタＱｎｄｓによりワード線４の電位は支配的に接地レベルＶｓｓにまでプルダウンされ、その後、数倍の時間をかけてワード線４の電位は他方のプルダウントランジスタＱｎｄｎｇにより支配的に負電位Ｖｎｇ（＝−０．２Ｖ）レベルまでプルダウンされる。
【００７１】
理想的には、両者のプルダウントランジスタＱｎｄｓ、Ｑｎｄｎｇがオンになるタイミングに遅延を設けることが望ましいが、必ずしも遅延を設けなくても、この両プルダウントランジスタ間のサイズに違いを設けて、両プルダウントランジスタ間に電流能力の明らかな差を設けること、例えば一方のプルダウントランジスタＱｎｄｎｇのゲート長を他方のプルダウントランジスタＱｎｄｓよりも大きくしたり、ゲート幅を他方のプルダウントランジスタＱｎｄｓよりも小幅に設定することにより、前記の作用を奏することが可能である。
【００７２】
（第３の実施の形態）
最後に、本発明の第３の実施の形態を説明する。本実施の形態は、半導体メモリ装置としてＲＯＭに適用したものである。
【００７３】
ＲＯＭでは、一本のビット線に接続されるメモリセルの数が多いために、非選択ワード線とビット線との間のセルトランジスタのゲートリーク電流の影響を大きく受ける。既述の通り、非選択ワード線の負電位を深く（絶対値で大値に）すると、オフリーク電流は制限されるが、ビット線を選択的に電源電圧レベルにプリチャージしようとすると、ビット線− ワード線間の電位差が電源電圧を越えて、ゲートリーク電流が大きくなる。その結果、プリチャージされたビット線の電位が、本来のソース線ではなくて、複数の非選択ワード線の負電位に引っ張られて大きく降下して、読み出しデータのセンス誤動作を招くことになる。また、ソース線の電位を高くし過ぎると、ＧＩＤＬリーク電流によりドレイン部から基板へリーク電流が流れて、同様に、ビット線のプリチャージ電位を降下させることになる。
【００７４】
以上から、ＲＯＭにおいても、図１２に示すような電位関係を保つことが重要である。同図では、選択ビット線のプリチャージ電位、非選択ワード線及び選択ワード線の電位、非選択ソース線及び選択ソース線の電位は、既述した図９と同様である。非選択ビット線のプリチャージ電位は０Ｖである。
【００７５】
【発明の効果】
以上説明したように、請求項１〜１３、２０〜２２記載の発明の半導体メモリ装置によれば、オフリーク電流を有効に制限しつつ、ゲートリーク電流及びＧＩＤＬリーク電流も有効に制限したので、データとしての意味を持つセル電流とゲートリーク電流とを明確に区別できて、データの読み出しを所期通り速く及び正確に行うことができると共に、ＳＲＡＭにおける”Ｈ”データを保持している記憶ノードから基板へのリーク電流を制限できて、データの読み出しを所期通り良好に行うことができる。
【００７６】
特に、請求項４記載の発明の半導体メモリ装置によれば、非選択ソース線の電位を非選択ワード線の電位の絶対値とほぼ等しい正電位に設定したので、オフリーク電流をより一層有効に制限することができる。
【００７７】
更に、請求項９〜１２記載の発明の半導体メモリ装置によれば、非選択ワード線に供給する負電位や、非選択ソース線に供給する正電位を、半導体メモリ装置の周囲温度に応じて変更したので、その周囲温度の変化に拘わらず、オフリーク電流、ゲートリーク電流及びＧＩＤＬリーク電流を有効に制限することができる。
【００７８】
加えて、請求項１４〜１９記載の発明の半導体集積回路によれば、非選択ワード線に設定する負電位の絶対値を従来に比して小値に設定する場合に、ワード線駆動回路を従来のワード線駆動回路と比較して少ない個数のトランジスタで構成できて、レイアウト面積の縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体メモリ装置の全体概略構成を示す図である。
【図２】メモリセルからビット線へのデータ読み出しに対するゲートリーク電流、オフリーク電流及びＧＩＤＬリーク電流の影響を示す図である。
【図３】ゲートリーク電流がＮＷＬ（ｎｅｇａｔｉｖｅ−ｗｏｒｄ−ｌｉｎｅ）電圧ソースの消費電力を増加させることを説明する図である。
【図４】非選択ワード線のプルダウン電位、非選択ビット線のプリチャージ電位及び非選択ソース線の正電位の設定と、ゲートリーク電流、オフリーク電流及びＧＩＤＬリーク電流との関係を示す図である。
【図５】高温時と常温（低温〜室温）時とにおけるＮＷＬ電圧ソース、ＨＰＲ（Ｈａｒｆ−Ｖｃｃ Ｐｒｅｃｈａｒｇｅ）電圧ソース及びＯＳＮ（Ｏｆｆｓｅｔ− ｓｏｕｒｃｅ ｎｏｄｅ）電圧ソースの電圧設定を示す図である。
【図６】本発明の第１の実施の形態の半導体メモリ装置でのビット線、ワード線及びソース線の選択時及び非選択時での具体的な電圧設定を示す図である。
【図７】図６での選択ビット線のプリチャージ電圧の設定のみについて、ゲートリーク電流をより制限するように変更した電圧設定を示す図である。
【図８】ソース線の選択及び非選択をコラムデコード信号により行う説明図である。
【図９】ソース線の選択及び非選択をロウデコード信号により行う説明図である。
【図１０】本発明の第２の実施の形態の半導体集積回路の全体構成を示す図である。
【図１１】同実施の形態の半導体集積回路に備えるワード線ドライバの変形例を示す図である。
【図１２】本発明の第３の実施の形態のＲＯＭでのビット線、ワード線及びソース線の選択時及び非選択時での具体的な電圧設定を示す図である。
【符号の説明】
１ ＮＷＬ電位ソース
２ ＨＰＲ電位ソース
３ ＯＳＮ電位ソース
４ ワード線
５ ビット線
６ ソース線
７、１７、１７’ ワード線ドライバ
８ プリチャージドライバ
９ ソース線ドライバ
１５ ＳＲＡＭ
１６ デコーダ
１６ａ ＡＮＤ回路
１６ｂ インバータ
２０ 高速動作用ロジック回路
２１ 低速動作用ロジック回路
Ｔｒ１ 高速動作用ロジック回路に備える低閾値電圧のトランジスタ
Ｔｒ２ 低速動作用ロジック回路に備える高閾値電圧のトランジスタ
Ｑｐ１、Ｑｐ２ Ｐチャネル型トランジスタ
Ｑｎ Ｎチャネル型トランジスタ
Ｑｎｄｎｇ、Ｑｎｄｓ プルダウントランジスタ
Claims (22)
- 複数のメモリセルと、
前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、
前記複数のメモリセルのデータのハイ側の電位を与える電源と、
前記複数のワード線に電位を与えるワード線電位供給源と、
前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源とを備えた半導体メモリ装置において、
前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、
前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、
且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定される
ことを特徴とする半導体メモリ装置。 - 前記プリチャージ電位供給源が供給する非選択ビット線のプリチャージ電位は、前記電源の電圧の半分値未満の電圧値に設定される
ことを特徴とする請求項１記載の半導体メモリ装置。 - 前記プリチャージ電位供給源が前記複数のビット線のうち選択ビット線に供給するプリチャージ電位は、前記プリチャージ電位供給源が前記非選択ビット線に供給するプリチャージ電位よりも高く、且つ前記電源の電圧の半分値以上の電圧値に設定される
ことを特徴とする請求項１記載の半導体メモリ装置。 - 複数のメモリセルと、
前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、
前記複数のメモリセルのデータのハイ側の電位を与える電源と、
前記複数のメモリセルのデータのロウ側の電位を与える複数のソース線と、
前記複数のワード線に電位を与えるワード線電位供給源と、
前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源と、
前記複数のソース線に電位を与えるソース電位供給源とを備えた半導体メモリ装置において、
前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、
前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、
前記ソース電位供給源が前記複数のソース線のうち非選択ソース線に供給する電位は、所定の正電位に設定され、
且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定され、
前記ワード線電位供給源による非選択ワード線の電位の絶対値と前記ソース電位供給源による非選択ソース線の電位の絶対値とは、相互にほぼ等しい電位に設定される
ことを特徴とする半導体メモリ装置。 - ロウ系のアドレスを受けて、前記複数のワード線のうち何れか１本を選択するロウデコード回路を備え、
前記複数のソース線の選択、非選択は、前記ロウ系のアドレスに基いて行われる
ことを特徴とする請求項４記載の半導体メモリ装置。 - カラム系のアドレスを受けて、前記複数のビット線のうち何れか１対を選択するカラムデコード回路を備え、
前記複数のソース線の選択、非選択は、前記カラム系のアドレスに基いて行われる
ことを特徴とする請求項４記載の半導体メモリ装置。 - 前記複数のメモリセルを構成するトランジスタは、常温において、単位ゲート幅当たりのオフリーク電流とゲートリーク電流との電流量の差が２桁以内の差であるトランジスタにより構成される
ことを特徴とする請求項１又は請求項４記載の半導体メモリ装置。 - 前記電源の電圧は、０．５Ｖ〜１．２Ｖの電圧値である
ことを特徴とする請求項１又は請求項４記載の半導体メモリ装置。 - 前記ワード線電位供給源が非選択ワード線に供給する負電位は、周囲温度に応じて変更される
ことを特徴とする請求項１又は請求項４記載の半導体メモリ装置。 - 前記ワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、高温時の方が常温時よりも大値である
ことを特徴とする請求項９記載の半導体メモリ装置。 - 前記ソース電位供給源が非選択ソース線に供給する正電位は、周囲温度に応じて変更される
ことを特徴とする請求項４記載の半導体メモリ装置。 - 前記ソース電位供給源が非選択ソース線に供給する正電位は、高温時の方が常温時よりも大値である
ことを特徴とする請求項１１記載の半導体メモリ装置。 - 半導体メモリ装置は、通常動作モードと待機モードとを持つ携帯機器に使用され、
周囲温度に応じた電位の変更は、前記携帯機器の通常動作モードと待機モード別に行われる
ことを特徴とする請求項９、１０、１１又は１２記載の半導体メモリ装置。 - 複数のメモリセル、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線、前記複数のワード線のうち何れかを選択するデコード回路、及び、前記デコード回路の出力を受けて選択ワード線を駆動するワード線駆動回路とを有する半導体メモリと、
低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、
前記半導体メモリのデコード回路は、ソース線が接地電位に接続されたトランジスタを有し、前記トランジスタは前記半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成され、
前記半導体メモリのワード線駆動回路は、前記ワード線の電位をプルダウンするソース線が負電位の供給線に接続されたプルダウントランジスタを有し、前記プルダウントランジスタは前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを有する
ことを特徴とする半導体集積回路。 - 前記ワード線駆動回路のプルダウントランジスタの高閾値電圧の絶対値は、前記負電位の供給線の電位の絶対値と等しい又は大値である
ことを特徴とする請求項１４記載の半導体集積回路。 - 前記ワード線駆動回路のプルダウントランジスタは、
ソース線が接地線に接続された低閾値電圧のトランジスタと、
ソース線が前記負電位の供給線に接続された高閾値電圧のトランジスタとの並列回路により構成される
ことを特徴とする請求項１４記載の半導体集積回路。 - 前記半導体回路において、
前記低閾値電圧のトランジスタは、高リーク電流だが高速動作するロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、
前記高閾値電圧のトランジスタは、低速動作だが低リーク電流であるロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタである
ことを特徴とする請求項１４記載の半導体集積回路。 - 前記半導体回路において、
前記低閾値電圧のトランジスタは、ロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、
前記高閾値電圧のトランジスタは、アナログ回路又はＩ／Ｏ回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタである
ことを特徴とする請求項１４記載の半導体集積回路。 - 前記半導体メモリ及び前記半導体回路に供給される電源電圧は、０．５Ｖ〜１．２Ｖの電圧値である
ことを特徴とする請求項１４記載の半導体集積回路。 - 半導体メモリ装置はＳＲＡＭである
ことを特徴とする請求項１、請求項２、請求項３又は請求項４記載の半導体メモリ装置。 - 半導体メモリ装置はＲＯＭである
ことを特徴とする請求項１、請求項２又は請求項３記載の半導体メモリ装置。 - 請求項１又は請求項４記載の半導体メモリ装置と、
低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、
前記半導体メモリ装置のワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、前記半導体回路のトランジスタの高閾値電圧の絶対値と等しい又は小値である
ことを特徴とする半導体集積回路。
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