JP2004055092A - 半導体メモリ装置及び半導体集積回路 - Google Patents
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Abstract
【解決手段】複数のビット線5のうち非選択ビット線のプリチャージ電位は、HPR電圧ソース2により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Vcc(0.5V〜1.2Vの範囲内の低電圧、例えば0.8V)よりも低い電位(例えば1/2Vcc=0.4V)に設定される。複数のワード線4のうち非選択ワード線の電位は、NWL電圧ソース1により、所定の負電位(例えば−1/4Vcc=−0.2V)に設定される。前記非選択ビット線のプリチャージ電位(0.4V)と非選択ワード線の負電位(−0.2V)の絶対値との合計値は、電源電圧Vcc(0.8V)未満に設定される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体メモリ装置単体、及びこの半導体メモリ装置を含む半導体集積回路に関し、特に、電源電圧が1.2V以下の低電圧で動作し、デザインルールも0.13μm以降の高集積及び高密度デバイスを用いた場合に、トランジスタのリーク電流を有効に削減する技術に関する。
【0002】
【従来の技術】
一般に、半導体メモリ装置を低電圧下でも高速動作させるために、その構成トランジスタとして低閾値電圧のトランジスタを用いる技術が採用されている。
【0003】
このような状況の下では、低閾値電圧のトランジスタにおいて、そのオフ時であっても、ソース− ドレイン間に大きなオフリーク電流が流れる問題が顕在化する。この問題に対処するように、従来では、例えば、ワード線を負電圧に設定したり、ソース電位を正電位の方向にシフトすることにより、トランジスタに実効的に負のバイアスを印加して、オフリーク電流を少なく制限していた。
【0004】
【発明が解決しようとする課題】
しかしながら、ワード線に大きな負電圧を印加したり、ソース電位を正電位側にシフトする技術は、デバイスの電圧に対する耐性が十分ある場合には、副作用がなく、有効な技術であるが、デバイスが微細化して、ゲート酸化膜の厚みが2ナノメートルよりも薄くなってくると、トンネル電流に起因するゲートリークの問題が顕在化し始める。前記従来提案されていた負電圧ワード線駆動技術やソース線オフセット技術は、ゲート− ソース間電位差を大きくしてしまう技術であるため、オフリーク電流は抑制できても、このゲートリーク電流を増大させる課題がある。
【0005】
また、デバイスの微細化はトランジスタのゲート− ドレイン間の電界を高くし、このため、ゲートとドレイン間に大きな電位差が印加されると生ずるGIDL(Gate−Induced Drain Leakage)リーク電流の問題も顕在化し始める。前記従来の負電圧ワード線駆動技術等は、更にこのGIDLリーク電流の問題を誘発するため、この新たなリーク電流をも抑制できない課題がある。
【0006】
特に、問題であるのは、ビット線からのリーク電流であって、データ読み出し動作では、プリチャージしたビット線の電位がセル電流によって引き抜かれるか否かを判定している関係上、セル電流に対して無視できないレベルのリーク電流がビット線に存在する場合には、セル電流かリーク電流かの識別が困難になり、データ読み出しまでの時間を長く要したり、データの誤読み出しとなる課題がある。
【0007】
本発明の目的は、前記した課題に鑑み、オフリーク電流を有効に制限しながら、更にゲートリーク電流やGIDLリーク電流をも小さく制限することにある。
【0008】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、半導体メモリ装置において、非選択ワード線の負電位の設定と、非選択ビット線のプリチャージ電位の設定とを、オフリーク電流とゲートリーク電流とGIDL電流との三者を考慮して適切に設定する。また、メモリセルのソース線の電位も適切に設定する。
【0009】
すなわち、請求項1記載の発明の半導体メモリ装置は、複数のメモリセルと、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、前記複数のメモリセルのデータのハイ側の電位を与える電源と、前記複数のワード線に電位を与えるワード線電位供給源と、前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源とを備えた半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定されることを特徴とする。
【0010】
請求項2記載の発明は、前記請求項1記載の半導体メモリ装置において、前記プリチャージ電位供給源が供給する非選択ビット線のプリチャージ電位は、前記電源の電圧の半分値未満の電圧値に設定されることを特徴とする。
【0011】
請求項3記載の発明は、前記請求項1記載の半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち選択ビット線に供給するプリチャージ電位は、前記プリチャージ電位供給源が前記非選択ビット線に供給するプリチャージ電位よりも高く、且つ前記電源の電圧の半分値以上の電圧値に設定されることを特徴とする。
【0012】
請求項4記載の発明の半導体メモリ装置は、複数のメモリセルと、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、前記複数のメモリセルのデータのハイ側の電位を与える電源と、前記複数のメモリセルのデータのロウ側の電位を与える複数のソース線と、前記複数のワード線に電位を与えるワード線電位供給源と、前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源と、前記複数のソース線に電位を与えるソース電位供給源とを備えた半導体メモリ装置において、前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、前記ソース電位供給源が前記複数のソース線のうち非選択ソース線に供給する電位は、所定の正電位に設定され、且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定され、前記ワード線電位供給源による非選択ワード線の電位の絶対値と前記ソース電位供給源による非選択ソース線の電位の絶対値とは、相互にほぼ等しい電位に設定されることを特徴とする。
【0013】
請求項5記載の発明は、前記請求項4記載の半導体メモリ装置において、ロウ系のアドレスを受けて、前記複数のワード線のうち何れか1本を選択するロウデコード回路を備え、前記複数のソース線の選択、非選択は、前記ロウ系のアドレスに基いて行われることを特徴とする。
【0014】
請求項6記載の発明は、前記請求項4記載の半導体メモリ装置において、カラム系のアドレスを受けて、前記複数のビット線のうち何れか1対を選択するカラムデコード回路を備え、前記複数のソース線の選択、非選択は、前記カラム系のアドレスに基いて行われることを特徴とする。
【0015】
請求項7記載の発明は、前記請求項1又は請求項4記載の半導体メモリ装置において、前記複数のメモリセルを構成するトランジスタは、常温において、単位ゲート幅当たりのオフリーク電流とゲートリーク電流との電流量の差が2桁以内の差であるトランジスタにより構成されることを特徴とする。
【0016】
請求項8記載の発明は、前記請求項1又は請求項4記載の半導体メモリ装置において、前記電源の電圧は、0.5V〜1.2Vの電圧値であることを特徴とする。
【0017】
請求項9記載の発明は、前記請求項1又は請求項4記載の半導体メモリ装置において、前記ワード線電位供給源が非選択ワード線に供給する負電位は、周囲温度に応じて変更されることを特徴とする。
【0018】
請求項10記載の発明は、前記請求項9記載の半導体メモリ装置において、前記ワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、高温時の方が常温時よりも大値であることを特徴とする。
【0019】
請求項11記載の発明は、前記請求項4記載の半導体メモリ装置において、前記ソース電位供給源が非選択ソース線に供給する正電位は、周囲温度に応じて変更されることを特徴とする。
【0020】
請求項12記載の発明は、前記請求項11記載の半導体メモリ装置において、前記ソース電位供給源が非選択ソース線に供給する正電位は、高温時の方が常温時よりも大値であることを特徴とする。
【0021】
請求項13記載の発明は、前記請求項9、10、11又は12記載の半導体メモリ装置において、半導体メモリ装置は、通常動作モードと待機モードとを持つ携帯機器に使用され、周囲温度に応じた電位の変更は、前記携帯機器の通常動作モードと待機モード別に行われることを特徴とする。
【0022】
請求項14記載の発明の半導体集積回路は、複数のメモリセル、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線、前記複数のワード線のうち何れかを選択するデコード回路、及び、前記デコード回路の出力を受けて選択ワード線を駆動するワード線駆動回路とを有する半導体メモリと、低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、前記半導体メモリのデコード回路は、ソース線が接地電位に接続されたトランジスタを有し、前記トランジスタは前記半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成され、前記半導体メモリのワード線駆動回路は、前記ワード線の電位をプルダウンするソース線が負電位の供給線に接続されたプルダウントランジスタを有し、前記プルダウントランジスタは前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを有することを特徴とする。
【0023】
請求項15記載の発明は、前記請求項14記載の半導体集積回路において、前記ワード線駆動回路のプルダウントランジスタの高閾値電圧の絶対値は、前記負電位の供給線の電位の絶対値と等しい又は大値であることを特徴とする。
【0024】
請求項16記載の発明は、前記請求項14記載の半導体集積回路において、前記ワード線駆動回路のプルダウントランジスタは、ソース線が接地線に接続された低閾値電圧のトランジスタと、ソース線が前記負電位の供給線に接続された高閾値電圧のトランジスタとの並列回路により構成されることを特徴とする。
【0025】
請求項17記載の発明は、前記請求項14記載の半導体集積回路において、前記半導体回路において、前記低閾値電圧のトランジスタは、高リーク電流だが高速動作するロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、前記高閾値電圧のトランジスタは、低速動作だが低リーク電流であるロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであることを特徴とする。
【0026】
請求項18記載の発明は、前記請求項14記載の半導体集積回路において、前記半導体回路において、前記低閾値電圧のトランジスタは、ロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、前記高閾値電圧のトランジスタは、アナログ回路又はI/O回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであることを特徴とする。
【0027】
請求項19記載の発明は、前記請求項14記載の半導体集積回路において、前記半導体メモリ及び前記半導体回路に供給される電源電圧は、0.5V〜1.2Vの電圧値であることを特徴とする。
【0028】
請求項20記載の発明は、前記請求項1、請求項2、請求項3又は請求項4記載の半導体メモリ装置において、半導体メモリ装置はSRAMであることを特徴とする。
【0029】
請求項21記載の発明は、前記請求項1、請求項2又は請求項3記載の半導体メモリ装置において、半導体メモリ装置はROMであることを特徴とする。
【0030】
請求項22記載の発明の半導体集積回路は、請求項1又は請求項4記載の半導体メモリ装置と、低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、前記半導体メモリ装置のワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、前記半導体回路のトランジスタの高閾値電圧の絶対値と等しい又は小値であることを特徴とする。
【0031】
以上により、請求項1〜13、20〜22記載の発明では、非選択ビット線のプリチャージ電位が電源電圧未満の低い電位に設定されると共に、非選択ワード線のプルダウン電位は負電位に設定され、更に、前記非選択ビット線のプリチャージ電位と前記非選択ワード線の負電位の絶対値との合計値が、電源の電圧値未満に設定されるので、オフリーク電流を有効に制限しつつ、ゲートリーク電流及びGIDLリーク電流も有効に制限される。従って、プリチャージされたビット線の電荷がゲートリーク電流により若干放電されても、そのゲートリーク電流はデータとしての意味を持つセル電流とは明確に区別されて、データの読み出しが所期通り速く及び正確に行われる。しかも、SRAMにおける”H”データを保持している記憶ノードから基板へのGIDLリーク電流が若干発生してもセル電流はさほど減少せず、データの読み出しが所期通りに行われる。
【0032】
特に、請求項4記載の発明では、非選択ソース線の電位が非選択ワード線の電位の絶対値とほぼ等しい正電位に設定されるので、この非選択ソース線の電位を接地電位に設定する場合と比較して、オフリーク電流が有効に制限される。
【0033】
更に、請求項9〜12記載の発明では、非選択ワード線に供給する負電位や、非選択ソース線に供給する正電位が、半導体メモリ装置の周囲温度に応じて変更されるので、その周囲温度の変化に拘わらず、オフリーク電流、ゲートリーク電流及びGIDLリーク電流が有効に制限される。
【0034】
加えて、請求項14〜19記載の発明では、非選択ワード線の電位を負電位に設定する場合に、その負電位の絶対値を既述の通り従来に比して小値に設定する関係から、半導体メモリのデコード回路を構成するトランジスタを、元々半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成し、前記半導体メモリのワード線駆動回路のプルダウントランジスタを、前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを用いて構成できるので、ワード線駆動回路が、従来のワード線駆動回路と比較して、少ない個数のトランジスタで構成され、レイアウト面積の縮小が図られる。
【0035】
【発明の実施の形態】
以下、本発明の実施の形態の半導体メモリ装置及び半導体集積回路を図1〜図12に基いて説明する。
【0036】
(第1の実施の形態)
図1は、本発明の第1の実施の形態の半導体メモリ装置としてのSRAMを示す。同図において、Cはメモリセルアレイであって、図2に示すように、2個のインバータ回路をフリップフロップ構成に接続した2個のNMOSトランジスタ及び2個のPMOSトランジスタと、その左右に配置された2個のアクセストランジスタQl、Qrを1個のメモリセルとして、行方向及び列方向に配置された多数個のメモリセルを備える。前記メモリセルを構成する2個のアクセストランジスタQl、Qrは、ゲートリーク電流が多くて、常温において、単位ゲート幅当りのオフリーク電流とゲートリーク電流との電流量の差が2桁以内の差である特性を持つトランジスタで構成され、この特性を持つトランジスタQl、Qrが採用される場合に本発明を適用するのが効果的である。
【0037】
また、図1及び図2において、5、5は前記左右のアクセストランジスタQl、Qrを介して記憶ノードsl、srに接続された2本のビット線であって対をなす。4は前記アクセストランジスタQl、Qrのゲートに接続されたワード線、Vccはメモリセルに記憶するデータのハイ側の電位を与える電源であって、例えば0.5V〜1.2Vの電源電圧を持つ。更に、6はメモリセルに記憶したデータのロウ側の電位を与えるソ−ス線である。前記ビット線対5はカラム方向に複数対、ワード線4はロウ方向に複数本、ソース線6は例えばカラム方向に複数本備えられる。
【0038】
また、1はワード線4に負電位Vngを供給するNWL(negative−word−line)電圧ソース(ワード線電位供給源)、7は前記NWL電圧ソース1の発生電位Vngを用いて非選択のワード線4をプルダウンするワード線ドライバ、2はビット線5のプリチャージ電位Vprを発生する電源HPR(Harf−Vcc Precharge)電圧ソース、8はビット線5を前記HPR電圧ソース2のプリチャージ電位Vprにプリチャージするプリチャージドライバ、3はソース線6の電位Vsnを発生するOSN(Offset− source node)電圧ソース、9は前記OSN電圧ソース3が発生した電位Vsnでソース線6をドライブするソース線ドライバである。
【0039】
次に、前記NWL電圧ソース1の発生するワード線負電位Vng、前記HPR電圧ソース2のプリチャージ電位Vpr、前記OSN電圧ソース3の発生するソース線電位Vsn、及びメモリセルの記憶データのハイ側の電位を与える電源Vccの電源電圧(以下、Vccと記す)との関係を説明する。図2には、ビット線5へのデータの読み出しに関して影響する代表的な3種のリーク電流、即ち、アクセストランジスタQl、QrのOFF状態でもソース− ドレイン間に流れるオフリーク電流、ビット線5からワード線4に向けて流れるゲートリーク電流、及びゲートからドレインに誘導されるGIDLリーク電流を示している。
【0040】
前記ゲートリーク電流は、アクセストランジスタQl、Qrのゲート電極に所定の負電位(例えば−0.5V)を印加した状態で、ビット線5を所定のプリチャージ電位(例えば1.0V)にプリチャージすると、ビット線5からワード線4に向けて流れる電流である。記憶ノードslにデータ”L(=0v)”が記憶されている側のアクセストランジスタQlでのオフリーク電流を有効に制限するようにワード線4の電位を大きく負電位に設定すると、ビット線5に接続されたメモリセル(ワード線4により選択されたセルを除く全てのメモリセル(例えば512−1=511個のメモリセル)では、各々、その非選択ワード線4とビット線5間にゲートリーク電流が流れるため、ビット線5を所定のプリチャージ電位にプリチャージしたとしても、前記の511箇所のゲートリーク電流に起因してビット線5の電位は大きく降下してしまうことになる。例えば、ビット線5に約1000個のメモリセルが接続されている場合は、1箇所当りのゲートリーク電流がたとえ微小値の100ナノアンペアであったとしても、全体では100マイクロアンペアのゲートリーク電流となる。この合計ゲートリーク電流は、セル電流の予測値(例えば50マイクロアンペア)よりも大きな値であるため、1対のビット線によるデータ読み出しに大きな影響を与え、セル電流との区別が困難となる。
【0041】
更に、前記のゲートリーク電流の存在は、ビット線5からのデータ読み出し以外にも、ワード線4のプルダウン電位Vngを発生するNWL電圧ソース1の消費電力の増大を招く。具体的に説明すると次の通りである。即ち、ゲートリーク電流は、図3に示すように、ワード線とビット線対(2本のビット線)とのクロスポイント数、即ち、全メモリセルセルの数から選択ワード線に接続されたメモリセル数を引いた数の2倍の数だけ存在するため、例えば512Kビットの場合では、およそ100万個のメモリセルからゲートリーク電流がワード線4を介して前記NWL電圧ソース1に流れ込む。その電流の総和を計算すると、約100ミリアンペア(100ナノアンペア×100万個=100ミリアンペア)となり、その結果、前記NWL電圧ソース1では負電位を一定値に保持しようと供給量を増大させるため、消費電力が増大することになる。
【0042】
以上から、本実施の形態では、NWL電圧ソース1による非選択ワード線4の電位を負電位に設定してオフリーク電流を小さく抑制する場合において、更に、メモリセルのアクセストランジスタQl、Qrでのゲートリーク電流に起因するビット線5の電位降下や、それに伴うNWL電圧ソース1での消費電力の増大を有効に抑制するように、HPR電圧ソース2による非選択ビット線5のプリチャージ電位Vprは、メモリセルのデータのハイ側の電位を設定する電源Vccよりも低い電位に設定されると共に、このプリチャージ電位Vprの絶対値と前記ワード線4の負電位の絶対値との合計値は、前記電源Vccの電圧値未満に設定される。例えば、本実施の形態では、図6に示すように、電源Vccの電圧が例えば0.8Vの場合には、非選択ワード線4の負電位Vngは−0.2V(=−1/4Vcc)に、非選択ビット線5のプリチャージ電位Vprは0.4V(=1/2Vcc)に設定される。この設定により、ワード線4の負電位の絶対値(0.2V)と非選択ビット線5のプリチャージ電位Vprの絶対値(0.4V)との合計は、0.6Vであり、電源電圧Vcc(=0.8V)よりも低くなる。
【0043】
従って、本実施の形態では、非選択ワード線4を負電位に設定して各メモリセルのアクセストランジスタQl、Qrのオフリーク電流を抑制する場合にも、前記の構成により、各メモリセルのアクセストランジスタQl、Qrのゲートリーク電流をも有効に抑制することが可能である。
【0044】
尚、図6では、選択ビット線5だけは、プリチャージ電位Vprを電源電圧Vcc(=0.8V)に設定している。その理由は、プリチャージ電位Vprを高く設定して、メモリセル電流を増大させるためである。しかし、プリチャージ電位Vprを高く設定すると、同時にゲートリーク電流も増大するため、そのゲートリーク電流の大きさに応じてプリチャージ電位Vprを高くする程度を適切に設定する必要がある。選択ビット線5の本数が非選択ビット線5の本数に比べて明らかに少ない場合には、選択メモリセルでのゲートリーク電流は無視することができる。しかし、選択ビット線5の読み出し電位は低下するので、注意が必要である。本実施の形態では、図7に示すように、メモリセル電流を増大させつつゲートリーク電流は小さく抑えるように、非選択ビット線5のプリチャージ電位Vprは1/2Vcc(=0.4V)に設定し、選択ビット線5のプリチャージ電位Vprは3/4Vcc(=0.6V)に設定される。
【0045】
次に、図4において、非選択ワード線4の負電位設定と、非選択ビット線5のプリチャージ電位の設定と、非選択ソース線6の電位設定との三者が、オフリーク電流、ゲートリーク電流及びGIDLリーク電流に及ぼす影響について、説明する。
【0046】
先ず、非選択ワード線4の負電位設定について、大き過ぎる負電位(−Vcc〜−1/2Vcc)の設定は、極大なゲートリーク電流やGIDLリーク電流を伴う。一方、浅過ぎる負電位の設定(−1/6Vcc〜0V)ではオフリーク電流が極大になる。従って、これら3種のリーク電流を最小にするには、電源電圧Vccの1/3〜1/4の大きさの負電位(−1/3Vcc〜−1/4Vcc)に設定する必要があることが判る。本実施の形態では、−1/4Vcc(=−0.2V)の負電位設定となっている。
【0047】
次に、非選択ビット線5のプリチャージ電位も、同様に、高電位(電源電圧Vcc付近)又は低電位(1/3Vcc〜0V)に設定すると、メモリセルのハイ側の保持電位Vccとの電位差が大きくなるため、ゲートリーク電流及びGIDLリーク電流が共に大きくなる。一方、中電位(1/2Vcc)のプリチャージ電位に設定すると、ゲートリーク電流及びGIDLリーク電流を共に小値に制限することができる。
【0048】
このことから、非選択ワード線4については、およそ(−1/3Vcc〜−1/4Vcc)の負電位に設定し、非選択ビット線5については、Vcc/2のプリチャージ電位に設定することが適切な選択であることが判る。
【0049】
更に、非選択ソース線6の電位設定について、図4に示すように、Vcc/2以上に高い電位設定では、電源電圧Vcc < 1.2Vの電圧領域で電源電圧Vccとソース線電位との電位差が小さくなり、メモリセルを構成するインバータのNチャネルトランジスタとPチャネルトランジスタとの閾値電圧の合計値未満となるため、各リーク電流は極小になるが、データ保持が不安定になり、望ましくない。一方、小さ過ぎる電位設定では、オフリーク電流が大きくなり、ビット線5のプリチャージ電位の降下が顕著になる。従って、設定電位は、およそVcc/4の付近が最適電位であることが判る。以上の検討結果を踏まえて、非選択ソース線6は、図8に示すように、電源電圧Vcc(=0.8V)に対して1/4Vcc(=0.2V)の電位に設定される。この電位設定は、前記非選択ワード線4に設定される負電位(−1/4Vcc=−0.2V)の絶対値と相互に等しい電位設定となっている。
【0050】
前記ソース線6の選択、非選択は、図8に示すように、ビット線群の選択アドレス、即ち、コラムデコード信号に基いて行っても良いし、図9に示すように、ワード線群の選択アドレス、即ち、ロウデコード信号に基いて行っても良い。
【0051】
尚、オフリーク電流については、100mVの電圧変化で電流量が1桁異なる関係上、非選択ワード線の負電位設定は、100mVの電圧誤差が許容されるものであり、この許容誤差の範囲内での負電位設定が本発明に含まれる。
【0052】
続いて、前記の3種類のリーク電流、即ち、オフリーク電流、ゲートリーク電流及びGIDLリーク電流の各温度依存性について述べる。
【0053】
オフリーク電流は温度依存性があって、インバータを構成するトランジスタの周囲温度が1℃上昇すると、このトランジスタの閾値電位は1mV下がるため、70℃の温度差があれば、およそ10倍のオフリーク電流の変動がある。一方、ゲートリーク電流やGIDLリーク電流は温度依存性が小さい。従って、室温でこれら3者のリーク電流がおよそ等しい電流値であれば、高温時ではオフリーク電流が支配的になるために、オフリーク電流を優先して削減する必要がある。逆に、低温時では、オフリーク電流が小値になって、ゲートリーク電流やGIDLリーク電流が支配的になるので、このゲートリーク電流及びGIDLリーク電流を優先して削減することが必要である。
【0054】
そこで、本実施の形態では、図5に示すように、NWL電圧ソース1による非選択ワード線4の負電位Vng設定、HPR電圧ソース2による非選択ビット線5のプリチャージ電位Vpr設定、及びOSN電圧ソース3による非選択ソース線6の正電位Vsn設定について、以下の通り設定している。即ち、図5では、本実施の形態のSRAMが使用される携帯電話などの携帯機器では、通常動作モードと、このモードよりもSRAMに対するアクセス頻度が少ない(例えば10%以下)の待機モードとの2種類のモードを有する関係から、このモード別に高温時と常温時に区別して、非選択ワード線4の負電位Vng設定と、非選択ソース線6の正電位Vsn設定とを周囲温度に応じて変更している。具体的には、動作モード時及び待機モード時の双方で、非選択ワード線4の負電位Vngは、低温〜室温時では−1/4Vccに設定されるが、高温時では、−1/3Vccに設定されてその絶対値を大値に変更している。非選択ソース線6の正電位Vsnも同様に、動作モード時及び待機モード時の双方で、低温〜室温時では1/4Vccに設定されるが、高温時では、1/3Vccへと大値に変更設定されている。つまり、高温時には、オフリーク電流が増大する状況であるので、非選択ワード線4の負電位Vngの絶対値を|1/4Vcc|から|1/3Vcc|へ増大変更して、オフリーク電流を制限する。また、高温時には、トランジスタの閾値電圧Vthが下がって、SRAMの場合のラッチノードを構成するインバータのオーバドライブ量(Vcc−Vth)が大きくなるので、非選択ソース線6の正電位Vsnをその分高く設定して、1/4Vccから1/3Vccに変更することができる。
【0055】
(第2の実施の形態)
次に、本発明の第2の実施の形態の半導体集積回路を図10に基いて説明する。本実施の形態は、前記第1の実施の形態で説明したSRAMでのワード線ドライバの内部構成に関する。
【0056】
図10において、15はSRAMであって、その内部には、図示しないが、前記図2において既述した複数のメモリセル及びビット線を有すると共に、複数のワード線4(同図では1本のみ図示)を有する。更に、SRAM15には、前記複数のワード線のうち何れか1本を選択するデコーダ(デコード回路)16と、このデコーダ16の出力を受けて選択ワード線4を駆動するワード線ドライバ(ワード線駆動回路)17とが備えられる。前記SRAM15は前記第1の実施の形態で説明したSRAMにより構成しても良い。
【0057】
また、同図において、20は第1のロジック回路、21は第2のロジック回路であって、半導体回路を構成する。第1のロジック回路20は高速動作用として形成されたゲート酸化膜又は閾値調整不純物を持つ低閾値電圧VtlのトランジスタTr1を複数個備えている。この各トランジスタTr1は低閾値電圧Vtlを持つので、高速動作するがリーク電流が比較的多い。一方、前記第2のロジック回路21は、通常動作(低速動作)用として形成されたゲート酸化膜又は閾値調整不純物を持つ高閾値電圧VthのトランジスタTr2を複数個備えている。この各トランジスタTr2は高閾値電圧Vthを持つので、リーク電流が少ない。
【0058】
前記SRAM15、第1及び第2のロジック回路20、21は、前記第1の実施の形態と同様に、0.5V〜1.2Vの低電圧電源から電源供給を受ける。
【0059】
そして、前記SRAM15のデコーダ16は、デコード信号adec0〜adec2を受けるAND回路16aと、その後段に配置されたインバータ16bとからなるNAND回路を備える。前記インバータ16bは、電源電圧を受けるPチャネル型トランジスタQp1と、Nチャネル型トランジスタQnとを有し、このNチャネル型トランジスタQnは、そのソース線が接地電位Vssに接続されていると共に、前記高速動作する第1のロジック回路20に備える低閾値電圧VtlのトランジスタTr1とほぼ同値の低閾値電圧Vtlを持つ同種のトランジスタにより構成されている。
【0060】
一方、前記SRAM15のワード線ドライバ17は、前記デコーダ16のインバータ16bの出力を受けるインバータにより構成され、このインバータは、電源電圧を受けるPチャネル型トランジスタQp2と、Nチャネル型トランジスタで構成されたプルダウントランジスタQndngとを有する。このプルダウントランジスタQndngは、そのソース線が例えば−0.2Vの負電位を持つ供給線Vngに接続されている。前記負電位の供給線Vngは、例えば図1のNWL電圧ソース1から負電位が供給される。従って、前記ワード線ドライバ17は、ワード線4の選択時には、電源電圧をPチャネル型トランジスタQp2を介してワード線4に供給する一方、ワード線4の非選択時には、このワード線4をプルダウントランジスタQndngを介して負電位の供給線Vngに接続して、非選択ワード線4の電位を負電位にプルダウンする。
【0061】
前記ワード線ドライバ17のプルダウントランジスタQndngは、前記低速動作用のロジック回路21の高閾値電圧VthのトランジスタTr2とほぼ同値の高閾値電圧Vthを持つ同種のトランジスタにより構成されている。
【0062】
本実施の形態では、具体的に、デコーダ16のトランジスタQnの低閾値電圧VtlはVtl=0.25V、ワード線ドライバ17のプルダウントランジスタQndngの高閾値電圧VthはVth=0.45V、負電位の供給線Vngの電位(Vngと記す)はVng=−0.2Vである。従って、プルダウントランジスタQndngの高閾値電圧Vth(=0.45V)は負電位の供給線Vngの電位の絶対値(=0.2V)以上の値に設定される。更に、デコーダ16のトランジスタQnとプルダウントランジスタQndngとは、そのオフ時のゲート− ソース間電圧Vgsと閾値電圧との差(Vg−Vss−Vtl)、(Vg−Vng−Vth)は共に−0.25Vに設定されていて、この両トランジスタQn1、Qndngのオフリーク電流値を等しくしている。
【0063】
本実施の形態では、図10に示したワード線ドライバ17の内部構成は、ワード線4を負電位にプルダウンしない通常のワード線ドライバの構成と比較して、トランジスタ数及びレイアウト面積は全く同じに実現することが可能である。図10に示した構成を従来のワード線負電位設定ドライバが採用できなかった理由は、負の電位差分の閾値電圧の違いを持った2種類のトランジスタを用意する必要があったからである。即ち、従来において設定されるワード線の負電位は、接地電位に比較して少なくとも−0.5V〜−1.5V以上の電位差である必要があったために、レベルシフト回路を用いて負電位のワード線プルダウン回路を実現することが一般的であり、その結果、トランジスタ数の増加及び面積の増加を招いていた。特に、このような従来技術は、混載されるSRAMやROM等のように、少量でデコーダ等の周辺回路を縮小してセル占有率で価値を出す必要のある半導体メモリには使用できない技術であった。
【0064】
しかし、本実施の形態では、電源電圧Vccが0.5V〜1.2Vの範囲にあって低いことが関連して、非選択ワード線4の必要な負電位も、例えばVcc=1.0Vのとき、−1/3Vcc(=約−0.3V)〜−1/4Vcc(=−0.25V)であって、半導体メモリ以外の半導体回路で使用することができないような高閾値電圧を持つトランジスタを用意しなくても、元々備える高速動作用のロジック回路20に備える低閾値電圧(=0.25V)のトランジスタTr1と、低速動作用のロジック回路21に備える高閾値電圧(=0.45V)のトランジスタTr2とを使用して、その電位差(=−0.2V)を確保できるので、非選択ワード線4の負電位を−0.2Vに設定することが可能である。
【0065】
尚、本実施の形態では、低速動作用のロジック回路21に備えるトランジスタTr2の高閾値電圧を0.45Vとしたが、高電圧(1.5V〜3.3V)用の厚膜トランジスタの閾値電圧は0.6V程度も可能であるので、非選択ワード線4の負電位を−0.35Vに設定することも可能となる。勿論、トランジスタでの各種の閾値調整不純物の濃度を変更すれば、現実的な範囲で2種のトランジスタの閾値電圧間に任意の電位差を実現することが可能である。
【0066】
また、本実施の形態では、ワード線ドライバ17のプルダウントランジスタQndngは、低速動作用のアナログ回路21に備える高閾値電圧VthのトランジスタTr2と同種の(ほぼ同値の高閾値電圧を持つ)トランジスタにより構成したが、その他、アナログ回路又はI/O回路の構成トランジスタとして高電圧用(1.5V〜3.3V)の厚膜トランジスタが存在する場合には、この厚膜トランジスタの高閾値電圧とほぼ同値の高閾値電圧を持つトランジスタを用いて構成しても良い。
【0067】
(ワード線ドライバの変形例)
図11は、前記図10に示したワード線ドライバ17の変形列を示す。
【0068】
同図のワード線ドライバ17’が図10のワード線ドライバ17と異なる点は、1個のプルダウントランジスタQndngだけでなく、これと並列に他のプルダウントランジスタQndsを配置した点である。
【0069】
前記プルダウントランジスタQndngは、図10に示したプルダウントランジスタQndngと同様に、低速動作用のアナログ回路21に備える高閾値電圧VthのトランジスタTr2とほぼ同値の高閾値電圧を持つトランジスタにより構成され、ソース線が負電位Vng(=−0.2V)の供給線に接続される。一方、他のプルダウントランジスタQndsは、高速動作用のアナログ回路20に備える低閾値電圧VtlのトランジスタTr1とほぼ同値の低閾値電圧Vtlを持つトランジスタにより構成され、ソース線が接地線に接続される。
【0070】
従って、本変形例では、ワード線4を電源電位Vccからプルダウンする際には、先ず、プルダウントランジスタQndsによりワード線4の電位は支配的に接地レベルVssにまでプルダウンされ、その後、数倍の時間をかけてワード線4の電位は他方のプルダウントランジスタQndngにより支配的に負電位Vng(=−0.2V)レベルまでプルダウンされる。
【0071】
理想的には、両者のプルダウントランジスタQnds、Qndngがオンになるタイミングに遅延を設けることが望ましいが、必ずしも遅延を設けなくても、この両プルダウントランジスタ間のサイズに違いを設けて、両プルダウントランジスタ間に電流能力の明らかな差を設けること、例えば一方のプルダウントランジスタQndngのゲート長を他方のプルダウントランジスタQndsよりも大きくしたり、ゲート幅を他方のプルダウントランジスタQndsよりも小幅に設定することにより、前記の作用を奏することが可能である。
【0072】
(第3の実施の形態)
最後に、本発明の第3の実施の形態を説明する。本実施の形態は、半導体メモリ装置としてROMに適用したものである。
【0073】
ROMでは、一本のビット線に接続されるメモリセルの数が多いために、非選択ワード線とビット線との間のセルトランジスタのゲートリーク電流の影響を大きく受ける。既述の通り、非選択ワード線の負電位を深く(絶対値で大値に)すると、オフリーク電流は制限されるが、ビット線を選択的に電源電圧レベルにプリチャージしようとすると、ビット線− ワード線間の電位差が電源電圧を越えて、ゲートリーク電流が大きくなる。その結果、プリチャージされたビット線の電位が、本来のソース線ではなくて、複数の非選択ワード線の負電位に引っ張られて大きく降下して、読み出しデータのセンス誤動作を招くことになる。また、ソース線の電位を高くし過ぎると、GIDLリーク電流によりドレイン部から基板へリーク電流が流れて、同様に、ビット線のプリチャージ電位を降下させることになる。
【0074】
以上から、ROMにおいても、図12に示すような電位関係を保つことが重要である。同図では、選択ビット線のプリチャージ電位、非選択ワード線及び選択ワード線の電位、非選択ソース線及び選択ソース線の電位は、既述した図9と同様である。非選択ビット線のプリチャージ電位は0Vである。
【0075】
【発明の効果】
以上説明したように、請求項1〜13、20〜22記載の発明の半導体メモリ装置によれば、オフリーク電流を有効に制限しつつ、ゲートリーク電流及びGIDLリーク電流も有効に制限したので、データとしての意味を持つセル電流とゲートリーク電流とを明確に区別できて、データの読み出しを所期通り速く及び正確に行うことができると共に、SRAMにおける”H”データを保持している記憶ノードから基板へのリーク電流を制限できて、データの読み出しを所期通り良好に行うことができる。
【0076】
特に、請求項4記載の発明の半導体メモリ装置によれば、非選択ソース線の電位を非選択ワード線の電位の絶対値とほぼ等しい正電位に設定したので、オフリーク電流をより一層有効に制限することができる。
【0077】
更に、請求項9〜12記載の発明の半導体メモリ装置によれば、非選択ワード線に供給する負電位や、非選択ソース線に供給する正電位を、半導体メモリ装置の周囲温度に応じて変更したので、その周囲温度の変化に拘わらず、オフリーク電流、ゲートリーク電流及びGIDLリーク電流を有効に制限することができる。
【0078】
加えて、請求項14〜19記載の発明の半導体集積回路によれば、非選択ワード線に設定する負電位の絶対値を従来に比して小値に設定する場合に、ワード線駆動回路を従来のワード線駆動回路と比較して少ない個数のトランジスタで構成できて、レイアウト面積の縮小を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体メモリ装置の全体概略構成を示す図である。
【図2】メモリセルからビット線へのデータ読み出しに対するゲートリーク電流、オフリーク電流及びGIDLリーク電流の影響を示す図である。
【図3】ゲートリーク電流がNWL(negative−word−line)電圧ソースの消費電力を増加させることを説明する図である。
【図4】非選択ワード線のプルダウン電位、非選択ビット線のプリチャージ電位及び非選択ソース線の正電位の設定と、ゲートリーク電流、オフリーク電流及びGIDLリーク電流との関係を示す図である。
【図5】高温時と常温(低温〜室温)時とにおけるNWL電圧ソース、HPR(Harf−Vcc Precharge)電圧ソース及びOSN(Offset− source node)電圧ソースの電圧設定を示す図である。
【図6】本発明の第1の実施の形態の半導体メモリ装置でのビット線、ワード線及びソース線の選択時及び非選択時での具体的な電圧設定を示す図である。
【図7】図6での選択ビット線のプリチャージ電圧の設定のみについて、ゲートリーク電流をより制限するように変更した電圧設定を示す図である。
【図8】ソース線の選択及び非選択をコラムデコード信号により行う説明図である。
【図9】ソース線の選択及び非選択をロウデコード信号により行う説明図である。
【図10】本発明の第2の実施の形態の半導体集積回路の全体構成を示す図である。
【図11】同実施の形態の半導体集積回路に備えるワード線ドライバの変形例を示す図である。
【図12】本発明の第3の実施の形態のROMでのビット線、ワード線及びソース線の選択時及び非選択時での具体的な電圧設定を示す図である。
【符号の説明】
1 NWL電位ソース
2 HPR電位ソース
3 OSN電位ソース
4 ワード線
5 ビット線
6 ソース線
7、17、17’ ワード線ドライバ
8 プリチャージドライバ
9 ソース線ドライバ
15 SRAM
16 デコーダ
16a AND回路
16b インバータ
20 高速動作用ロジック回路
21 低速動作用ロジック回路
Tr1 高速動作用ロジック回路に備える低閾値電圧のトランジスタ
Tr2 低速動作用ロジック回路に備える高閾値電圧のトランジスタ
Qp1、Qp2 Pチャネル型トランジスタ
Qn Nチャネル型トランジスタ
Qndng、Qnds プルダウントランジスタ
Claims (22)
- 複数のメモリセルと、
前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、
前記複数のメモリセルのデータのハイ側の電位を与える電源と、
前記複数のワード線に電位を与えるワード線電位供給源と、
前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源とを備えた半導体メモリ装置において、
前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、
前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、
且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定される
ことを特徴とする半導体メモリ装置。 - 前記プリチャージ電位供給源が供給する非選択ビット線のプリチャージ電位は、前記電源の電圧の半分値未満の電圧値に設定される
ことを特徴とする請求項1記載の半導体メモリ装置。 - 前記プリチャージ電位供給源が前記複数のビット線のうち選択ビット線に供給するプリチャージ電位は、前記プリチャージ電位供給源が前記非選択ビット線に供給するプリチャージ電位よりも高く、且つ前記電源の電圧の半分値以上の電圧値に設定される
ことを特徴とする請求項1記載の半導体メモリ装置。 - 複数のメモリセルと、
前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線と、
前記複数のメモリセルのデータのハイ側の電位を与える電源と、
前記複数のメモリセルのデータのロウ側の電位を与える複数のソース線と、
前記複数のワード線に電位を与えるワード線電位供給源と、
前記複数のビット線にプリチャージ電位を与えるプリチャージ電位供給源と、
前記複数のソース線に電位を与えるソース電位供給源とを備えた半導体メモリ装置において、
前記プリチャージ電位供給源が前記複数のビット線のうち非選択ビット線に供給するプリチャージ電位は、前記電源の電圧よりも低い電位に設定され、
前記ワード線電位供給源が前記複数のワード線のうち非選択ワード線に供給する電位は、所定の負電位に設定され、
前記ソース電位供給源が前記複数のソース線のうち非選択ソース線に供給する電位は、所定の正電位に設定され、
且つ、前記プリチャージ電位供給源による非選択ビット線のプリチャージ電位と前記ワード線電位供給源による非選択ワード線の電位との絶対値の合計値は、前記電源の電圧値未満に設定され、
前記ワード線電位供給源による非選択ワード線の電位の絶対値と前記ソース電位供給源による非選択ソース線の電位の絶対値とは、相互にほぼ等しい電位に設定される
ことを特徴とする半導体メモリ装置。 - ロウ系のアドレスを受けて、前記複数のワード線のうち何れか1本を選択するロウデコード回路を備え、
前記複数のソース線の選択、非選択は、前記ロウ系のアドレスに基いて行われる
ことを特徴とする請求項4記載の半導体メモリ装置。 - カラム系のアドレスを受けて、前記複数のビット線のうち何れか1対を選択するカラムデコード回路を備え、
前記複数のソース線の選択、非選択は、前記カラム系のアドレスに基いて行われる
ことを特徴とする請求項4記載の半導体メモリ装置。 - 前記複数のメモリセルを構成するトランジスタは、常温において、単位ゲート幅当たりのオフリーク電流とゲートリーク電流との電流量の差が2桁以内の差であるトランジスタにより構成される
ことを特徴とする請求項1又は請求項4記載の半導体メモリ装置。 - 前記電源の電圧は、0.5V〜1.2Vの電圧値である
ことを特徴とする請求項1又は請求項4記載の半導体メモリ装置。 - 前記ワード線電位供給源が非選択ワード線に供給する負電位は、周囲温度に応じて変更される
ことを特徴とする請求項1又は請求項4記載の半導体メモリ装置。 - 前記ワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、高温時の方が常温時よりも大値である
ことを特徴とする請求項9記載の半導体メモリ装置。 - 前記ソース電位供給源が非選択ソース線に供給する正電位は、周囲温度に応じて変更される
ことを特徴とする請求項4記載の半導体メモリ装置。 - 前記ソース電位供給源が非選択ソース線に供給する正電位は、高温時の方が常温時よりも大値である
ことを特徴とする請求項11記載の半導体メモリ装置。 - 半導体メモリ装置は、通常動作モードと待機モードとを持つ携帯機器に使用され、
周囲温度に応じた電位の変更は、前記携帯機器の通常動作モードと待機モード別に行われる
ことを特徴とする請求項9、10、11又は12記載の半導体メモリ装置。 - 複数のメモリセル、前記複数のメモリセルの中から特定のメモリセルのデータにアクセスするために選択される複数のワード線及び複数のビット線、前記複数のワード線のうち何れかを選択するデコード回路、及び、前記デコード回路の出力を受けて選択ワード線を駆動するワード線駆動回路とを有する半導体メモリと、
低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、
前記半導体メモリのデコード回路は、ソース線が接地電位に接続されたトランジスタを有し、前記トランジスタは前記半導体回路が有する低閾値電圧のトランジスタと同種の低閾値電圧のトランジスタで構成され、
前記半導体メモリのワード線駆動回路は、前記ワード線の電位をプルダウンするソース線が負電位の供給線に接続されたプルダウントランジスタを有し、前記プルダウントランジスタは前記半導体回路が有する高閾値電圧のトランジスタと同種の高閾値電圧のトランジスタを有する
ことを特徴とする半導体集積回路。 - 前記ワード線駆動回路のプルダウントランジスタの高閾値電圧の絶対値は、前記負電位の供給線の電位の絶対値と等しい又は大値である
ことを特徴とする請求項14記載の半導体集積回路。 - 前記ワード線駆動回路のプルダウントランジスタは、
ソース線が接地線に接続された低閾値電圧のトランジスタと、
ソース線が前記負電位の供給線に接続された高閾値電圧のトランジスタとの並列回路により構成される
ことを特徴とする請求項14記載の半導体集積回路。 - 前記半導体回路において、
前記低閾値電圧のトランジスタは、高リーク電流だが高速動作するロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、
前記高閾値電圧のトランジスタは、低速動作だが低リーク電流であるロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタである
ことを特徴とする請求項14記載の半導体集積回路。 - 前記半導体回路において、
前記低閾値電圧のトランジスタは、ロジック回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタであり、
前記高閾値電圧のトランジスタは、アナログ回路又はI/O回路を構成するトランジスタ用として形成されたゲート酸化膜又は閾値調整不純物を有するトランジスタである
ことを特徴とする請求項14記載の半導体集積回路。 - 前記半導体メモリ及び前記半導体回路に供給される電源電圧は、0.5V〜1.2Vの電圧値である
ことを特徴とする請求項14記載の半導体集積回路。 - 半導体メモリ装置はSRAMである
ことを特徴とする請求項1、請求項2、請求項3又は請求項4記載の半導体メモリ装置。 - 半導体メモリ装置はROMである
ことを特徴とする請求項1、請求項2又は請求項3記載の半導体メモリ装置。 - 請求項1又は請求項4記載の半導体メモリ装置と、
低閾値電圧のトランジスタ及び高閾値電圧のトランジスタを有する半導体回路とを備えた半導体集積回路であって、
前記半導体メモリ装置のワード線電位供給源が非選択ワード線に供給する負電位の絶対値は、前記半導体回路のトランジスタの高閾値電圧の絶対値と等しい又は小値である
ことを特徴とする半導体集積回路。
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