JP2007164888A - 半導体記憶装置 - Google Patents

Abstract

【課題】スタティックノイズマージンの改善と書き込みレベルの改善とを同時に実現できるようにする。
【解決手段】読み出し動作時には、第１のビット線プリチャージ回路１２０により、同一ワード線に接続された非選択カラムのプリチャージ電位を電源ＶＤＤより低くして、ビット線からセルに流れ込む電流を抑える。さらに、ローデータ保持電源制御回路１５０により、メモリセルのローデータ保持電源の電圧を接地レベルよりも０．１Ｖ程度高い電圧に制御してアクセストランジスタの電流能力を落とす。また、書き込み動作時には、ローデータ保持電源制御回路１５０により、選択カラムにおけるメモリセルのローデータ保持電源の電圧を接地レベルよりも０．１Ｖ程度高い電圧に制御する。
【選択図】図１

Description

本発明は、フリップフロップ型メモリセルを備えた半導体記憶装置に関するものであり、特にメモリセルのローデータ保持電源、ハイデータ保持電源、およびビット線プリチャージ電源の制御技術に関するものである。

近年、プロセスの微細化に伴い、半導体集積回路の省面積化や電源電圧の低電圧化が急速に進んでいる。その弊害として、例えば、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルを備えた半導体記憶装置では、メモリセルを構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化によって、安定したメモリセルの特性を持たせることが非常に困難になってきている。そして、その結果として、スタティックノイズマージン（ＳＮＭ）や書き込み特性の劣化に起因する半導体記憶装置の歩留まり低下が問題になっている。

図１５は、ＣＭＯＳトランジスタで構成された一般的なフリップフロップ型のＳＲＡＭメモリセルである。図１５において、ＱＮ１〜ＱＮ２はドライブトランジスタ、ＱＮ３〜ＱＮ４はアクセストランジスタ、ＱＰ１〜ＱＰ２はロードトランジスタ、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源である。

ロードトランジスタＱＰ１とドライブトランジスタＱＮ１とでインバータが構成され、またロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでインバータが構成されている。そして、それぞれのインバータの入出力端子が接続されることによって、フリップフロップが構成されている。

また、アクセストランジスタＱＮ３とＱＮ４のゲート端子は、何れも同じワード線ＷＬに接続されている。また、アクセストランジスタＱＮ３のドレイン端子は、ビット線ＢＬと接続され、アクセストランジスタＱＮ４のドレイン端子は、ビット線／ＢＬに接続されている。また、アクセストランジスタＱＮ３・ＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。

図１５のＳＲＡＭメモリセルへのデータの書き込みは、ワード線ＷＬをＬｏｗレベル（Ｌレベル）からＨｉｇｈレベル（Ｈレベル）にした状態（活性状態）で、予めＨレベルにプリチャージされたビット線ＢＬ、／ＢＬのうちの一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。

ＳＲＡＭのメモリセル特性には、一般に書き込みレベルと、スタティックノイズマージンがある。

書き込みレベルは、メモリセルへの書き込み電圧を示すものである。ＳＲＡＭメモリセルへのデータの書き込み動作は、メモリセルを構成するフリップフロップの状態を反転させることによって行われる（但し、書き込みデータと同一のデータが、予めメモリセルに記憶してある場合には、フリップフロップの状態は反転しない。）。このとき、メモリセルのフリップフロップの状態を反転することができるビット線の臨界電位を書き込みレベルという。

例えば、書き込みレベルが低いと、書き込み動作時に、ビット線ノイズ等による誤書き込みに対するマージン（スタティックノイズマージン）が大きくなるが、その反面、ビット線の電位が十分低いレベルにならないと、フリップフロップを反転させることができないので、書き込みにかかる時間が長くなってしまう。逆に、書き込みレベルが高いと、書き込みにかかる時間は速くなるが、誤書き込みに対するマージン（スタティックノイズマージン）が小さくなる。

一方、書き込みレベルが低いということは、読み出し動作時に、ビット線ノイズ等により、メモリセルを構成するフリップフロップの状態が反転しにくい、つまり、スタティックノイズマージンが大きくなることを意味している。また、書き込みレベルが高いということは、読み出し動作時に、メモリセルを構成するフリップフロップの状態が反転しやすい、つまり、スタティックノイズマージンが小さくなることを意味している。

以上のように、書き込みレベルと、スタティックノイズマージンは、一方の特性を満足しようとすると、他方の特性マージンが少なくなってしまうといった、相反する特性を持っているのである。

これに対しては、少なくとも一方だけの特性でも改善しようとする提案がなされている。例えば、書き込みレベルだけを解決するために、書き込み動作時にメモリセルのハイデータ保持電源電圧を低く制御して、書き込みレベルを改善するように構成された半導体記憶装置が知られている（例えば特許文献１を参照）。
特開昭５５−６４６８６号公報

しかしながら、上記のようにメモリセルのハイデータ保持電源電圧を制御する半導体記憶装置では、書き込みレベルは改善するものの、メモリセルのハイデータ保持電源電圧を書き込み時に低く制御すると、逆にスタティックノイズマージンは劣化する。

通常、スタティックノイズマージンを良くするためには、ワード線を活性化した際の電位を、メモリセルのハイデータ保持電源電位よりも低くする必要がある。

しかし、ワード線の電位を低くすると、逆に書き込みレベルの劣化が問題になるので、メモリセルのハイデータ保持電源電圧を書き込み時に下げて書き込みレベルを改善したとしても、ワード線の電位を低くするとその効果が消えてしまう。

また、通常、半導体記憶装置は、選択カラム、非選択カラム、選択ワード線、非選択ワード線からなるマトリックス構造になっているため、選択カラムと選択ワード線のクロスポイントだけに選択的にワード線電位を高くしたり，低くしたりすることはできない。

したがって、書き込み動作を行うためにワード線を選択すると、同一ワード線上に存在する非選択カラムのメモリセルは、スタティックノイズマージンを劣化させたくない（書き込まれてはならない）にもかかわらず、残念ながら劣化してしまう。

本発明は、前記の問題に着目してなされたものであり、スタティックノイズマージンの改善と書き込みレベルの改善とを同時に実現できる半導体記憶装置を提供することを目的としている。

前記の課題を解決するため、請求項１の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルと、
前記ビット線をプリチャージするプリチャージ回路とを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータ回路で構成され、
前記プリチャージ回路は、前記ビット線を電源電位にプリチャージした場合よりも、前記ビット線からメモリセルに流れ込む電流が少なくなるように、読み出し動作時および書き込み動作時に、非選択のビット線のプリチャージ電位を制御するように構成されていることを特徴とする。

また、請求項２の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルと、
前記ビット線をプリチャージするプリチャージ回路とを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータ回路で構成され、
前記プリチャージ回路は、選択されたビット線からメモリセルに流れ込む電流よりも、非選択のビット線からメモリセルに流れ込む電流の方が少なくなるように、読み出し動作時および書き込み動作時に、前記非選択のビット線のプリチャージ電位を制御するように構成されていることを特徴とする。

また、請求項３の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
読み出し動作時に、前記インバータ回路のローデータ側の電位を、非選択のカラムでは、選択されたカラムよりも高い電位に制御するローデータ保持電源制御回路をさらに備えていることを特徴とする。

また、請求項４の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
書き込み動作時に、前記インバータ回路のローデータ側の電位を、接地電位よりも高い電位に制御するローデータ保持電源制御回路をさらに備えていることを特徴とする。

また、請求項５の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
選択されたカラムと非選択のカラムとのプリチャージ電位の差は、メモリセルを構成するトランジスタの閾値電圧値から電源電圧の半分の間であることを特徴とする。

また、請求項６の発明は、
請求項３の半導体記憶装置であって、
選択されたカラムにおける前記インバータ回路のローデータ側の電位と非選択のカラムにおける前記インバータ回路のローデータ側の電位との差は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする。

また、請求項７の発明は、
請求項４の半導体記憶装置であって、
前記接地電位よりも高い電位は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする。

また、請求項８の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
書き込み動作時に、前記インバータ回路のローデータ側の電位を、選択されたカラムでは、非選択のカラムよりも高い電位に制御するローデータ保持電源制御回路をさらに備えていることを特徴とする。

また、請求項９の発明は、
請求項８の半導体記憶装置であって、
選択されたカラムにおけるローデータ側の電位は、非選択のカラムにおけるローデータ側の電位の２倍以上の電位であり、
選択されたカラムにおけるローデータ側の電位および非選択のカラムにおけるローデータ側の電位のうちの少なくとも何れかの電位は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする。

また、請求項１０の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
書き込み動作時に、前記インバータ回路のハイデータ側の電位を、選択されたカラムでは、非選択のカラムよりも低い電位に制御するハイデータ保持電源制御回路をさらに備えていることを特徴とする。

また、請求項１１の発明は、
請求項１０の半導体記憶装置であって、
選択されたカラムにおける前記インバータ回路のハイデータ側の電位と非選択のカラムにおける前記インバータ回路のハイデータ側の電位との差は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする。

また、請求項１２の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
さらに、第１のトランジスタと第２のトランジスタとを備え、
前記ビット線には、読み出し用ビット線と書き込み用ビット線とが有り、
前記ワード線には、読み出し用ワード線と書き込み用ワード線とが有り、
前記第１のトランジスタは、ゲート端子が前記メモリセルのデータ蓄積ノードに接続されるとともに、ソース端子に前記メモリセルのローデータ側の電位が供給され、
前記第２のトランジスタは、ゲート端子が読み出し用ワード線と接続され、ソース端子が読み出し用ビット線と接続され、ドレイン端子が前記第１のトランジスタのドレイン端子と接続されていることを特徴とする。

また、請求項１３の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
さらに、第１のトランジスタと第２のトランジスタとを備え、
前記ビット線には、読み出し用ビット線と書き込み用ビット線とが有り、
前記ワード線には、読み出し用ワード線と書き込み用ワード線とが有り、
前記第１のトランジスタは、ゲート端子が前記メモリセルのデータ蓄積ノードに接続されるとともに、ソース端子に所定の電位が供給され、
前記第２のトランジスタは、ゲート端子が読み出し用ワード線と接続され、ソース端子が読み出し用ビット線と接続され、ドレイン端子が前記第１のトランジスタのドレイン端子と接続されていることを特徴とする。

上記の請求項１〜１３の発明により、スタティックノイズマージンの改善と書き込みレベルの改善とを両立することが可能になる。

すなわち、本発明に係る半導体記憶装置は、スタティックノイズマージンを改善するために、１）非選択カラムのビット線のプリチャージレベルをメモリセルへの注入電流が減少するように下げる。２）非選択カラムに関しては、ハイデータ側電位とローデータ側電位の電位差を電源電位のレベルに保持すると同時に、メモリセルにおいてワード線が接続されるアクセストランジスタのゲート・ソース間電位差をインバータ回路を構成するドライブトランジスタのゲート・ソース間電位差より低く抑える。３）選択カラムに関してもハイデータ側電位とローデータ側電位の電位差を電源電位よりわずかなレベルだけ上の電位で保持すると同時に、前記アクセストランジスタのゲート・ソース間電位差をインバータ回路を構成するドライブトランジスタのゲート・ソース間電位差よりも低く抑える。

また、書き込みレベルを改善するために、１）ハイデータ側電位ではなく、ローデータ側電位を制御する。または、２）ハイデータ側電位とローデータ側電位をお互いに電位差が小さくなるように制御する。

本発明によれば、スタティックノイズマージンの改善と書き込みレベルの改善とを両立することが可能になる。それゆえ、安定したメモリセル特性を持った半導体記憶装置を実現できる。

以下、本発明の実施形態について図面を参照しながら説明する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。なお、図１では簡単化のために、読み出し系の回路は省略してある。

半導体記憶装置１００は、図１に示すように、メモリセル１１０、第１のビット線プリチャージ回路１２０、ＡＮＤ回路１３１〜１３２、ＮＡＮＤ回路１３３、ＮＯＴ回路１３４、第２のビット線プリチャージ回路１４０、ローデータ保持電源制御回路１５０、およびトランジスタＱＮ５〜ＱＮ６をそれぞれ複数備えて構成されている。

また同図において、ＷＬ１〜２はロウ方向に配線されたワード線である。ＢＬ１〜２、および／ＢＬ１〜２はカラム方向に配線されたビット線である。ＢＬ１と／ＢＬ１とはビット線対を構成し、またＢＬ２と／ＢＬ２とはビット線対を構成している。ビット線対（ＢＬ１、／ＢＬ１から成るビット線対とＢＬ２、／ＢＬ２から成るビット線対）の一方のビット線は、トランジスタＱＮ５のドレイン端子が接続され、他方のビット線は、トランジスタＱＮ６のドレイン端子が接続されている。

ＰＣＧは、ロウ方向に配線された信号線で伝送される信号であり、第１のビット線プリチャージ回路１２０を制御するための信号（プリチャージ制御信号ＰＣＧと呼ぶ）である。また、ＡＤ０〜１はカラムアドレス信号、ＤＩＮ、／ＤＩＮは入力データであり、ＲＥＮは読み出しイネーブル制御信号である。

ＶＳＳＭ１〜２はメモリセルローデータ保持電源、ＶＤＤＭはメモリセルハイデータ保持電源、ＶＤＤは電源である。

メモリセル１１０は、ワード線（ＷＬ１〜ＷＬ２）とビット線対との交点に１つずつ配置されている。このようにマトリクス状に配置されたメモリセル１１０により、情報を記憶するメモリアレイ部が構成されている。

メモリセル１１０は、具体的には図２に示すように、ロードトランジスタＱＰ１・ＱＰ２、ドライブトランジスタＱＮ１・ＱＮ２、およびアクセストランジスタＱＮ３とＱＮ４を備えている。なお、図２において、ＶＢＬとＶＢＬＸとはビット線であり、これらによりビット線対が構成される。

ロードトランジスタＱＰ１とドライブトランジスタＱＮ１でインバータが構成され、またロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでインバータが構成されている。これらのインバータの入出力端子が相互に接続されることによって、フリップフロップが構成されている。

また、アクセストランジスタＱＮ３とＱＮ４のゲート端子は、何れも同じワード線（ＷＬ１またはＷＬ２）に接続されている。また、アクセストランジスタＱＮ３のドレイン端子は、ビット線対の一方のビット線と接続され、アクセストランジスタＱＮ４のドレイン端子は、他方のビット線に接続されている。また、アクセストランジスタＱＮ３・ＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。また、インバータを構成するドライブトランジスタＱＮ１とＱＮ２のソース端子は、ローデータ保持電源制御回路１５０の出力（ＶＳＳＭ１またはＶＳＳＭ２）と接続されている。一方、ロードトランジスタＱＰ１・ＱＰ２のドレイン端子は、何れもメモリセルハイデータ保持電源ＶＤＤＭと接続されている。

第１のビット線プリチャージ回路１２０は、プリチャージ制御信号ＰＣＧとビット線対との交点に１つずつ配置されている。第１のビット線プリチャージ回路１２０は、具体的には、プリチャージトランジスタＱＰ３・ＱＰ４、およびイコライズトランジスタＱＰ５で構成されている。

第１のビット線プリチャージ回路１２０の各トランジスタのゲート端子は、プリチャージ制御信号ＰＣＧが入力されている。プリチャージトランジスタＱＰ３・ＱＰ４は、ソース端子が電源ＶＤＤよりも数１００ｍＶ（例えば３００ｍＶ）低い電源ＶＤＤＸに接続され、ドレイン端子がイコライズトランジスタＱＰ５のソース端子とドレイン端子にそれぞれ接続されている。また、プリチャージトランジスタＱＰ３ドレイン端子は、ビット線対の一方のビット線と接続され、プリチャージトランジスタＱＰ４のドレイン端子は、他方のビット線に接続されている。

この構成により、第１のビット線プリチャージ回路１２０は、プリチャージ制御信号ＰＣＧがＬｏｗレベル（以下、Ｌレベルと略記）の場合には、接続されたビット線をＶＤＤＸレベルにプリチャージし、プリチャージ制御信号ＰＣＧがＨｉｇｈレベル（以下、Ｈレベルと略記）の場合には、第１のビット線プリチャージ回路１２０を構成する全てのＰ型ＭＯＳトランジスタＱＰ３〜５がオフになり、ビット線に影響を与えない状態（ハイインピーダンス状態）となる。

ＡＮＤ回路１３１〜１３２は、各カラムに設けられている。

ＡＮＤ回路１３１は、一方の入力端子に／ＤＩＮが入力され、他方の入力端子にカラムアドレス信号（ＡＤ０またはＡＤ１）が入力されている。また、ＡＮＤ回路１３１の出力は、トランジスタＱＮ５のゲート端子と接続されている。

ＡＮＤ回路１３２は、一方の入力端子にＤＩＮが入力され、他方の入力端子にカラムアドレス信号（ＡＤ０またはＡＤ１）が入力されている。また、ＡＮＤ回路１３２の出力は、トランジスタＱＮ６のゲート端子と接続されている。

ＡＮＤ回路１３１〜１３２およびトランジスタＱＮ５〜ＱＮ６により、書き込みデータに応じ、選択カラムにおけるビット線対のうちの一方のビット線の電位が、Ｌレベルに制御される。

ＮＡＮＤ回路１３３は、各カラムに設けられ、読み出しイネーブル制御信号ＲＥＮと、カラムアドレス信号（ＡＤ０またはＡＤ１）とが入力されている。

これによりＮＡＮＤ回路１３３は、選択カラムにおいては、カラムアドレス信号が活性状態（Ｈレベル）、かつ読み出しイネーブル制御信号ＲＥＮがＨレベルの場合（すなわち選択カラムに対して読み出しが行われる場合）にのみ出力がＬレベルになり、その他の場合は出力がＨレベルになる。

ＮＯＴ回路１３４は、各カラムに設けられ、ＮＡＮＤ回路１３３の出力を反転させるようになっている。

第２のビット線プリチャージ回路１４０は、プリチャージトランジスタＱＰＸ３とＱＰＸ４とを備えて構成されている。

第２のビット線プリチャージ回路１４０の各トランジスタのゲート端子は、ＮＡＮＤ回路１３３の出力と接続されている。プリチャージトランジスタＱＰＸ３とＱＰＸ４とは、ソース端子が何れも電源ＶＤＤに接続されている。また、プリチャージトランジスタＱＰＸ３のドレイン端子は、ビット線対の一方のビット線（ビット線ＢＬ１またはＢＬ２）と接続され、プリチャージトランジスタＱＰＸ４のドレイン端子は、ビット線対の他方のビット線（／ＢＬ１または／ＢＬ２）と接続されている。

この構成により、ＮＡＮＤ回路１３３の出力がＬレベルの場合（選択カラムに対して読み出しが行われる場合）に、第２のビット線プリチャージ回路１４０は、接続されたビット線対をＶＤＤ電源に向かって昇圧するように制御する。

ローデータ保持電源制御回路１５０は、図１に示すように、カラムごとに１つずつ配置され、同一ビット線上に配置されたメモリセル１１０に、メモリセルローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）を供給するようになっている。ローデータ保持電源制御回路１５０は、具体的にはＰ型ＭＯＳトランジスタＱＰＸ５とＮ型ＭＯＳトランジスタＱＮＸ５とで構成されている。

Ｐ型ＭＯＳトランジスタＱＰＸ５は、ゲート端子がＮＯＴ回路１３４の出力と接続され、ソース端子が接地されている。また、Ｐ型ＭＯＳトランジスタＱＰＸ５のドレイン端子は、Ｎ型ＭＯＳトランジスタＱＮＸ５のドレイン端子と接続されるとともに、メモリセルローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）として出力するようになっている。一方、Ｎ型ＭＯＳトランジスタＱＮＸ５は、ゲート端子がＮＯＴ回路１３４の出力と接続され、ソース端子が接地されている。

この構成により、ローデータ保持電源制御回路１５０は、ＮＯＴ回路１３４から入力された信号がＨレベルの場合（選択カラムにおいて、読み出しが行われる場合）には、接地レベルの電圧をメモリセルローデータ保持電源（ＶＳＳＭ１ またはＶＳＳＭ２）として出力し、ＮＯＴ回路１３４から入力された信号がＬレベルの場合には、接地レベルよりも０．１Ｖ程度高い電圧をメモリセルローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）として出力する。

上記の半導体記憶装置１００で、読み出し動作が行われる場合について説明する。

読み出し動作が行われる場合には、何れかのワード線が活性状態（Ｈレベル）になり、さらにプリチャージ制御信号ＰＣＧがＨレベルとなる。これにより、第１のビット線プリチャージ回路１２０は、ＶＤＤレベルよりも低いＶＤＤＸレベルにビット線をプリチャージする。

また、読み出し動作が行われる場合には、読み出しイネーブル制御信号ＲＥＮがＨレベルになり、また選択カラムに対応するカラムアドレス信号がＨレベル、非選択カラムに対応するカラムアドレス信号がＬレベルなる。

これにより、選択カラムでは、ＮＡＮＤ回路１３３がＬレベルを出力するので、第２のビット線プリチャージ回路１４０は、接続されているビット線の電位がＶＤＤ電源に向かって昇圧するように制御する。一方、非選択のカラムでは、ＮＡＮＤ回路１３３がＨレベルを出力するので、第２のビット線プリチャージ回路１４０による電圧制御は行われず、ビット線の電位は、ＶＤＤＸのレベルのままである。

また、選択カラムでは、ローデータ保持電源制御回路１５０は、ＮＯＴ回路１３４からＨレベルの信号が入力されるので、半導体記憶装置１００に対して、接地レベルの電圧をメモリセルローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）として出力する。一方、非選択カラムでは、ローデータ保持電源制御回路１５０は、ＮＯＴ回路１３４からＬレベルの信号が入力されるので、接地レベルよりも０．１Ｖ程度高い電圧をメモリセルローデータ保持電源として出力する。

次に、書き込み動作が行われる場合について説明する。

この場合は、読み出しイネーブル制御信号ＲＥＮがＬレベルになり、また選択カラムに対応するカラムアドレス信号がＨレベル、非選択にカラムに対応するカラムアドレス信号がＬレベルなる。すなわち、ＮＯＴ回路１３４は、選択カラムでも、非選択のカラムでもＬレベルを出力する。

したがって、ローデータ保持電源制御回路１５０は、選択カラムおよび非選択のカラムの何れにおいても接地レベルよりも０．１Ｖ程度高い電圧をＶＳＳＭ１（またはＶＳＳＭ２）として出力する。

図３は、上記の読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。選択カラム、選択ワード線、非選択カラム、非選択ワード線、読み出し動作時、書き込み動作時でそれぞれ区別して表にまとめてある。同図からわかるように、半導体記憶装置１００の特徴は、非選択ビット線ＶＢＬ，ＶＢＬＸの電位として電源ＶＤＤ＝１．０Ｖを仮定したときに、ＶＤＤＸとしてＶＤＤＸ＝０．７Ｖに固定されていることである。さらに、メモリセルローデータ保持電源（β）が読みだし時の選択カラムでは、０Ｖであるが、それ以外はすべて０．１Ｖであることである。

詳しくは、選択されたカラムと非選択のカラムとのプリチャージ電位の差は、メモリセルを構成するトランジスタの閾値電圧値から電源電圧の半分の間にする。

また、選択されたカラムにおける前記インバータ回路のローデータ側の電位と非選択のカラムにおける前記インバータ回路のローデータ側の電位との差を、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間にする。

また、書き込み動作時に、前記インバータ回路のローデータ側の電位を、接地電位よりも高い電位（具体的には、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間）に制御する。

また、選択されたカラムにおけるローデータ側の電位は、非選択のカラムにおけるローデータ側の電位の２倍以上の電位、選択されたカラムにおけるローデータ側の電位および非選択のカラムにおけるローデータ側の電位のうちの少なくとも何れかの電位を、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間にする。

以上により、半導体記憶装置１００におけるアクセストランジスタＱＮ３、またはＱＮ４のゲートソース間電位差（ＶＤＤ−β）＝（ＶＤＤ−０．１Ｖ）が小さくなるようにしてアクセストランジスタの電流能力を落とし、ドライブトランジスタのゲートソース間電位差（ＶＤＤＭ−０．１Ｖ）＝（ＶＤＤ＋α−０．１Ｖ）をＶＤＤレベルに維持（ＶＤＤＭ＝ＶＤＤ＋α、ただし、α＝０．１Ｖ）しておけば、非選択カラムにおいてはスタティックノイズマージンを改善することが可能になる。しかも、上記のように、本実施形態では、ビット線のプリチャージレベルがＶＤＤよりも低く抑えられるので、２重の効果でスタティックノイズマージンの改善が可能になる。

半導体記憶装置１００におけるスタティックノイズマージンの改善については、シミュレーションの結果、図４に示す定量的な効果が得られた。

例えば、６５ｎｍＣＭＯＳプロセスのメモリセルにおいて、電源電圧ＶＤＤ＝１．０Ｖの条件で、メモリセルハイデータ保持電源ＶＤＤＭ＝ＶＤＤ＋０．１Ｖ、メモリセルローデータ保持電源ＶＳＳＭ＝ＧＮＤ＋０．１Ｖ、ビット線プリチャージレベルＶＢＬ，ＶＢＬＸ＝０．７Ｖとした場合には、スタティックノイズマージンの改善効果として、６７ｍＶの改善効果が確認できた。この値は、従来に比較して２倍の値である。

次に、書き込みレベルの改善についてのシミュレーション結果を図５に示す。その結果、電源ＶＤＤが１．０Ｖで、βの値が０．１Ｖの時に、約５％（５０ｍＶ）の書き込みレベルの改善ができることがわかった。また、βを０．４Ｖまであげれば、１２％（１２０ｍＶ）の改善が期待できることがわかった。

上記のように、本実施形態によれば、スタティックノイズマージンの改善と書き込みレベルの改善とを両立することが可能となる。それゆえ、安定したメモリセル特性を持った半導体記憶装置が実現できる。

《発明の実施形態１の変形例》
図６は、本発明の実施形態１の変形例の構成を示すブロック図である。図６に示すように本変形例は、半導体記憶装置１００から第２のビット線プリチャージ回路１４０を取り除いて構成されている。なお、以下に説明する実施形態や変形例において、前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

半導体記憶装置１００は、以上説明してきたように、すべてのカラムのビット線対をＶＤＤＸにプリチャージした後、さらにＶＤＤＸよりも高電位のＶＤＤに再プリチャージを行うようになっている。これは選択カラムだけセル電流を上昇させるため、すなわち、選択カラムのビット線のリーク電流の補償やカップリングによるビット線の電位降下により、結果的にビット線からメモリセルに流れ込むセル電流が急激に減少することを防止するためである。

しかし、ビット線の電位を制御する主な目的は、スタティックノイズマージンの劣化防止である。すなわち、非選択ビット線のプリチャージレベルがＶＤＤより低いＶＤＤＸになることが主目的である。

したがって、ＶＤＤＸのプリチャージレベルでも、選択カラムにおいて十分なセル電流が得られる場合には、第２のビット線プリチャージ回路１４０は不要である。すなわち、スタティックノイズマージンの向上という観点では、半導体記憶装置１００も、本変形例もビット線の電位は電源ＶＤＤより低くＶＤＤＸに設定されることで向上される。

図７は、上記の変形例において、読み出し動作や書き込み動作が行われた場合の各端子における電位を示すものである。本変形例では、図７に示すように、選択カラムか非選択カラムかによってビット線プリチャージレベルを変更せずに、一律にビット線プリチャージレベルをＶＤＤＸ＝０．８Ｖにしている。実施形態１の半導体記憶装置１００の場合と比較して、ＶＤＤＸが０．７Ｖから０．８Ｖに上昇しているのは、スタティックノイズマージンと、ビット線からメモリセルに流れ込むセル電流のトレードオフの関係を最適化する目的と、回路素子数を抑制するためである。

《発明の実施形態２》
図８は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。半導体記憶装置２００は、半導体記憶装置１００と比べ、書き込み動作時の選択カラムにおけるメモリセルのメモリセルローデータ保持電源のレベル（ＶＳＳＭ＝β）が異なっている。

半導体記憶装置２００は、図８に示すように、半導体記憶装置１００に対してＮＡＮＤ回路２３５が各カラムに追加され、さらにローデータ保持電源制御回路１５０に代えてローデータ保持電源制御回路２５０を備えて構成されている。なお、同図においてＷＥＮは、書き込みイネーブル信号である。

ＮＡＮＤ回路２３５は、書き込みイネーブル信号ＷＥＮと、カラムアドレス信号（ＡＤ０またはＡＤ１）とが入力されている。

これによりＮＡＮＤ回路２３５は、選択カラムにおいては、カラムアドレス信号が活性状態（Ｈレベル）、かつ書き込みイネーブル信号ＷＥＮがＨレベルの場合（すなわち選択カラムに対して書き込みが行われる場合）にのみ出力がＬレベルになり、その他の場合は出力がＨレベルになる。

ローデータ保持電源制御回路２５０は、ローデータ保持電源制御回路１５０にＰＭＯＳトランジスタＱＰＸ６が追加されて構成されている。ＰＭＯＳトランジスタＱＰＸ６は、ソース端子が電源ＶＤＤに接続され、ゲート端子がＮＡＮＤ回路２３５の出力端子（書き込み時に選択カラムでＬレベル）と接続されている。また、ＰＭＯＳトランジスタのドレイン端子は、メモリセルローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）と接続されている。上記のように構成されたローデータ保持電源制御回路２５０によれば、メモリセルローデータ保持電源を０．２Ｖ〜０．４Ｖに制御できる。

図９は、上記の半導体記憶装置２００において、読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。選択カラム、選択ワード線、非選択カラム、非選択ワード線、読み出し動作時、書き込み動作時でそれぞれ区別して表にまとめてある。同図からわかるように、半導体記憶装置１００と比べ、書き込み動作時の選択カラムにおけるメモリセルのメモリセルローデータ保持電源のレベル（ＶＳＳＭ＝β）が異なっている。

上記のようにメモリセルローデータ保持電源のレベル等を制御した場合の書き込みレベルの改善についてのシミュレーション結果を図５に示す。

その結果、電源ＶＤＤが１．０Ｖで、βの値を０．４Ｖまであげれば、１２％（１２０ｍＶ）の改善が期待できることがわかった。この値はβの値が０．１Ｖの場合の改善（５０ｍＶ）よりも大きな改善である。

なお、この制御は、書き込み対象の選択カラムだけの制御であるので、その他の非選択カラムのスタティックノイズマージンの劣化はない。

《発明の実施形態３》
図１０は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。半導体記憶装置３００は、実施形態２の半導体記憶装置２００と比べ、書き込み動作時の選択カラムにおけるメモリセルハイデータ保持電源レベル（ＶＤＤＭ＝ＶＤＤ＋α）が異なっている。

半導体記憶装置３００は、図１０に示すように半導体記憶装置２００にＮＯＴ回路３３６とハイデータ保持電源制御回路３６０とがカラム毎に追加されている。

ＮＯＴ回路３３６は、ＮＡＮＤ回路２３５の出力を反転させてハイデータ保持電源制御回路３６０に出力するようになっている。すなわち、ＮＯＴ回路３３６の出力は、選択カラムにおいては、カラムアドレス信号が活性状態（Ｈレベル）、かつ書き込みイネーブル信号ＷＥＮがＨレベルの場合（すなわち選択カラムに対して書き込みが行われる場合）にのみ出力がＨレベルになり、その他の場合は出力がＬレベルになる。

ハイデータ保持電源制御回路３６０は、ＮＡＮＤ回路２３５の出力がＬレベルの場合（すなわち選択カラムに対して書き込みが行われる場合）に、選択カラムにおいてのみＶＤＤレベルを出力し、その他の場合にはＶＤＤ＋αのレベルを出力するようになっている。具体的にはハイデータ保持電源制御回路３６０は、ＰＭＯＳトランジスタＱＰＸ７とＰＭＯＳトランジスタＱＰＸ８とを備えて構成されている。

ＰＭＯＳトランジスタＱＰＸ７のソース端子はＶＤＤに接続され、ゲート端子はＮＯＴ回路３３６の出力端子と接続されている。ＰＭＯＳトランジスタＱＰＸ８のソース端子はＶＤＤ＋αのレベルの電源に接続され、ゲート端子はＮＡＮＤ回路２３５の出力端子と接続されている。また、ＰＭＯＳトランジスタＱＰＸ７とＰＭＯＳトランジスタＱＰＸ８のドレイン端子は、何れもメモリセルハイデータ保持電源（ＶＤＤＭ１またはＶＤＤＭ２）としてメモリセル１１０に出力するようになっている。

図１１は、読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。選択カラム、選択ワード線、非選択カラム、非選択ワード線、読み出し動作時、書き込み動作時でそれぞれ区別して表にまとめてある。同図からわかるように、半導体記憶装置２００と比べ、書き込み動作時の選択カラムにおけるメモリセルハイデータ保持電源レベル（ＶＤＤＭ＝ＶＤＤ＋α）が異なっている。

上記のようにメモリセルハイデータ保持電源のレベル等を制御した場合の書き込みレベルの改善についてのシミュレーション結果を図１２に示す。

その結果、電源ＶＤＤが１．０Ｖ、αの値が０Ｖで、βの値を０．４Ｖまであげれば、半導体記憶装置２００と比べ３０％の改善（５０ｍＶの改善）が期待できることがわかった。この値はβの値が０．１Ｖの場合に、５０ｍＶの改善であることと比較すると大きな改善であることがわかる。

なお、この制御は、書き込み対象の選択カラムだけの制御であるのでその他の非選択カラムのスタティックノイズマージンの劣化はない。

《発明の実施形態４》
実施形態４では、２アクセスポート（２Ｐ）やそれ以上のアクセスポートを持つマルチポートの半導体記憶装置への応用例を説明する。

これらのメモリも基本的にはハイとローの保持データを対で記憶するためのインバータのクロスカップルからなる。したがって、実施形態１〜３での制御技術を共通に使うことができる。

例えば、図１３は、リードポートとライトポートを独立に持つ２アクセスポート のメモリセル（以下、２Ｐメモリセルという）である。この２Ｐメモリセルは、メモリセル１１０にＮＭＯＳトランジスタＱＮ８〜ＱＮ９が接続されている。なお、図１３において、ＶＢＬＷとＶＢＬＷＸとは、それぞれ書き込みビット線であり、これらによりビット線対が構成されている。またＶＢＬＲは読み出しビット線である。また、ＲＷＬは、読み出しワード線であり、ＷＷＬは書き込みワード線である。

ＮＭＯＳトランジスタＱＮ８のゲート端子は、半導体記憶装置１００における一方のインバータの出力端子（メモリセルのデータ蓄積ノード）と接続され、ソース端子は、ローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）と接続され、ドレイン端子はＮＭＯＳトランジスタＱＮ９のドレイン端子と接続されている。また、ＮＭＯＳトランジスタＱＮ９は、ゲート端子が読み出しワード線と接続され、ソース端子が読み出しビット線と接続されている。

ここでは、実施形態１〜３で説明したように、ローデータ保持電源の電位は、選択カラムであるか非選択カラムであるか、リード時であるかライト時であるかに応じて制御される。ＮＭＯＳトランジスタＱＮ８〜ＱＮ９のゲート端子がメモリセルのデータ蓄積ノードと接続されていることと、その蓄積のノード自身の電位がローデータ保持電源、またはハイデータ保持電源で決まるため、そのカットオフ特性は問題ない。逆に、ライト時において、ハイ側の電位が制御されず、ロー側の電位しか制御されない場合は、ハイ側のデータの読み出し電流も劣化することない。

《発明の実施形態５》
図１４は、実施形態５に係る２Ｐメモリセルの構成を示すブロック図である。この２Ｐメモリセルは、メモリセル１１０にＮＭＯＳトランジスタＱＮ１０〜ＱＮ１１が接続されている。

ＮＭＯＳトランジスタＱＮ１０のゲート端子は、半導体記憶装置１００における一方のインバータの出力端子（メモリセルのデータ蓄積ノード）と接続され、ソース端子は接地され、ドレイン端子はＮＭＯＳトランジスタＱＮ１１のドレイン端子と接続されている。また、ＮＭＯＳトランジスタＱＮ１１は、ゲート端子が読み出しワード線と接続され、ソース端子が読み出しビット線と接続されている。

上記のように構成された２Ｐメモリセルでは、ＮＭＯＳトランジスタＱＮ１０がメモリセルのデータ蓄積ノードと接続されていることと、その蓄積のノード自身の電位がローデータ保持電源、またはハイデータ保持電源で決まるため、結果的に、ローデータ保持電源と接地電位の差、またはハイデータ保持電源と電源電位の差分に応じて、ローデータ読み出し時のカットオフ特性が劣化する。

しかし、ハイデータ読み出し時のゲート電位は大きくなる方向にシフトしているため、センスマージンは変わらない。むしろ低電圧特性は、実施形態４の２Ｐメモリセルに比較して向上する。

なお、実施形態４〜５の２Ｐメモリセルでは、ＮＭＯＳトランジスタＱＮ８〜ＱＮ９やＮＭＯＳトランジスタＱＮ１０〜ＱＮ１１の代わりにＰＭＯＳトランジスタを用いることも可能である。

また、半導体記憶装置１００（図１）、半導体記憶装置１００の変形例（図６）、半導体記憶装置２００（図８）、半導体記憶装置３００（図１０）に示した構成や、図３、図７、図９、図１１に示した各電位の設定条件は種々組み合わせて適用するなど、上記の各実施形態における各構成要素は論理的に可能な範囲で種々組み合わせてもよい。

本発明に係る半導体記憶装置は、スタティックノイズマージンの改善と書き込みレベルの改善とを両立することが可能になるという効果を有し、フリップフロップ型メモリセルを備えた半導体記憶装置等として有用である。

実施形態１に係る半導体記憶装置の構成を示すブロック図である。 メモリセルの具体的な構成を示す図である。 実施形態１に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。 スタティックノイズマージンの改善についてのシミュレーションの結果を示す図である。 書き込みレベルの改善についてのシミュレーションの結果を示す図である。 実施形態１の変形例の構成を示すブロック図である。 実施形態１の変形例に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。 実施形態２に係る半導体記憶装置の構成を示すブロック図である。 実施形態２に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。 実施形態３に係る半導体記憶装置の構成を示すブロック図である。 実施形態３に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。 書き込みレベルの改善についてのシミュレーションの結果を示す図である。 実施形態４に係るメモリセルの構成を示す図である。 実施形態５に係るメモリセルの構成を示す図である。 従来のメモリセルの構成を示す図である。

符号の説明

１００ 半導体記憶装置
１１０ メモリセル
１２０ 第１のビット線プリチャージ回路
１３１〜１３２ ＡＮＤ回路
１３３ ＮＡＮＤ回路
１３４ ＮＯＴ回路
１４０ 第２のビット線プリチャージ回路
１５０ ローデータ保持電源制御回路
２００ 半導体記憶装置
２３５ ＮＡＮＤ回路
２５０ ローデータ保持電源制御回路
３００ 半導体記憶装置
３３６ ＮＯＴ回路
３６０ ハイデータ保持電源制御回路

Claims (13)

1. マトリクス状に配置されたワード線およびビット線と、
   前記ワード線とビット線との交差点に配置された複数のメモリセルと、
   前記ビット線をプリチャージするプリチャージ回路とを備え、
   前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータ回路で構成され、
   前記プリチャージ回路は、前記ビット線を電源電位にプリチャージした場合よりも、前記ビット線からメモリセルに流れ込む電流が少なくなるように、読み出し動作時および書き込み動作時に、非選択のビット線のプリチャージ電位を制御するように構成されていることを特徴とする半導体記憶装置。
2. マトリクス状に配置されたワード線およびビット線と、
   前記ワード線とビット線との交差点に配置された複数のメモリセルと、
   前記ビット線をプリチャージするプリチャージ回路とを備え、
   前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータ回路で構成され、
   前記プリチャージ回路は、選択されたビット線からメモリセルに流れ込む電流よりも、非選択のビット線からメモリセルに流れ込む電流の方が少なくなるように、読み出し動作時および書き込み動作時に、前記非選択のビット線のプリチャージ電位を制御するように構成されていることを特徴とする半導体記憶装置。
3. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
   読み出し動作時に、前記インバータ回路のローデータ側の電位を、非選択のカラムでは、選択されたカラムよりも高い電位に制御するローデータ保持電源制御回路をさらに備えていることを特徴とする半導体記憶装置。
4. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
   書き込み動作時に、前記インバータ回路のローデータ側の電位を、接地電位よりも高い電位に制御するローデータ保持電源制御回路をさらに備えていることを特徴とする半導体記憶装置。
5. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
   選択されたカラムと非選択のカラムとのプリチャージ電位の差は、メモリセルを構成するトランジスタの閾値電圧値から電源電圧の半分の間であることを特徴とする半導体記憶装置。
6. 請求項３の半導体記憶装置であって、
   選択されたカラムにおける前記インバータ回路のローデータ側の電位と非選択のカラムにおける前記インバータ回路のローデータ側の電位との差は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする半導体記憶装置。
7. 請求項４の半導体記憶装置であって、
   前記接地電位よりも高い電位は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする半導体記憶装置。
8. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
   書き込み動作時に、前記インバータ回路のローデータ側の電位を、選択されたカラムでは、非選択のカラムよりも高い電位に制御するローデータ保持電源制御回路をさらに備えていることを特徴とする半導体記憶装置。
9. 請求項８の半導体記憶装置であって、
   選択されたカラムにおけるローデータ側の電位は、非選択のカラムにおけるローデータ側の電位の２倍以上の電位であり、
   選択されたカラムにおけるローデータ側の電位および非選択のカラムにおけるローデータ側の電位のうちの少なくとも何れかの電位は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする半導体記憶装置。
10. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
    書き込み動作時に、前記インバータ回路のハイデータ側の電位を、選択されたカラムでは、非選択のカラムよりも低い電位に制御するハイデータ保持電源制御回路をさらに備えていることを特徴とする半導体記憶装置。
11. 請求項１０の半導体記憶装置であって、
    選択されたカラムにおける前記インバータ回路のハイデータ側の電位と非選択のカラムにおける前記インバータ回路のハイデータ側の電位との差は、メモリセルを構成するトランジスタの閾値電圧値以下である５０ｍＶ〜２００ｍＶの間であることを特徴とする半導体記憶装置。
12. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
    さらに、第１のトランジスタと第２のトランジスタとを備え、
    前記ビット線には、読み出し用ビット線と書き込み用ビット線とが有り、
    前記ワード線には、読み出し用ワード線と書き込み用ワード線とが有り、
    前記第１のトランジスタは、ゲート端子が前記メモリセルのデータ蓄積ノードに接続されるとともに、ソース端子に前記メモリセルのローデータ側の電位が供給され、
    前記第２のトランジスタは、ゲート端子が読み出し用ワード線と接続され、ソース端子が読み出し用ビット線と接続され、ドレイン端子が前記第１のトランジスタのドレイン端子と接続されていることを特徴とする半導体記憶装置。
13. 請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
    さらに、第１のトランジスタと第２のトランジスタとを備え、
    前記ビット線には、読み出し用ビット線と書き込み用ビット線とが有り、
    前記ワード線には、読み出し用ワード線と書き込み用ワード線とが有り、
    前記第１のトランジスタは、ゲート端子が前記メモリセルのデータ蓄積ノードに接続されるとともに、ソース端子に所定の電位が供給され、
    前記第２のトランジスタは、ゲート端子が読み出し用ワード線と接続され、ソース端子が読み出し用ビット線と接続され、ドレイン端子が前記第１のトランジスタのドレイン端子と接続されていることを特徴とする半導体記憶装置。
    

Images