JP2005166252A - インアクティブウィークプリチャージング及びイコライジングスキームを採用したプリチャージ回路、それを含むメモリ装置及びそのプリチャージ方法 - Google Patents

Abstract

【課題】 インアクティブウィークプリチャージング及びイコライジングスキームを採用したプリチャージ回路、これを含むメモリ装置及びそのプリチャージ方法を提供する。
【解決手段】 選択されるビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする間に非選択されたビットライン及び相補ビットラインをイコライジングさせた後、プリチャージ時に選択されたビットライン及び相補ビットラインと非選択されたビットライン及び相補ビットラインとをプリチャージさせるインアクティブウィークプリチャージング及びイコライジングスキームである。したがって、本発明によれば、プリチャージ動作時に所定の電圧レベルに等化されているインアクティブにされたビットライン及び相補ビットラインへのプリチャージドライビング能力が大きく要求されないため、プリチャージ電流及び動作電流を減らせる。
【選択図】 図４

Description

本発明は半導体メモリ装置に係り、特にピーク電流を減らすためにインアクティブウィークプリチャージ及びイコライジングスキームを採用したメモリ装置及びそのプリチャージ方法に関する。

半導体メモリ装置は、外部から供給される電源電圧ＶＤＤと接地電圧ＶＳＳ間に流れる動作電流によってその消費電力が決定される。この動作電流量Ｉは、電源電圧ＶＤＤが転送されるパワーラインの抵抗Ｒ成分に起因した所定のＩＲ降下、すなわち、電圧降下を起こし、接地電圧ＶＳＳが転送されるパワーラインの抵抗成分Ｒに起因した所定のＩＲ上昇、すなわち、電圧上昇を起こす。パワーライン上の電圧降下または電圧上昇は半導体メモリ装置への電源供給時に負荷として作用する。

このような電源負荷を減らすための第１方法としては、パワーラインの抵抗Ｒを減らす方法がある。メモリ装置のパワーラインを太くし、このパワーラインを外部からメモリ装置に入る電源端子の付近に連結させる方法である。しかし、この方法はメモリ装置内部の電圧降下値を減らせるが、外部電源からメモリ装置に電源が供給される時に発生する電圧降下は減らせない。外部電源からメモリ装置に電源を供給する時の電圧降下を減らすためには、動作電流Ｉを減らさなければならない。

メモリ装置の動作電流Ｉを減らす方法が電源負荷を減らすための第２方法である。動作電流Ｉは、メモリ装置内の色々なブロックの瞬間電流の和で現れる。電圧降下または電圧上昇を最も大きく起こすピーク電流は、メモリ装置のプリチャージサイクルで発生する。これは、プリチャージサイクルのタイミング損失をなくすために設計された大きいプリチャージトランジスタが各カラムで同時に動作するためである。このようなプリチャージ動作が図１で説明される。

図１を参照すれば、メモリ装置１００は、メモリセルブロック１１０、第１プリチャージブロック１２０、カラム選択部１３０、第２プリチャージ部１４０、プリチャージドライバ部１５０、書込みドライバ部１６０、そして、データ入出力回路部１７０を含む。イネーブルされたワードラインＷＬ０，．．．，ＷＬｎと連結されるメモリセル１１１，１１２，１１３，１１４がビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍと連結され、メモリセルブロック１１０内のビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍはカラム選択部１３０を通じて選択的に入出力回路１７０と連結され、選択されたメモリセル１１１，１１２，１１３，１１４のデータがデータ入出力回路１４０を通じて入出力される。

一方、メモリセル１１１，１１２，１１３，１１４がアクセスされなければ、プリチャージ信号ＰＲＥＣＨＡＲＧＥを伝達するプリチャージドライバ部１５０の出力に応答して第１及び第２プリチャージ部１２０，１４０内のトランジスタ１２１ａ−１２１ｃ，１２２ａ−１２２ｃ，１４０ａ−１４０ｃがターンオンされて、ビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍをプリチャージさせる。すなわち、メモリセルブロック１１０と隣接した第１プリチャージ部１２０によってビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍがプリチャージされると同時に、センスアンプ（図示せず）を含むデータ入出力回路部１７０に隣接した第２プリチャージ部１４０によってビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍがプリチャージされる。これは、ビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍを速くプリチャージさせることによってセンシング速度を高めるために採用される。しかし、このような方式は、プリチャージ電流が大きくなるにつれてメモリ装置のピーク電流を誘発する問題点がある。

このようなプリチャージ時にピーク電流を減らす方法が特許文献１に開示されている。図２を参照すれば、特許文献１は、ビットライン１６，１８をプリチャージさせる第１プリチャージ回路１２と、メモリ動作中に第１プリチャージ回路１２がビットライン１６，１８をプリチャージさせる前にビットライン１６，１８をプリチャージさせる第２プリチャージ回路１４とで構成され、第１プリチャージ回路１２のトランジスタ２２は、第２プリチャージ回路１４のトランジスタ２０より大きく（Ｘ＞Ｙ）構成される。

このようなプリチャージ方法は、ドライブ強度及び電流が第１プリチャージ回路１２より小さい第２プリチャージ回路１４にまずビットライン１６，１８をプリチャージさせた後、第１プリチャージ回路１２にビットライン１６，１８を最終的にプリチャージさせることによってピーク電流を減らす利点がある。しかし、このような２段階のプリチャージ方法は、ビットライン１６，１８をプリチャージさせるのに所定の時間を必要とする問題点がある。

したがって、ビットラインプリチャージ時間を短縮しつつ電力消耗を減らせるプリチャージ方法が必要である。
米国特許第６,０７５,７３３号明細書

本発明が解決しようとする目的は、アクティブにされるビットラインのアクセス中にインアクティブにされるビットラインをウィークプリチャージング及びイコライジングさせるプリチャージ方法を提供することである。

本発明が解決しようとする他の目的は、前記プリチャージ方法を具現するプリチャージ回路を提供することである。

本発明が解決しようとするさらに他の目的は、ウィークプリチャージ回路とストロングプリチャージ回路とを備えるメモリ装置を提供することである。

前記目的を達成するために、本発明の一態様によるプリチャージ方法は、選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする段階と、非選択されたビットライン及び相補ビットラインをイコライジングさせる段階と、選択されたビットライン及び相補ビットラインと非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階と、を含む。

前記目的を達成するために、本発明の他の態様によるプリチャージ方法は、センシング回路部と連結される読出ビットライン及び相補読出ビットラインをプリチャージさせた後に解除させる段階と、イネーブルされる所定のワードラインと連結されるメモリセルのデータが当該ビットライン及び相補ビットラインに伝えられる段階と、選択されるビットライン及び相補ビットラインに伝えられるメモリセルデータをセンシング回路部を通じて感知増幅してその電圧差を大きくした後、読出ビットライン及び相補読出ビットラインに伝達する段階と、非選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータをウィークイコライジングトランジスタを通じて等化させる段階と、プリチャージ信号に応答して選択されたビットライン及び相補ビットラインと非選択されたビットライン及び相補ビットライン、そして読出ビットライン及び相補読出ビットラインをプリチャージさせる段階と、を含む。

前記他の目的を達成するために、本発明の一態様によるプリチャージ回路は、ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、相補ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第２ＰＭＯＳトランジスタと、ビットラインと相補ビットライン間に連結され、ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第３ＰＭＯＳトランジスタと、を含む。

前記目的を達成するために、本発明の他の態様によるプリチャージ回路は、ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、相補ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第２ＰＭＯＳトランジスタと、ビットラインと相補ビットライン間に連結され、そのゲートがプリチャージ信号にゲーティングされる第３ＰＭＯＳトランジスタと、ビットラインと相補ビットライン間に連結され、ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第４ＰＭＯＳトランジスタと、を含む。

前記目的を達成するために、本発明のさらに他の態様によるプリチャージ回路は、プリチャージ動作時にビットライン及び相補ビットラインをプリチャージさせるストロングプリチャージ部と、正常動作時に非選択されたビットライン及び相補ビットラインを等化させ、プリチャージ動作時にビットライン及び相補ビットラインをプリチャージさせるウィークプリチャージ部と、を含む。

前記さらに他の目的を達成するために、本発明のメモリ装置は、複数のメモリセルが配列されるメモリセルブロックと、イネーブルされる所定のワードラインと連結されるメモリセルのデータが伝えられるそれぞれのビットライン及び相補ビットラインと、選択されるビットライン及び相補ビットライン上のデータを読出ビットライン及び相補読出ビットラインに伝達するカラム選択部と、非選択されたビットライン及び相補ビットラインをイコライジングさせるウィークプリチャージ部と、読出ビットライン及び相補読出ビットラインに伝えられたメモリセルデータをセンシングするセンシング回路部と、読出ビットライン及び相補読出ビットラインをプリチャージさせるストロングプリチャージ部と、を含む。

本発明によれば、アクティブにされるビットライン及び相補ビットライン上のデータを感知増幅してその電圧差を大きくする間にインアクティブにされるビットライン及び相補ビットラインがイコライジングトランジスタを通じて等化される。これにより、プリチャージ動作時に所定の電圧レベルに等化されているインアクティブにされたビットライン及び相補ビットラインへのプリチャージドライビング能力が不要であるため、プリチャージ電流及び動作電流を減らせる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図３は、本発明のプリチャージ方法を概念的に説明する図面である。これを参照すれば、ウィークプリチャージ部４２０とストロングプリチャージ部４４０とより構成される。ウィークプリチャージ部４２０は、各ビットライン対に連結される複数の回路ブロック４２０ａ，４２０ｂ，４２０ｃ，４２０ｄ，４２０ｅ，．．．，４２０ｌ，４２０ｍより構成され、ストロングプリチャージ部４４０は、ウィークプリチャージ部４２０と連結される一つの回路ブロックより構成される。

第ｍビットライン対が選択されてアクティブにされれば、第ｍウィークプリチャージ部４２０ｍは、ストロングプリチャージ部４４０と連結されて、ストロングプリチャージ部４４０と連結されるセンシング回路部を通じて第ｍビットライン対のデータを感知増幅する。残りのインアクティブにされるビットライン対と連結される第１ないし第ｌウィークプリチャージ部４２０ａ，４２０ｂ，４２０ｃ，４２０ｄ，４２０ｅ，．．，４２０ｌは、ストロングプリチャージ部４４０と連結されずにインアクティブにされるビットライン対それぞれを等化させる。インアクティブにされたビットライン対をプリチャージ電圧レベルの電源電圧ＶＤＤのレベルより低い電圧レベルに等化させることによって、以後のプリチャージ動作時にプリチャージドライビング能力を減らしてメモリ装置のピーク電流を減らす。

図４は、本発明の一実施例によるプリチャージ回路を含むメモリ装置を説明する図面である。これを参照すれば、メモリ装置４００は、メモリセルブロック４１０、ウィークプリチャージ部４２０、カラム選択部４３０、ストロングプリチャージ部４４０、プリチャージドライバ部４５０、書込みドライバ部４６０、データ入出力回路部４７０、そしてウィークイコライジング信号発生部４８０を含む。本実施例のメモリ装置４００は、図１の従来のメモリ装置１００と比較してウィークプリチャージ部４２０とウィークイコライジング部４８０との構成及び動作に差がある。残りの構成要素４１０，４３０，４５０，４６０，４７０は、一般的なメモリ装置に含まれるものであって、その動作は当業者には公知のものであるので、ここで具体的な動作説明は省略される。

ウィークプリチャージ部４２０は、ビットライン及び相補ビットラインＢＬ，／ＢＬ０，．．，ＢＬｍ，／ＢＬｍに連結されるウィークプリチャージトランジスタ４２１，４２２，４２３，４２４とイコライジングトランジスタ４２５，４２６とを含む。本実施例では、各ビットライン及び相補ビットライン（例えば、ＢＬ０，／ＢＬ０）に連結されるウィークプリチャージトランジスタ４２１，４２３によってビットライン及び相補ビットラインＢＬ０，／ＢＬ０がプリチャージされる場合について説明しているが、これは例示的なものであって、当業者ならば、ビットライン及び相補ビットラインＢＬ０，／ＢＬ０をプリチャージさせるために、ビットラインＢＬ０と相補ビットライン／ＢＬ０間にプリチャージ信号ＰＲＥＣＨＡＲＧＥにゲーティングされるトランジスタをさらに備えうることが分かる。

ウィークプリチャージトランジスタ４２１，４２２は、電源電圧ＶＤＤと第１ビットラインＢＬ０及び第１相補ビットライン／ＢＬ０間にそれぞれ連結され、そのゲートは、プリチャージドライバ４５０を通じて伝えられるプリチャージ信号ＰＲＥＣＨＡＲＧＥに連結される。ウィークプリチャージトランジスタ４２３，４２４は、電源電圧ＶＤＤと第ｍビットラインＢＬｍ及び第ｍ相補ビットライン／ＢＬｍ間にそれぞれ連結され、そのゲートは、プリチャージドライバ４５０を通じて伝えられるプリチャージ信号ＰＲＥＣＨＡＲＧＥに連結される。

ウィークイコライジングトランジスタ４２５は、第１ビットラインＢＬ０及び第１相補ビットライン／ＢＬ０間に連結され、ウィークイコライジング信号発生部４８０から提供される第１ウィークイコライジング信号Ｗ＿ＥＱ０にゲーティングされる。ウィークイコライジングトランジスタ４２６は、第ｍビットラインＢＬｍ及び第ｍ相補ビットライン／ＢＬｍ間に連結され、ウィークイコライジング信号発生部４８０から提供される第ｍウィークイコライジング信号Ｗ＿ＥＱｍにゲーティングされる。

ウィークプリチャージトランジスタ４２１，４２２は、プリチャージ信号ＰＲＥＣＨＡＲＧＥに応答して第１ビットラインＢＬ０及び第１相補ビットライン／ＢＬ０を電源電圧ＶＤＤレベルにプリチャージさせ、ウィークプリチャージトランジスタ４２３，４２４は、プリチャージ信号ＰＲＥＣＨＡＲＧＥに応答して第ｍビットラインＢＬｍ及び第ｍ相補ビットライン／ＢＬｍを電源電圧ＶＤＤレベルにプリチャージさせる。この時、ストロングプリチャージ部４４０のトランジスタ４４１，４４２，４４３も、プリチャージ信号ＰＲＥＣＨＡＲＧＥに応答して読出ビットラインＢＬ＿Ｒと相補読出ビットライン／ＢＬ＿Ｒを電源電圧ＶＤＤレベルにプリチャージさせる。

読出ビットラインＢＬ＿Ｒ及び相補読出ビットライン／ＢＬ＿Ｒは、カラム選択部４３０内のトランジスタ４３１，４３３，４３５，４３７を通じてメモリセルブロック４１０のビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍとそれぞれ連結される。読出ビットラインＢＬ＿Ｒ及び相補読出ビットライン／ＢＬ＿Ｒに伝えられるメモリセルデータは、データ入出力回路４７０内のセンシング回路部（図示せず）を通じて感知増幅される。

ウィークイコライジングトランジスタ４２５は、第１ウィークイコライジング信号Ｗ＿ＥＱ０に応答して第１ビットラインＢＬ０と第１相補ビットライン／ＢＬ０とを同じ電圧レベルに等化させ、ウィークイコライジングトランジスタ４２６は、第ｍウィークイコライジング信号Ｗ＿ＥＱｍに応答して第ｍビットラインＢＬｍと第ｍ相補ビットライン／ＢＬｍとを同じ電圧レベルに等化させる。等化されたビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍは、ビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍ上の等化以前の電圧レベルがウィークイコライジングトランジスタ４２５，４２６を通じて一定電圧レベルになるが、この時の電圧レベルは、電源電圧ＶＤＤレベルより低い。それにより、ビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍは、ストロングプリチャージ部４４０による電源電圧ＶＤＤレベルのプリチャージと対比して弱くプリチャージされたという。

第１ないし第ｍウィークイコライジング信号Ｗ＿ＥＱ０，．．．，Ｗ＿ＥＱｍを発生させるウィークイコライジング信号発生部４８０は、プリチャージドライバ部４５０から提供されるプリチャージ信号ＰＲＥＣＨＡＲＧＥとカラムデコーディング信号ＭＵＸ０，ＭＵＸ１，．．．，ＭＵＸｍとに応答して選択的にウィークイコライジング信号Ｗ＿ＥＱ０，．．．，Ｗ＿ＥＱｍを発生させる。第１ウィークイコライジング信号Ｗ＿ＥＱ０は、第１カラムデコーディング信号ＭＵＸ０がロジックローレベルに非活性化される時、ロジックローレベルで発生してウィークイコライジングトランジスタ４２５をターンオンさせる。すなわち、ロジックローレベルの第１カラム選択信号ＭＵＸ０は、第１ビットライン対ＢＬ０，／ＢＬ０を非選択するものであり、インアクティブにされる第１ビットライン対ＢＬ０，／ＢＬ０がウィークイコライジングトランジスタ４２５を通じてイコライジングされつつ弱くプリチャージされることを意味する。

第ｍウィークイコライジング信号Ｗ＿ＥＱｍは、ロジックローレベルの第ｍカラムデコーディング信号ＭＵＸｍによってロジックローレベルで発生してウィークイコライジングトランジスタ４２６をターンオンさせる。これにより、インアクティブにされる第ｍビットライン対ＢＬｍ，／ＢＬｍがウィークイコライジングトランジスタ４２６を通じてイコライジングされつつ弱くプリチャージされる。

一方、第１ないし第ｍウィークイコライジング信号Ｗ＿ＥＱ０，．．．，Ｗ＿ＥＱｍは、ローレベルのプリチャージ信号ＰＲＥＣＨＡＲＧＥに応答してロジックローレベルで発生してウィークイコライジングトランジスタ４２５，４２６をターンオンさせるが、ウィークプリチャージトランジスタ４２１，４２２，４２３，４２４もローレベルのプリチャージ信号ＰＲＥＣＨＡＲＧＥに応答してターンオンされる。これにより、ビットライン及び相補ビットラインＢＬ０，／ＢＬ０，ＢＬｍ，／ＢＬｍは、電源電圧ＶＤＤレベルにプリチャージされる。そして、ストロングプリチャージ部４４０のトランジスタ４４１，４４２，４４３もローレベルのプリチャージ信号ＢＬに応答してターンオンされ、読出ビットライン対ＢＬ＿Ｒ，／ＢＬ＿Ｒが電源電圧ＶＤＤレベルにプリチャージされる。

本実施例のウィークプリチャージトランジスタ４２１，４２２，４２３，４２４とウィークイコライジングトランジスタ４２５，４２６との幅／長さＷ／Ｌの比率をｘといい、ストロングプリチャージ部４４０のトランジスタ４４１，４４２，４４３の幅／長さＷ／Ｌの比率をｙといえば、ｘ＜ｙの関係となるように設定される。すなわち、ウィークプリチャージトランジスタ４２１，４２２，４２３，４２４とウィークイコライジングトランジスタ４２５，４２６との幅／長さの比率が、ストロングプリチャージ部４４０のトランジスタ４４１，４４２，４４３との幅／長さＷ／Ｌの比率より小さく設定される。それは、ビットラインプリチャージ動作時に電力消耗を誘発する要素のうち、ビットラインのキャパシタンスによる負荷成分よりプリチャージトランジスタのゲートキャパシタンスによる負荷成分がさらに大きく電力消耗を誘発するためである。

本発明のウィークプリチャージ及びウィークイコライジング方法によるメモリ装置４００の動作は、図５に示されている。図５を参照すれば、プリチャージ信号ＰＲＥＣＨＡＲＧＥがロジックローレベルからロジックハイレベルに非活性化された後、第１ワードラインＷＬ０がロジックローレベルからロジックハイレベルに活性化される。

説明の便宜のために、第１カラムデコーディング信号ＭＵＸ０がロジックハイレベルに活性化されて第１メモリセル４１２のデータが第１ビットラインＢＬ０と第１相補ビットライン／ＢＬ０とに伝えられる場合を設定する。この時、残りのカラムデコーディング信号ＭＵＸ１，．．．，ＭＵＸｍは、ロジックローレベルへの非活性状態である。そして、波形のうち４００と表示される部分は、本発明のメモリ装置４００による動作波形を表し、波形のうち１００と表示される部分は、従来のメモリ装置１００（図１参照）による動作波形を表す図面である。

選択された、言い換えれば、アクティブにされた第１ビットラインＢＬ０と第１相補ビットライン／ＢＬ０とに伝えられたメモリセル４１２データは、カラム選択部４３０のトランジスタ４３１，４３３を通じてデータ入出力回路４７０に伝えられ、センシング信号ＳＥＮＳＥのロジックハイレベル区間に応答して感知増幅されて、その電圧差が大きくなる。この時、インアクティブにされた第ｍビットラインＢＬｍと第ｍ相補ビットライン／ＢＬｍとは、第１ワードラインＷＬ０がイネーブルされつつ第ｍメモリセル４１４のデータが伝えられるが、ウィークイコライジングトランジスタ４２６によってほぼ同じ電圧レベルを維持する。

プリチャージ信号ＰＲＥＣＨＡＲＧＥのロジックローレベルに活性化されれば、第１ビットラインＢＬ０と第１相補ビットライン／ＢＬ０とは、以前に大きくなった電圧差が、ウィークイコライジングトランジスタ４２５を通じて電源電圧ＶＤＤより低い電圧レベルで等化されつつウィークプリチャージトランジスタ４２１，４２２を通じて電源電圧ＶＤＤレベルにプリチャージされる。そして、第ｍビットラインＢＬｍと第ｍ相補ビットライン／ＢＬｍとは、ウィークイコライジングトランジスタ４２６及びウィークプリチャージトランジスタ４２３，４２４によって電源電圧ＶＤＤレベルにプリチャージされる。

一方、１００と表示される波形を参照すれば、第１ビットラインＢＬ０と第１相補ビットライン／ＢＬ０とは、第１ワードラインＷＬ０及び第１カラムデコーディング信号ＭＵＸ０の活性化に応答して第１メモリセル１１２データによってその電圧差が大きくなり、以後のプリチャージ信号ＰＲＥＣＨＡＲＧＥの活性化に応答してプリチャージトランジスタ１２１，１２２及びイコライジングトランジスタ１２５がターンオンされて電源電圧ＶＤＤレベルにプリチャージされる。第ｍビットラインＢＬｍ及び第ｍ相補ビットライン／ＢＬｍは、第１ワードラインＷＬ０の活性化に応答して第ｍメモリセル１１４データによってその電圧差が大きくなった後、プリチャージ信号ＰＲＥＣＨＡＲＧＥの活性化に応答してプリチャージトランジスタ１２３，１２４及びイコライジングトランジスタ１２６がターンオンされて電源電圧ＶＤＤレベルにプリチャージされる。

プリチャージ信号ＰＲＥＣＨＡＲＧＥの活性化によるプリチャージ動作時、プリチャージ電流Ｉ（ＰＲＥＣＨＡＲＧＥ）は、プリチャージ動作以前にインアクティブにされた第ｍビットラインＢＬｍと第ｍ相補ビットライン／ＢＬｍとの電圧レベルによってそのプリチャージ電流Ｉ（ＰＲＥＣＨＡＲＧＥ）が変わる。インアクティブにされた第ｍビットラインＢＬｍと第ｍ相補ビットライン／ＢＬｍとが、電源電圧ＶＤＤより低い電圧レベルに等化されていて電源電圧ＶＤＤレベルにプリチャージされる本発明のプリチャージ電流Ｉ（ＰＲＥＣＨＡＲＧＥ）４００は、従来のプリチャージ電流Ｉ（ＰＲＥＣＨＡＲＧＥ）１００に比べてその電流量が少なく現れる。これは、従来のインアクティブにされた第ｍビットラインＢＬｍ及び第ｍ相補ビットライン／ＢＬｍ上で第ｍメモリセル１１４によって大きくなった電圧差を電源電圧ＶＤＤレベルにプリチャージさせるのにさらに多くのドライビング能力が要求されるためである。

プリチャージ電流Ｉ（ＰＲＥＣＨＡＲＧＥ）の減少は、メモリ装置４００の全体動作電流Ｉ（ＶＤＤ）をもたらすため、本発明によるメモリ装置４００の動作電流Ｉ（ＶＤＤ）の波形４００は、従来のメモリ装置１００（図１参照）の動作電流Ｉ（ＶＤＤ）の波形１００より非常に減少することが分かる。

本発明は図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。

本発明はプリチャージ動作時、所定の電圧レベルに等化されているインアクティブにされたビットライン及び相補ビットラインへのプリチャージドライビング能力が大きく要求されないため、少ない消費電力が要求される半導体メモリ装置に適用できる。また、プリチャージ時間を短縮させうるので、高速半導体メモリ装置にも適用できる。

従来のプリチャージ回路を含むメモリ装置を説明する図面である。 従来のプリチャージ回路の他の例を説明する図面である。 本発明のプリチャージ方法を概念的に説明する図面である。 本発明の一実施例によるプリチャージ回路を含むメモリ装置を説明する図面である。 図４のメモリ装置の動作タイミング図を説明する図面である。

符号の説明

４００ メモリ装置
４１０ メモリセルブロック
４１２，４１４，４１６，４１８ メモリセル
４２０ ウィークプリチャージ部
４２０ａ，４２０ｍ 回路ブロック
４２１，４２２，４２３，４２４ ウィークプリチャージトランジスタ
４２５，４２６ イコライジングトランジスタ
４３０ カラム選択部
４３０ａ，４３０ｍ 回路ブロック
４３１，４３２，．．．，４３８ トランジスタ
４４０ ストロングプリチャージ部
４４１，４４２，４４３ トランジスタ
４５０ プリチャージドライバ部
４６０ 書込みドライバ部
４７０ データ入出力回路部
４８０ ウィークイコライジング信号発生部
４８１，４８２，４８３，４８４
ＢＬ０，ＢＬｍ ビットライン
/ＢＬ０，/ＢＬｍ 相補ビットライン
ＷＬ０，ＷＬｎ ワードライン
ＶＤＤ 電源電圧
ＰＲＥＣＨＡＲＧＥ プリチャージ信号
ＷＲＩＴＥ 書込み信号
ＭＵＸ１，ＭＵＸ２，．．，ＭＵＸｍ カラムデコーディング信号
ＳＥＮＳＥ センシング信号
ＤＯＵＴ 出力信号
ＤＩＮ 入力信号

Claims (21)

1. 選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする段階と、
   非選択された前記ビットライン及び相補ビットラインをイコライジングさせる段階と、
   前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階と、を備えることを特徴とするプリチャージ方法。
2. 前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインを選択するカラムデコーディング信号及びプリチャージ信号に応答するＰＭＯＳトランジスタを通じて前記ビットライン及び相補ビットラインがイコライジングされることを特徴とする請求項１に記載のプリチャージ方法。
3. 電源電圧と前記ビットライン及び前記相補ビットライン間にそれぞれ連結され、プリチャージ信号にゲーティングされるＰＭＯＳトランジスタを通じて前記ビットライン及び相補ビットラインが前記電源電圧レベルにプリチャージされることを特徴とする請求項１に記載のプリチャージ方法。
4. 電源電圧と前記ビットライン及び前記相補ビットライン間にそれぞれ連結され、プリチャージ信号にゲーティングされる第１ＰＭＯＳトランジスタと、前記ビットラインと前記相補ビットライン間に連結され、前記プリチャージ信号にゲーティングされる第２ＰＭＯＳトランジスタとを通じて前記ビットライン及び相補ビットラインが前記電源電圧レベルにプリチャージされることを特徴とする請求項１に記載のプリチャージ方法。
5. センシング回路部と連結される読出ビットライン及び相補読出ビットラインをプリチャージさせた後に解除させる段階と、
   イネーブルされる所定のワードラインと連結されるメモリセルのデータが当該ビットライン及び相補ビットラインに伝えられる段階と、
   選択される前記ビットライン及び相補ビットラインに伝えられる前記メモリセルデータを前記センシング回路部を通じて感知増幅してその電圧差を大きくした後、前記読出ビットライン及び相補読出ビットラインに伝達する段階と、
   非選択された前記ビットライン及び相補ビットラインに伝えられる前記メモリセルデータをウィークイコライジングトランジスタを通じて等化させる段階と、
   プリチャージ信号に応答して前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットライン、そして前記読出ビットライン及び相補読出ビットラインをプリチャージさせる段階と、を備えることを特徴とするプリチャージ方法。
6. 前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインを選択するカラムデコーディング信号及びプリチャージ信号に応答するＰＭＯＳトランジスタを通じて前記ビットライン及び相補ビットラインがイコライジングされることを特徴とする請求項５に記載のプリチャージ方法。
7. 前記非選択されたビットライン及び相補ビットラインが電源電圧以下の電圧レベルにイコライジングされることを特徴とする請求項５に記載のプリチャージ方法。
8. 前記ビットライン及び相補ビットラインをプリチャージさせるトランジスタのサイズが、前記読出ビットライン及び相補読出ビットラインをそれぞれプリチャージさせるトランジスタのサイズより小さく構成されることを特徴とする請求項５に記載のプリチャージ方法。
9. 電源電圧と前記ビットライン及び前記相補ビットライン間にそれぞれ連結され、プリチャージ信号にゲーティングされるＰＭＯＳトランジスタを通じて前記ビットライン及び相補ビットラインが前記電源電圧レベルにプリチャージされることを特徴とする請求項５に記載のプリチャージ方法。
10. 電源電圧と前記ビットライン及び前記相補ビットライン間にそれぞれ連結され、プリチャージ信号にゲーティングされる第１ＰＭＯＳトランジスタと、前記ビットラインと前記相補ビットライン間に連結され、前記プリチャージ信号にゲーティングされる第２ＰＭＯＳトランジスタとを通じて前記ビットライン及び相補ビットラインが前記電源電圧レベルにプリチャージされることを特徴とする請求項５に記載のプリチャージ方法。
11. ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第３ＰＭＯＳトランジスタと、を備えることを特徴とするプリチャージ回路。
12. ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、そのゲートが前記プリチャージ信号にゲーティングされる第３ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第４ＰＭＯＳトランジスタと、を備えることを特徴とするプリチャージ回路。
13. プリチャージ動作時にビットライン及び相補ビットラインをプリチャージさせるストロングプリチャージ部と、
    正常動作時に非選択されたビットライン及び相補ビットラインを等化させ、前記プリチャージ動作時に前記ビットライン及び相補ビットラインをプリチャージさせるウィークプリチャージ部と、を備えることを特徴とするプリチャージ回路。
14. 前記ウィークプリチャージ部のトランジスタが前記ストロングプリチャージ部のトランジスタより小さいことを特徴とする請求項１３に記載のプリチャージ回路。
15. 前記ストロングプリチャージ部は、
    前記ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    前記相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、そのゲートが前記プリチャージ信号にゲーティングされる第３ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のプリチャージ回路。
16. 前記ウィークプリチャージ部は、
    前記ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    前記相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第３ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のプリチャージ回路。
17. 前記ウィークプリチャージ部は、
    前記ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    前記相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、そのゲートが前記プリチャージ信号にゲーティングされる第３ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び前記相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第４ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のプリチャージ回路。
18. 複数のメモリセルが配列されるメモリセルブロックと、
    イネーブルされる所定のワードラインと連結される前記メモリセルのデータが伝えられるそれぞれのビットライン及び相補ビットラインと、
    選択される前記ビットライン及び相補ビットライン上のデータを読出ビットライン及び相補読出ビットラインに伝達するカラム選択部と、
    非選択された前記ビットライン及び相補ビットラインをイコライジングさせるウィークプリチャージ部と、
    前記読出ビットライン及び相補読出ビットラインに伝えられた前記メモリセルデータをセンシングするセンシング回路部と、
    前記読出ビットラインと相補読出ビットラインとをプリチャージさせるストロングプリチャージ部と、を備えることを特徴とするメモリ装置。
19. 前記ウィークプリチャージ部は、
    前記ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    前記相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第３ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１８に記載のメモリ装置。
20. 前記ウィークプリチャージ部は、
    前記ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    前記相補ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、そのゲートが前記プリチャージ信号にゲーティングされる第３ＰＭＯＳトランジスタと、
    前記ビットラインと前記相補ビットライン間に連結され、前記ビットライン及び相補ビットラインが非選択されたことを表すウィークイコライジング信号にそのゲートが連結される第４ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１８に記載のメモリ装置。
21. 前記ストロングプリチャージ部は、
    前記読出ビットラインと電源電圧間に連結され、そのゲートがプリチャージ信号に連結される第１ＰＭＯＳトランジスタと、
    前記相補読出ビットラインと前記電源電圧間に連結され、そのゲートが前記プリチャージ信号に連結される第２ＰＭＯＳトランジスタと、
    前記読出ビットラインと前記相補読出ビットライン間に連結され、そのゲートが前記プリチャージ信号にゲーティングされる第３ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１８に記載のメモリ装置。
    
    

Images