JP2000182377A

JP2000182377A - 半導体記憶装置

Info

Publication number: JP2000182377A
Application number: JP10357512A
Authority: JP
Inventors: Shigeo Norimura; 茂夫法邑
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-12-16
Filing date: 1998-12-16
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】回路のオーバーヘッドを抑えて動作時電流お
よびリーク電流を抑える。【解決手段】メモリセルブロック（カラムＡ、カラム
Ｂ）毎にメモリセルの基板電位を基板電源（１４０,１
５０）又は（２４０,２５０）を用いて設定し、非選択
メモリセルブロックのトランジスタのしきい値の絶対値
を選択メモリセルブロックのトランジスタのしきい値の
絶対値よりも高くすることにより、回路のオーバーヘッ
ドを抑えて動作時電流およびリーク電流を削減できると
ともに、メモリのアクティブ時にも非選択メモリセルブ
ロックのリーク電流を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低消費電力化に好
適な半導体記憶装置に関する。

【０００２】

【従来の技術】近年、携帯機器などに用いられる電池駆
動のLSIの需要が増えており、ますますLSIの低消費電力
化が重要になってきている。従来、低消費電力化手法は
動作時電流の削減が主であった。近年LSIの微細化にと
もない動作電圧が低下されてきており、その時にも高速
動作をさせるためにトランジスタのしきい値を低くする
必要がある。トランジスタのしきい値が低くなると、指
数関数的にサブスレッショルド電流が増加するためリー
ク電流が消費電力に占める割合が増加するので、リーク
電流の削減も重要になっている。したがって、動作時電
流の削減とリーク電流の削減の両者を同時に行なうこと
が低消費電力化には必要である。

【０００３】従来の半導体記憶装置の動作時電流削減手
法の一つが特開昭59-75448号公報で開示されている。こ
の半導体記憶装置は、ワード線による行デコーダの出力
と、カラム方向に分割したメモリセルブロックを選択す
るメモリセルブロック選択線出力の論理積（以下ではサ
ブデコーダと記す）により選択されたメモリセルブロッ
クのメモリセルのワード線が階層的に選択される（以下
では階層的に選択されたワード線をサブワード線と記
す）。これにより、非選択のメモリセルブロックのサブ
ワード線が選択されないので、非選択メモリセルブロッ
クのビット線ではプリチャージした電荷の放電がなくな
り、動作時電流が削減できる。以下では、この従来技術
を階層ワード線構成と記す。

【０００４】またスタンバイ時のリーク電流を抑える手
法として、特開平7-254685号公報に開示されているもの
がある。これはスタンバイ時にオフするトランジスタに
印加する基板電位を制御して、スタンバイ時のトランジ
スタのしきい値電圧の絶対値をアクティブ時のしきい値
電圧の絶対値より大きくすることによりリーク電流を抑
え、低消費電力化を実現している。

【０００５】

【発明が解決しようとする課題】半導体記憶装置に上記
の階層ワード線構成を用いた場合、非選択メモリセルブ
ロックのビット線プリチャージ電荷の無駄な放電がなく
なり動作時電流が削減できるが、リーク電流は抑えるこ
とができない。低しきい値のトランジスタによって構成
されたメモリでは、メモリセルのリーク電流が非常に大
きくなる。近年の大容量のメモリでは、このリークが発
生するメモリセルが非常に多くなるため、消費電力が大
きくなり無視できない。

【０００６】また、上記のリーク電流を抑える手法を用
いた場合、スタンバイ時にはリーク電流を抑えることが
できるが、アクティブ時にはメモリセルトランジスタの
しきい値電圧の絶対値がスタンバイ時よりも小さくなっ
ているのでリーク電流が流れるとともに、非選択カラム
のビット線プリチャージ電荷の無駄な放電が起こる。

【０００７】そこで半導体記憶装置の動作時電流削減お
よびリーク電流削減を同時に実現するために上記の２つ
の技術を組合わせて用いると、動作時電流を削減できる
とともにスタンバイ時のリーク電流も削減できる。しか
しながらこの構成では、階層ワード線構成のためのサブ
デコーダ回路と基板電位を動的に変化させる基板電位設
定回路の２種類の回路を別々に設けなければならないた
め、回路のオーバーヘッドが大きくなってしまう。また
この構成にしても、メモリアクティブ時にはトランジス
タのしきい値電圧の絶対値がスタンバイ時よりも小さく
なっているので、メモリアクティブ時にはリーク電流を
抑える効果がない。

【０００８】本発明では上記の問題点を解決し、その目
的は、回路のオーバーヘッドを従来技術よりも少なく抑
えて動作時電流の削減およびリーク電流の削減ができる
とともに、メモリアクティブ時に非選択メモリセルブロ
ックのリーク電流を抑えることにより、スタンバイ時だ
けでなくアクティブ時においてもメモリブロックのリー
ク電流を抑えることができる半導体記憶装置を提供する
ことにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明の半導体記憶装置は、６つのト
ランジスタで構成されるフルCMOSスタティックRAMメモ
リセルを備え、メモリセルアレイを複数のメモリセルブ
ロックに分け、非選択メモリセルブロックのメモリセル
のNMOSトランジスタの基板電位は選択メモリセルブロッ
クのNMOSトランジスタの基板電位よりも低くなるように
設定でき、非選択メモリセルブロックのメモリセルのPM
OSトランジスタの基板電位は選択メモリセルブロックの
PMOSトランジスタの基板電位より高くなるように設定す
ることを特徴とする。

【００１０】かかる構成により、非選択メモリセルブロ
ックのメモリセルのトランジスタのしきい値電圧の絶対
値が高くなるため、回路のオーバーヘッドを抑えて動作
時電流およびリーク電流を削減できるとともに、メモリ
のアクティブ時にも非選択メモリセルブロックのリーク
電流を抑えることができる。

【００１１】次に、上記課題を解決するために、請求項
２記載の発明の半導体記憶装置は、６つのトランジスタ
で構成されるフルCMOSスタティックRAMメモリセルを備
え、メモリセルアレイを一度にアクセスするカラム毎の
メモリセルブロックに分割し、非選択カラムのメモリセ
ルのNMOSトランジスタの基板電位は選択カラムのNMOSト
ランジスタの基板電位よりも低くなるように設定し、前
記非選択カラムのメモリセルのPMOSトランジスタの基板
電位は前記選択カラムのPMOSトランジスタの基板電位よ
り高くなるように設定することを特徴とする。

【００１２】かかる構成により、全ての非選択カラムの
ビット線プリチャージ電荷の無駄な放電を最小の回路の
オーバーヘッドで抑えることができる。

【００１３】次に、上記課題を解決するために、請求項
３記載の発明の半導体記憶装置は、６つのトランジスタ
で構成されるフルCMOSスタティックRAMメモリセルを備
え、メモリセルアレイを一度にアクセスするメモリセル
毎に分割し、非選択メモリセルのNMOSトランジスタの基
板電位は選択メモリセルのNMOSトランジスタの基板電位
よりも低くなるように設定し、前記非選択メモリセルの
PMOSトランジスタの基板電位は前記選択メモリセルのPM
OSトランジスタの基板電位より高くなるように設定する
ことを特徴とする。

【００１４】かかる構成により、メモリアクティブ時に
通常のリーク電流が流れるトランジスタは選択メモリセ
ルのみとなるため、リーク電流を抑える効果が最も大き
くなる。

【００１５】次に、上記課題を解決するために、請求項
４記載の発明の半導体記憶装置は、６つのトランジスタ
で構成されるフルCMOSスタティックRAMメモリセルを備
え、メモリセルアレイを複数のメモリセルブロックに分
け、非選択メモリセルブロックのメモリセルのNMOSトラ
ンジスタの基板電位は選択メモリセルブロックのNMOSト
ランジスタの基板電位よりも低くなるように設定でき、
非選択メモリセルブロックのメモリセルのPMOSトランジ
スタの基板電位は選択メモリセルブロックのPMOSトラン
ジスタの基板電位より高くなるように設定でき、ワード
線の電位を前記選択メモリセルのNMOSトランジスタのし
きい値電圧と前記非選択メモリセルのNMOSトランジスタ
のしきい値電圧の間の電位に設定することを特徴とす
る。

【００１６】かかる構成により、非選択メモリセルブロ
ックのアクセストランジスタはオフとなるため、非選択
メモリセルブロックのビット線プリチャージ電荷の無駄
な放電がなくなる。したがって、動作時電流の削減効果
は階層ワード線構成の場合と同様に大きくなる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１および図２を用いて説明する。

【００１８】（実施の形態１）図１は本発明の実施の形
態１の半導体記憶装置の回路図である。図１は、メモリ
セルアレイが２カラム３ロウで構成されており、一度に
アクセスするカラムは１カラムである例である。以下で
は、メモリセルブロックをカラム毎に分けたカラムAと
カラムBで制御するものとする。

【００１９】図１において１００はカラムA、２００は
カラムBである。カラムAのメモリセル１１０は、PMOSト
ランジスタ１０１,１０２と、NMOSトランジスタ１０３,
１０４と、アクセストランジスタであるNMOSトランジス
タ１０５、１０６から構成される。NMOSトランジスタ１
０５,１０６のゲートはワード線３０１に接続し、ドレ
インはそれぞれビット線１０７,１０８に接続する。カ
ラムBのメモリセル２１０は、PMOSトランジスタ２０１,
２０２と、NMOSトランジスタ２０３,２０４と、アクセ
ストランジスタであるNMOSトランジスタ２０５,２０６
から構成される。NMOSトランジスタ２０５,２０６のゲ
ートはワード線３０１に接続し、ドレインはそれぞれビ
ット線２０７,２０８に接続する。メモリセル１２０,１
３０,２２０,２３０もメモリセル１１０,１２０と同様
の構成であり、メモリセル１２０,２２０のアクセスト
ランジスタのゲートはワード線３０２に接続し、メモリ
セル１３０,２３０のアクセストランジスタのゲートは
ワード線３０３に接続する。

【００２０】カラムAのメモリセル１１０,１２０,１３
０のPMOSトランジスタの基板は、カラムAのPMOSトラン
ジスタ基板電源１４０に接続し、NMOSトランジスタの基
板は、カラムAのNMOSトランジスタ基板電源１５０に接
続する。また、カラムBのメモリセル２１０,２２０,２
３０のPMOSトランジスタの基板は、カラムBのPMOSトラ
ンジスタ基板電源２４０に接続し、NMOSトランジスタの
基板は、カラムBのNMOSトランジスタ基板電源２５０に
接続する以上のように構成された半導体記憶装置におい
て、以下図２を用いてその動作を説明する。以下では、
まずカラムAのメモリセル１１０がアクセスされ、次に
カラムBのメモリセル２１０がアクセスされ、最後にメ
モリがスタンバイ状態になった場合について説明する。
スタンバイ状態の基板電源１４０および２４０はVDD
に、基板電源１５０および２５０はVSSに設定してあ
る。このときのメモリセルアレイのPMOSトランジスタの
しきい値電圧をVtpとし、NMOSトランジスタのしきい値
電圧をVtnとする。また、ビット線１０７,１０８,２０
７,２０８は、メモリアクセス前にはプリチャージ状態
になっている。

【００２１】始めにカラムAのメモリセル１１０をアク
セスする場合について説明する。まずアドレスのデコー
ド結果によりカラムAが選択される。カラムAが選択され
たデコード結果により、非選択状態となるカラムBの基
板電源２４０をVDD+β１に設定するとともにカラムBの
基板電源２５０をVSS-α１に設定する（α１、β１はと
もに正の数）。トランジスタのしきい値電圧Vtは（数
１）で近似的に表わされる。ここでVt0はソース基板間
電位が０Vの時のしきい値電圧、γは基板のドーピング
に依存する定数、Vsbはソースベース間電位である。ま
た、負号はPMOSトランジスタの場合である。

【００２２】

【数１】

【００２３】したがって、（数１）からも明らかなよう
に、基板バイアス効果により非選択カラムBのPMOSトラ
ンジスタ２０１,２０２のしきい値電圧はVtp-β２にな
り、NMOSトランジスタ２０３,２０４,２０５,２０６の
しきい値電圧はVtn+α２となる（α２,β２はともに正
の数）。したがって非選択カラムBの全てのトランジス
タのしきい値の絶対値は大きくなる。

【００２４】サブスレッショルド電流（すなわちリーク
電流Ioff）は（数２）で表わされる。ここでλは定数、
Wはトランジスタのチャネル幅、Lはチャネル長、Sはサ
ブスレッショルドスイングでゲートソース間電圧がVt以
下の領域での電流電圧特性を表わす値である。

【００２５】

【数２】

【００２６】したがって非選択カラムBの全てのトラン
ジスタのしきい値の絶対値が大きくなるので、（数２）
からも明らかなように、非選択カラムBのリーク電流電
流が指数関数的に減少する。選択状態となるカラムAの
基板電源１４０はVDDのままであり、基板電源１５０はV
SSのままである。したがって選択カラムAのPMOSトラン
ジスタのしきい値電圧はVtpのままであり、NMOSトラン
ジスタのしきい値電圧はVtnのままである。

【００２７】次にアドレスのデコード結果によりワード
線３０１が選択されてメモリセル１１０をアクセスする
と、メモリセル１１０のアクセストランジスタ１０５,
１０６はオンになり、メモリセルの記憶ノードの状態に
より、プリチャージされていたビット線１０７,１０８
のいずれかのプリチャージ電荷が放電される。このとき
非選択カラムBでは、アクセストランジスタ２０５,２０
６のしきい値電圧の絶対値がカラムAのアクセストラン
ジスタ１０５,１０６のしきい値電圧の絶対値よりもα
２だけ大きくなる。

【００２８】トランジスタのドレインソース間飽和電流
Idsは（数３）で表わされる。ここでβは定数、Vgsはゲ
ートソース間電位である。

【００２９】

【数３】

【００３０】（数３）から明らかなように非選択カラム
Bのアクセストランジスタに流れる電流は、選択カラムA
のアクセストランジスタに流れる電流よりも少なくな
り、メモリセルの記憶ノードの状態によるビット線２０
７,２０８のいずれかのプリチャージ電荷の放電がカラ
ムAのプリチャージ電荷の放電よりも少なくなる。上記
の動作により非選択カラムのプリチャージ電荷の放電が
抑えられるので、メモリの動作時の消費電流が削減でき
る。またこのとき、非選択カラムのトランジスタのしき
い値電圧の絶対値は選択カラムのトランジスタのしきい
値の絶対値よりも大きい。したがって、非選択カラムの
サブスレッショルド電流は少なくなるのでメモリのリー
ク電流が削減できる。特にカラム数が多いときには動作
時電流およびリーク電流の削減効果は大きい。

【００３１】次に、カラムAのメモリセル１１０のアク
セスが終了したのちカラムBのメモリセル２１０をアク
セスする場合について説明する。まずアドレスのデコー
ド結果によりカラムBが選択される。カラムBが選択され
たデコード結果により、選択状態となるカラムBの基板
電源２４０をVDDに設定するとともにカラムBの基板電源
２５０をVSSに設定する。また、非選択状態となるカラ
ムAの基板電源１４０をVDD+β１に設定するとともに、
カラムBの基板電源１５０をVSS-α１に設定する（α１,
β１はともに正の数）。その結果、選択カラムBのPMOS
トランジスタ２０１,２０２のしきい値電圧はVtpにな
り、NMOSトランジスタ２０３,２０４,２０５,２０６の
しきい値電圧はVtnとなる。また、基板バイアス効果に
より非選択カラムAのPMOSトランジスタ１０１,１０２の
しきい値電圧はVtp-β２になり、NMOSトランジスタ１０
３,１０４,１０５,１０６のしきい値電圧はVtn+α２と
なる（α２,β２はともに正の数）。したがって非選択
カラムAの全てのトランジスタのしきい値の絶対値は大
きくなるので、サブスレッショルド電流が減少する。

【００３２】次にアドレスのデコード結果によりワード
線３０１が選択されてメモリセル２１０をアクセスする
と、メモリセル２１０のアクセストランジスタ２０５,
２０６はオンになり、メモリセルの記憶ノードの状態に
より、プリチャージされていたビット線２０７,２０８
のいずれかのプリチャージ電荷が放電される。このとき
非選択カラムAでは、アクセストランジスタ１０５,１０
６のしきい値電圧の絶対値がカラムBのアクセストラン
ジスタ２０５,２０６のしきい値電圧の絶対値よりもα
２だけ大きくなる。すなわち、非選択カラムAのアクセ
ストランジスタに流れる電流は、選択カラムBのアクセ
ストランジスタに流れる電流よりも少なくなる。したが
って、メモリセルの記憶ノードの状態によるビット線１
０７,１０８のいずれかのプリチャージ電荷の放電がカ
ラムBのプリチャージ電荷の放電よりも少なくなる。上
記の動作により非選択カラムのプリチャージ電荷の放電
が抑えられるので、メモリの動作時の消費電流が削減で
きる。またこのとき、非選択カラムのサブスレッショル
ド電流は少なくなるのでメモリのリーク電流が削減でき
る。

【００３３】最後にメモリがスタンバイ状態になった場
合について説明する。メモリがスタンバイ状態になった
場合には、アドレスデコードでどのカラムも選ばれない
状態になるので、カラムA,カラムBともに非選択状態と
なる。そこでカラムA,カラムBの基板電源１０９,２０９
をVDD+β１に設定するとともに、基板電源１１０,２１
０をVSS-α１に設定する。その結果、全てのメモリセル
のPMOSトランジスタ１０１,１０２,２０１,２０２のし
きい値電圧はVtp-β２になり、NMOSトランジスタ１０３
〜１０６、２０３〜２０６のしきい値電圧はVtn+α２と
なる（α２,β２はともに正の数）。したがって全ての
メモリセルのトランジスタのしきい値は大きくなるの
で、スタンバイ時のメモリセルアレイのリーク電流が削
減できる。

【００３４】上記のように本発明では、アクセスするメ
モリセルが入っていない非選択メモリセルブロックの基
板電位をVDD+β１,VSS-α１に設定するだけで、動作時
電流とスタンバイおよびアクティブ時のリーク電流を抑
えることができる。したがって回路増加は、基板電位を
設定する回路がブロック数分必要なだけであり、ブロッ
クとロウの積の数だけサブデコーダが必要な従来構成よ
りも回路のオーバーヘッドが少ない。

【００３５】（実施の形態２）図３は本発明の実施の形
態２の半導体記憶装置の回路図である。実施の形態１と
の違いは、メモリセルアレイを一度にアクセスするメモ
リセル単位に分割するところであり、そのメモリセルブ
ロック毎にPMOSトランジスタ基板電源とNMOSトランジス
タ基板電源を備えている。

【００３６】以下で実施の形態２の動作について説明す
る。以下では一度にアクセスするメモリセルが１セルで
あり、メモリセル１１０が選ばれた場合について説明す
る。

【００３７】アドレスデコード結果によりメモリセル１
１０が選ばれると、メモリセル１１０以外の非選択メモ
リセル１２０、１３０、２１０、２２０、２３０のNMOS
トランジスタ基板電源をVSS-α１に設定し、PMOSトラン
ジスタ基板電源をVDD+β１に設定する。その結果、（数
１）からわかるように、基板バイアス効果により非選択
メモリセルのPMOSトランジスタのしきい値電圧はVtp-β
２となり、NMOSトランジスタのしきい値電圧はVtn-α２
となる。したがって、非選択メモリセルのトランジスタ
のしきい値の絶対値は大きくなるので、（数２）からわ
かるようにサブスレッショルド電流が減少する。

【００３８】次にアドレスのデコード結果によりワード
線３０１が選択されてメモリセル１１０をアクセスする
と、選択メモリセル１１０のアクセストランジスタ１０
５,１０６はオンになり、メモリセルの記憶ノードの状
態によりビット線１０７,１０８のいずれかのプリチャ
ージ電荷が放電される。このとき非選択メモリセル２１
０では、アクセストランジスタ２０５,２０６のしきい
値電圧の絶対値が選択メモリセルのアクセストランジス
タ１０５,１０６のしきい値電圧の絶対値よりもα２,β
２だけ大きいため、（数３）からわかるようにメモリセ
ルの記憶ノードの状態によるビット線２０７,２０８の
いずれかのプリチャージ電荷の放電がビット線１０７,
１０８のいずれかのプリチャージ電荷の放電よりも少な
くなる。上記の動作により、非選択メモリセルのビット
線プリチャージ電荷の放電が抑えられるので、メモリの
動作時の消費電流が削減できる。またこのとき、アクセ
スするメモリセル以外のメモリセルは全て非選択メモリ
セルとなるため、アクセスするメモリセル以外のすべて
のメモリセルのリーク電流を抑えることができるので、
メモリアクティブ時のリーク電流を抑える効果が最も大
きくなる。

【００３９】今後メモリの容量が大きくなるにつれて非
選択メモリセルの割合が選択メモリセルの割合よりも非
常に多くなってくるため、非選択メモリセルの総数が大
きくなり総リーク電流が非常に大きくなる。このような
場合において本発明の実施の形態２は全ての非選択メモ
リセルのリーク電流を抑えることができる構成なので、
非選択メモリセルの総リーク電流を抑える効果が最も大
きくなる。

【００４０】（実施の形態３）図４は本発明の実施の形
態３の半導体記憶装置の動作図である。この例は実施の
形態１あるいは実施の形態２の半導体記憶装置におい
て、メモリセルをアクセスする時のワード線電位を、選
択と非選択のアクセストランジスタのしきい値電圧Vtn
とVtn+α２の間の電位に設定するものである。以下に実
施の形態３の動作について説明する。以下の例は図１の
半導体記憶装置においてメモリセルをアクセスする時の
ワード線電位を、選択カラムのアクセストランジスタの
しきい値電圧Vtnと非選択カラムのアクセストランジス
タのしきい値電圧Vtn+α２の間の電位Vwlに設定した場
合である。

【００４１】まず、カラムAが選択されているときにワ
ード線３０１が選択されてメモリセル１１０をアクセス
すると、選択カラムAでは、メモリセル１１０のアクセ
ストランジスタ１０５,１０６はオンになり、メモリセ
ルの記憶ノードの状態によりビット線１０７,１０８の
いずれかのプリチャージ電荷が放電される。一方、非選
択カラムBでは、メモリセル２１０のアクセストランジ
スタ２０５,２０６のしきい値電圧は、基板バイアス効
果によりVtn+α２となるが、ワード線電位VwlがVtn+α
２よりも低いためにアクセストランジスタ２０５,２０
６は常にオフとなる。したがって、非選択カラムBのビ
ット線２０７または２０８の電荷の放電がなくなり、階
層ワード線と同様の動作時電流の削減効果が得られる。

【００４２】次に、カラムBが選択されたときも同様
に、選択カラムのメモリセルのアクセストランジスタは
オンになるが、非選択カラムのメモリセルのアクセスト
ランジスタのしきい値電圧はVtn+α２となるため、ワー
ド線電位Vwlよりも大きくなり、非選択カラムのメモリ
セルはオフとなる。したがって非選択カラムのビット線
のプリチャージ電荷の放電がなくなり、階層ワード線と
同様の動作時電流の削減効果が得られる。

【００４３】すなわち、本発明ではメモリアクセス時の
ワード線電位をVtnとVtn+αの間の電位Vwlに設定するこ
とで、アクセスするメモリセルに接続されるビット線以
外のビット線ではプリチャージ電荷が放電されないの
で、階層ワード線構成と同様に動作時電流が削減できる
とともに、非選択メモリセルのリーク電流を削減するこ
とができる。

【００４４】

【発明の効果】本発明によれば、メモリセルアレイを複
数のメモリセルブロックに分け、非選択メモリセルブロ
ックのPMOSトランジスタの基板電源を選択メモリセルブ
ロックのPMOSトランジスタの基板電位より高くなるよう
に設定し、非選択メモリセルブロックのNMOSトランジス
タの基板電源を選択メモリセルブロックのNMOSトランジ
スタの基板電位よりも低くなるように設定することによ
り、基板バイアス効果により非選択メモリセルブロック
のメモリセルのトランジスタのしきい値電圧の絶対値が
高くなるため、サブスレッショルド電流が減少するので
非選択カラムのリーク電流を削減することができるとと
もに、ビット線のプリチャージ電荷の無駄な放電による
動作時電流を削減できる。回路のオーバーヘッドは、メ
モリセルブロックの基板電位を各ブロック毎に設定する
だけなので、ブロックとロウの積の数だけのサブデコー
ダが必要な従来の技術よりも回路のオーバーヘッドを抑
えることができる。

【００４５】本発明は、特にワード線電位を、選択メモ
リセルブロックのメモリセルのトランジスタのしきい値
電圧と、非選択メモリセルブロックのメモリセルのトラ
ンジスタのしきい値電圧の中間の電位に設定すること
で、ワード線がオンの場合にも非選択メモリセルブロッ
クのアクセストランジスタがオフになるので、非選択メ
モリセルブロックのビット線のプリチャージ電流の無駄
な放電が完全に抑えられ、階層ワード線構成と同様の効
果を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置の回路
図

【図２】本実施の形態のタイミングチャート

【図３】本発明の実施の形態２の半導体記憶装置の回路
図

【図４】本発明の実施の形態３のタイミングチャート

【符号の説明】

１００カラムA ２００カラムB １０１，１０２，２０１，２０２ PMOSトランジスタ１０３〜１０６，２０３〜２０６ NMOSトランジスタ１０７，１０８，２０７，２０８ビット線１１０，１２０，１３０，２１０，２２０，２３０メ
モリセル１４０〜１４２，２４０〜２４２ PMOSトランジスタ基
板電源１５０〜１５２，２５０〜２５２ PMOSトランジスタ基
板電源３０１，３０２，３０３ワード線３０４カラムセレクタ

Claims

【特許請求の範囲】

【請求項１】６つのトランジスタで構成されるフルCM
OSスタティックRAMメモリセルを有する半導体記憶装置
において、メモリセルアレイを複数のメモリセルブロッ
クに分け、非選択メモリセルブロックのメモリセルのNM
OSトランジスタの基板電位は選択メモリセルブロックの
NMOSトランジスタの基板電位よりも低くなるように設定
し、前記非選択メモリセルブロックのメモリセルのPMOS
トランジスタの基板電位は前記選択メモリセルブロック
のPMOSトランジスタの基板電位より高くなるように設定
することを特徴とする半導体記憶装置。
【請求項２】前記メモリセルブロックはメモリセルア
レイの一度にアクセスするカラム毎に分割することを特
徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記メモリセルブロックはメモリセルア
レイの一度にアクセスするメモリセル毎に分割すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項４】ワード線電位を前記選択メモリセルのNM
OSトランジスタのしきい値電圧と前記非選択メモリセル
のNMOSトランジスタのしきい値電圧の間の電位に設定す
ることを特徴とする請求項１〜３のいずれか１項に記載
の半導体記憶装置。