JPH0793977A - 半導体メモリ装置の中間電圧発生回路 - Google Patents
半導体メモリ装置の中間電圧発生回路Info
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- JPH0793977A JPH0793977A JP6086122A JP8612294A JPH0793977A JP H0793977 A JPH0793977 A JP H0793977A JP 6086122 A JP6086122 A JP 6086122A JP 8612294 A JP8612294 A JP 8612294A JP H0793977 A JPH0793977 A JP H0793977A
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【目的】 必要とされる中間電圧を正確に、十分な駆動
能力をもって出力できる中間電圧発生回路を提供する。 【構成】 基準電圧を発生するバイアス回路とその基準
電圧に応じて動作してビット線プリチャージ用の中間電
圧を出力する駆動回路とからなる中間電圧発生回路５
０′において、バイアス回路には電圧降下回路１０から
得られるメモリアレイ用の電源電圧Ｖｃｃａを電源電圧
として供給して動作させ、駆動回路には外部電源電圧ｅ
ｘｔ．Ｖｃｃを電源電圧として供給して動作させる。バ
イアス回路がメモリアレイと同じ電圧で動作するのでメ
モリアレイで必要な中間電圧を正確に出力でき、また、
駆動回路が高電圧の外部電源電圧で動作するので内部回
路の動作に十分な駆動能力を得ることができる。
能力をもって出力できる中間電圧発生回路を提供する。 【構成】 基準電圧を発生するバイアス回路とその基準
電圧に応じて動作してビット線プリチャージ用の中間電
圧を出力する駆動回路とからなる中間電圧発生回路５
０′において、バイアス回路には電圧降下回路１０から
得られるメモリアレイ用の電源電圧Ｖｃｃａを電源電圧
として供給して動作させ、駆動回路には外部電源電圧ｅ
ｘｔ．Ｖｃｃを電源電圧として供給して動作させる。バ
イアス回路がメモリアレイと同じ電圧で動作するのでメ
モリアレイで必要な中間電圧を正確に出力でき、また、
駆動回路が高電圧の外部電源電圧で動作するので内部回
路の動作に十分な駆動能力を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、例えばビット線のような相補信号を伝達する
信号線を電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間
レベルにプリチャージするための中間電圧を供給する中
間電圧発生回路（half Vcc generator）に関するもので
ある。
し、特に、例えばビット線のような相補信号を伝達する
信号線を電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間
レベルにプリチャージするための中間電圧を供給する中
間電圧発生回路（half Vcc generator）に関するもので
ある。
【０００２】
【従来の技術】近年における半導体メモリ装置の超高集
積化によってメモリセルのサイズは非常に微細化されて
きており、それに伴って半導体メモリ装置に供給される
電源電圧Ｖｃｃもますます低くなる傾向にある。このよ
うな傾向に加えて、半導体メモリ装置のデータアクセス
高速化に対する要求も一層増している。
積化によってメモリセルのサイズは非常に微細化されて
きており、それに伴って半導体メモリ装置に供給される
電源電圧Ｖｃｃもますます低くなる傾向にある。このよ
うな傾向に加えて、半導体メモリ装置のデータアクセス
高速化に対する要求も一層増している。
【０００３】電源電圧Ｖｃｃの低電圧化は、消費電力抑
制という点では種々の利点があるものの、データアクセ
ス動作の高速化からみれば好ましくないという面をもっ
ている。したがって、これらを同時に実現するために、
半導体メモリ装置に与えられた動作環境の下でデータア
クセス動作を高速化する各種の方法が用いられている。
これらのうちの重要なものの１つに、メモリセルのデー
タを伝送するビット線を所定の電圧にプリチャージする
技術がある。これは、電源電圧Ｖｃｃが十分に高かった
ときにはビット線をその電源電圧Ｖｃｃにプリチャージ
する技術として提案されていたが、電源電圧Ｖｃｃが低
くなる傾向にある現在では、消費電力抑制及びデータア
クセス高速化の両方を満たすことを目的として、ビット
線を電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間レベ
ルにプリチャージする技術とされてこれが主流をなして
いる。このようなビット線を電源電圧Ｖｃｃと接地電圧
Ｖｓｓとの間の中間レベルにプリチャージする技術のた
めには、安定した中間電圧を供給できる構成をもった中
間電圧発生回路が必要となる。
制という点では種々の利点があるものの、データアクセ
ス動作の高速化からみれば好ましくないという面をもっ
ている。したがって、これらを同時に実現するために、
半導体メモリ装置に与えられた動作環境の下でデータア
クセス動作を高速化する各種の方法が用いられている。
これらのうちの重要なものの１つに、メモリセルのデー
タを伝送するビット線を所定の電圧にプリチャージする
技術がある。これは、電源電圧Ｖｃｃが十分に高かった
ときにはビット線をその電源電圧Ｖｃｃにプリチャージ
する技術として提案されていたが、電源電圧Ｖｃｃが低
くなる傾向にある現在では、消費電力抑制及びデータア
クセス高速化の両方を満たすことを目的として、ビット
線を電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間レベ
ルにプリチャージする技術とされてこれが主流をなして
いる。このようなビット線を電源電圧Ｖｃｃと接地電圧
Ｖｓｓとの間の中間レベルにプリチャージする技術のた
めには、安定した中間電圧を供給できる構成をもった中
間電圧発生回路が必要となる。
【０００４】この安定した中間電圧を供給する中間電圧
発生回路として、米国特許第４，６６３，５８４号に、
ＣＭＯＳプロセスを用いて実現した中間電圧発生回路が
開示されている。これを図３に示す。この図３のような
構成の中間電圧発生回路５０は、その電源電圧として図
４に示すような周辺回路用電圧降下回路２０の出力電圧
Ｖｃｃｐを使用している。
発生回路として、米国特許第４，６６３，５８４号に、
ＣＭＯＳプロセスを用いて実現した中間電圧発生回路が
開示されている。これを図３に示す。この図３のような
構成の中間電圧発生回路５０は、その電源電圧として図
４に示すような周辺回路用電圧降下回路２０の出力電圧
Ｖｃｃｐを使用している。
【０００５】中間電圧発生回路５０は、周辺回路用電源
電圧Ｖｃｃｐに対応して第１及び第２基準電圧を発生す
るバイアス回路５１と、その第１及び第２基準電圧に基
づいて中間電圧ＶM を出力する駆動回路５２とから構成
される。
電圧Ｖｃｃｐに対応して第１及び第２基準電圧を発生す
るバイアス回路５１と、その第１及び第２基準電圧に基
づいて中間電圧ＶM を出力する駆動回路５２とから構成
される。
【０００６】バイアス回路５１は、ＮＭＯＳトランジス
タＱ１、Ｑ６及びＰＭＯＳトランジスタＱ２、Ｑ５を周
辺回路用電源電圧Ｖｃｃｐ端と接地電圧Ｖｓｓ端との間
に直列に接続した構造を有している。トランジスタＱ１
のゲートとドレインは第１基準電圧を出力するノードｎ
１に共に接続され、このノードｎ１が周辺回路用電源電
圧Ｖｃｃｐ端にトランジスタＱ５を介してつながれてい
る。そして、トランジスタＱ２のソースはノードｎ３で
トランジスタＱ１のソースと接続され、そのゲートとド
レインは第２基準電圧を出力するノードｎ２に共に接続
されており、このノードｎ２がトランジスタＱ６を介し
て接地電圧Ｖｓｓ端につながれている。さらに、トラン
ジスタＱ２のチャネルにはノードｎ３からバックバイア
スが加えられる。また、トランジスタＱ５のゲートには
接地電圧Ｖｓｓが印加され、トランジスタＱ６のゲート
には外部電源電圧ｅｘｔ．Ｖｃｃが印加されている。
タＱ１、Ｑ６及びＰＭＯＳトランジスタＱ２、Ｑ５を周
辺回路用電源電圧Ｖｃｃｐ端と接地電圧Ｖｓｓ端との間
に直列に接続した構造を有している。トランジスタＱ１
のゲートとドレインは第１基準電圧を出力するノードｎ
１に共に接続され、このノードｎ１が周辺回路用電源電
圧Ｖｃｃｐ端にトランジスタＱ５を介してつながれてい
る。そして、トランジスタＱ２のソースはノードｎ３で
トランジスタＱ１のソースと接続され、そのゲートとド
レインは第２基準電圧を出力するノードｎ２に共に接続
されており、このノードｎ２がトランジスタＱ６を介し
て接地電圧Ｖｓｓ端につながれている。さらに、トラン
ジスタＱ２のチャネルにはノードｎ３からバックバイア
スが加えられる。また、トランジスタＱ５のゲートには
接地電圧Ｖｓｓが印加され、トランジスタＱ６のゲート
には外部電源電圧ｅｘｔ．Ｖｃｃが印加されている。
【０００７】駆動回路５２は、ＮＭＯＳトランジスタＱ
３及びＰＭＯＳトランジスタＱ４を周辺回路用電源電圧
Ｖｃｃｐから接地電圧Ｖｓｓへ直列に接続した構造を有
している。トランジスタＱ３のゲートは前記ノードｎ１
に接続され、ドレインは周辺回路用電源電圧Ｖｃｃｐ端
に接続される。また、トランジスタＱ４のゲートは前記
ノードｎ２に、ソースはトランジスタＱ３のソースと共
にノードｎ４に、そしてドレインは接地電圧Ｖｓｓ端に
それぞれ接続される。この駆動回路５２のノードｎ４か
ら周辺回路用電源電圧Ｖｃｃｐと接地電圧Ｖｓｓとの間
のレベルの中間電圧ＶM が出力される。
３及びＰＭＯＳトランジスタＱ４を周辺回路用電源電圧
Ｖｃｃｐから接地電圧Ｖｓｓへ直列に接続した構造を有
している。トランジスタＱ３のゲートは前記ノードｎ１
に接続され、ドレインは周辺回路用電源電圧Ｖｃｃｐ端
に接続される。また、トランジスタＱ４のゲートは前記
ノードｎ２に、ソースはトランジスタＱ３のソースと共
にノードｎ４に、そしてドレインは接地電圧Ｖｓｓ端に
それぞれ接続される。この駆動回路５２のノードｎ４か
ら周辺回路用電源電圧Ｖｃｃｐと接地電圧Ｖｓｓとの間
のレベルの中間電圧ＶM が出力される。
【０００８】図３に示す回路の動作特性において、トラ
ンジスタＱ１とＱ２のサイズ比、すなわち抵抗比を調整
することでノードｎ３の電圧が１／２Ｖｃｃｐとされ、
このとき、ノードｎ１の電圧は１／２Ｖｃｃｐ＋ＶtQ1
（ＶtQ1 はトランジスタＱ１のしきい電圧）となり、ノ
ードｎ２の電圧は１／２Ｖｃｃｐ−ＶtQ2 （ＶtQ2 はト
ランジスタＱ２のしきい電圧）となる。このようなバイ
アス状態により、トランジスタＱ３のゲート電圧は１／
２Ｖｃｃｐ＋ＶtQ1 、ドレイン電圧は電源電圧Ｖｃｃｐ
となってトランジスタＱ３が導通し、また、トランジス
タＱ４のゲート電圧は１／２Ｖｃｃｐ−ＶtQ2 、ドレイ
ン電圧は接地電圧ＶｓｓとなってトランジスタＱ４が導
通する。それにより、ノードｎ４の電圧レベルはトラン
ジスタＱ３、Ｑ４の抵抗比に従って中間電圧ＶM を維持
するようになる。この場合、例えばノードｎ４の電圧が
１／２Ｖｃｃｐより高くなると、トランジスタＱ４がよ
り強く導通してノードｎ４の電圧を接地電圧Ｖｓｓへデ
ィスチャージすることにより、ノードｎ４の電圧は１／
２Ｖｃｃｐを維持する。
ンジスタＱ１とＱ２のサイズ比、すなわち抵抗比を調整
することでノードｎ３の電圧が１／２Ｖｃｃｐとされ、
このとき、ノードｎ１の電圧は１／２Ｖｃｃｐ＋ＶtQ1
（ＶtQ1 はトランジスタＱ１のしきい電圧）となり、ノ
ードｎ２の電圧は１／２Ｖｃｃｐ−ＶtQ2 （ＶtQ2 はト
ランジスタＱ２のしきい電圧）となる。このようなバイ
アス状態により、トランジスタＱ３のゲート電圧は１／
２Ｖｃｃｐ＋ＶtQ1 、ドレイン電圧は電源電圧Ｖｃｃｐ
となってトランジスタＱ３が導通し、また、トランジス
タＱ４のゲート電圧は１／２Ｖｃｃｐ−ＶtQ2 、ドレイ
ン電圧は接地電圧ＶｓｓとなってトランジスタＱ４が導
通する。それにより、ノードｎ４の電圧レベルはトラン
ジスタＱ３、Ｑ４の抵抗比に従って中間電圧ＶM を維持
するようになる。この場合、例えばノードｎ４の電圧が
１／２Ｖｃｃｐより高くなると、トランジスタＱ４がよ
り強く導通してノードｎ４の電圧を接地電圧Ｖｓｓへデ
ィスチャージすることにより、ノードｎ４の電圧は１／
２Ｖｃｃｐを維持する。
【０００９】一方、図４に示すように、半導体メモリ装
置は通常、外部電源電圧ｅｘｔ．Ｖｃｃより低い内部電
源電圧Ｖｃｃａ、Ｖｃｃｐをそれぞれ供給するアレイ用
電圧降下回路１０と周辺回路用電圧降下回路２０とを備
えている。アレイ用電圧降下回路１０はメモリアレイ回
路３０に電源電圧Ｖｃｃａを出力し、また、周辺回路用
電圧降下回路２０は周辺回路４０と中間電圧発生回路５
０に電源電圧Ｖｃｃｐを出力する。そして、中間電圧発
生回路５０は中間電圧ＶM をメモリアレイ回路３０に出
力する。
置は通常、外部電源電圧ｅｘｔ．Ｖｃｃより低い内部電
源電圧Ｖｃｃａ、Ｖｃｃｐをそれぞれ供給するアレイ用
電圧降下回路１０と周辺回路用電圧降下回路２０とを備
えている。アレイ用電圧降下回路１０はメモリアレイ回
路３０に電源電圧Ｖｃｃａを出力し、また、周辺回路用
電圧降下回路２０は周辺回路４０と中間電圧発生回路５
０に電源電圧Ｖｃｃｐを出力する。そして、中間電圧発
生回路５０は中間電圧ＶM をメモリアレイ回路３０に出
力する。
【００１０】このような構成においては、中間電圧発生
回路５０に印加される電源電圧がＶｃｃｐなので出力さ
れる中間電圧ＶM は１／２Ｖｃｃｐであり、一方、メモ
リアレイ回路３０に必要な中間電圧は１／２Ｖｃｃａで
ある。したがって、アレイ用電源電圧Ｖｃｃａと周辺回
路用電源電圧Ｖｃｃｐの電圧レベルが同じ場合には問題
はないが、ＶｃｃａとＶｃｃｐの各電圧レベルが異なる
場合には、必要な中間電圧１／２Ｖｃｃａを出力し難い
という問題がある。つまり、中間電圧発生回路５０に電
源電圧Ｖｃｃｐを用いるために、必要な中間電圧１／２
Ｖｃｃａを正確に出力できない可能性がある。さらに、
図３のような中間電圧発生回路５０では比較的低い電圧
の電源電圧Ｖｃｃｐを用いて中間電圧ＶM を発生するの
で、その出力駆動能力が不足しがちである。
回路５０に印加される電源電圧がＶｃｃｐなので出力さ
れる中間電圧ＶM は１／２Ｖｃｃｐであり、一方、メモ
リアレイ回路３０に必要な中間電圧は１／２Ｖｃｃａで
ある。したがって、アレイ用電源電圧Ｖｃｃａと周辺回
路用電源電圧Ｖｃｃｐの電圧レベルが同じ場合には問題
はないが、ＶｃｃａとＶｃｃｐの各電圧レベルが異なる
場合には、必要な中間電圧１／２Ｖｃｃａを出力し難い
という問題がある。つまり、中間電圧発生回路５０に電
源電圧Ｖｃｃｐを用いるために、必要な中間電圧１／２
Ｖｃｃａを正確に出力できない可能性がある。さらに、
図３のような中間電圧発生回路５０では比較的低い電圧
の電源電圧Ｖｃｃｐを用いて中間電圧ＶM を発生するの
で、その出力駆動能力が不足しがちである。
【００１１】
【発明が解決しようとする課題】したがって本発明の目
的は、必要とされる正確な中間電圧を十分な駆動能力で
出力できるような中間電圧発生回路を提供することにあ
る。
的は、必要とされる正確な中間電圧を十分な駆動能力で
出力できるような中間電圧発生回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明は、中間電圧発生回路について、バイア
ス回路と駆動回路とに異なる電源電圧をそれぞれ供給し
て動作させることを特徴とし、特に、バイアス回路に対
してはメモリアレイ回路用の電源電圧を供給し、駆動回
路に対しては十分な駆動能力を得られるように内部回路
用に電圧降下させる前の外部電源電圧を供給するもので
ある。
るために本発明は、中間電圧発生回路について、バイア
ス回路と駆動回路とに異なる電源電圧をそれぞれ供給し
て動作させることを特徴とし、特に、バイアス回路に対
してはメモリアレイ回路用の電源電圧を供給し、駆動回
路に対しては十分な駆動能力を得られるように内部回路
用に電圧降下させる前の外部電源電圧を供給するもので
ある。
【００１３】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１４】この例の特徴は、図１に示すように、中間
電圧発生回路のバイアス回路５１′と駆動回路５２′
に、メモリアレイ回路３０に供給される電源電圧Ｖｃｃ
ａと外部電源電圧ｅｘｔ．Ｖｃｃをそれぞれ供給する点
にある。しかしながらこれは、本発明による中間電圧発
生回路において、バイアス回路と駆動回路が異なる電源
電圧を使用することを示すための例示に過ぎず、当該分
野で通常の知識を有する者であれば、これら電源電圧と
は違う他の電圧を使用しても実施可能であるのは容易に
理解できるであろう。
電圧発生回路のバイアス回路５１′と駆動回路５２′
に、メモリアレイ回路３０に供給される電源電圧Ｖｃｃ
ａと外部電源電圧ｅｘｔ．Ｖｃｃをそれぞれ供給する点
にある。しかしながらこれは、本発明による中間電圧発
生回路において、バイアス回路と駆動回路が異なる電源
電圧を使用することを示すための例示に過ぎず、当該分
野で通常の知識を有する者であれば、これら電源電圧と
は違う他の電圧を使用しても実施可能であるのは容易に
理解できるであろう。
【００１５】図１は、本発明による中間電圧発生回路５
０′を使用した半導体メモリ装置の実施例をブロック構
成図で示している。よく知られているように今後の半導
体メモリ装置では内部電源電圧を使用する技術が採用さ
れていくのは明らかで、この技術は、図１に示すよう
に、チップ外部（すなわちシステム）から供給される外
部電源電圧をチップ内部で所定のレベルに電圧降下させ
て内部回路の電源電圧として使用するものである。その
際、アレイ用電圧降下回路１０の出力電圧Ｖｃｃａと周
辺回路用電圧降下回路２０の出力電圧Ｖｃｃｐは、回路
の設計に応じて同じ電圧か、あるいは異なる電圧とする
ことができる。したがって、アレイ用電源電圧Ｖｃｃａ
と周辺回路用電源電圧Ｖｃｃｐが同じ電圧である場合に
は、中間電圧発生回路５０′の一方の電源電圧としてＶ
ｃｃｐを使用することもできる。一方、中間電圧発生回
路５０′の他方の電源電圧としては、駆動能力を十分な
ものとできるよう比較的高い電圧レベルをもっており、
加えて、電源電圧として供給し易い外部電源電圧ｅｘ
ｔ．Ｖｃｃを使用するのがよい。
０′を使用した半導体メモリ装置の実施例をブロック構
成図で示している。よく知られているように今後の半導
体メモリ装置では内部電源電圧を使用する技術が採用さ
れていくのは明らかで、この技術は、図１に示すよう
に、チップ外部（すなわちシステム）から供給される外
部電源電圧をチップ内部で所定のレベルに電圧降下させ
て内部回路の電源電圧として使用するものである。その
際、アレイ用電圧降下回路１０の出力電圧Ｖｃｃａと周
辺回路用電圧降下回路２０の出力電圧Ｖｃｃｐは、回路
の設計に応じて同じ電圧か、あるいは異なる電圧とする
ことができる。したがって、アレイ用電源電圧Ｖｃｃａ
と周辺回路用電源電圧Ｖｃｃｐが同じ電圧である場合に
は、中間電圧発生回路５０′の一方の電源電圧としてＶ
ｃｃｐを使用することもできる。一方、中間電圧発生回
路５０′の他方の電源電圧としては、駆動能力を十分な
ものとできるよう比較的高い電圧レベルをもっており、
加えて、電源電圧として供給し易い外部電源電圧ｅｘ
ｔ．Ｖｃｃを使用するのがよい。
【００１６】このような思想に基づき図１に示す実施例
においては、中間電圧発生回路５０′の一方の電源電圧
としてアレイ用電源電圧Ｖｃｃａを、他方の電源電圧と
して外部電源電圧ｅｘｔ．Ｖｃｃを使用している。ただ
し、先に述べたように本発明はこれに限られるものでは
なく、本発明による中間電圧発生回路は、その電源電圧
として相互に異なる２つの電源を用いるという特徴をも
つものである。
においては、中間電圧発生回路５０′の一方の電源電圧
としてアレイ用電源電圧Ｖｃｃａを、他方の電源電圧と
して外部電源電圧ｅｘｔ．Ｖｃｃを使用している。ただ
し、先に述べたように本発明はこれに限られるものでは
なく、本発明による中間電圧発生回路は、その電源電圧
として相互に異なる２つの電源を用いるという特徴をも
つものである。
【００１７】図２は、図１の構成に基づく中間電圧発生
回路５０′の回路例を示す。この例は、本発明の容易な
理解のため、図３に示した従来技術に対し本発明に従っ
て電源電圧を印加するようにした回路である。すなわ
ち、中間電圧発生回路５０′は、図１のアレイ用電圧降
下回路１０の出力電圧Ｖｃｃａを電源電圧とするバイア
ス回路５１′と、外部電源電圧ｅｘｔ．Ｖｃｃを電源電
圧とする駆動回路５２′とから構成されている。このよ
うにバイアス回路５１′にアレイ用電源電圧Ｖｃｃａを
用いることで、メモリアレイ回路３０の電源電圧に対応
した正確な基準電圧をノードｎ１、ｎ２から発生させる
ことができる。
回路５０′の回路例を示す。この例は、本発明の容易な
理解のため、図３に示した従来技術に対し本発明に従っ
て電源電圧を印加するようにした回路である。すなわ
ち、中間電圧発生回路５０′は、図１のアレイ用電圧降
下回路１０の出力電圧Ｖｃｃａを電源電圧とするバイア
ス回路５１′と、外部電源電圧ｅｘｔ．Ｖｃｃを電源電
圧とする駆動回路５２′とから構成されている。このよ
うにバイアス回路５１′にアレイ用電源電圧Ｖｃｃａを
用いることで、メモリアレイ回路３０の電源電圧に対応
した正確な基準電圧をノードｎ１、ｎ２から発生させる
ことができる。
【００１８】そして、駆動回路５２′内のトランジスタ
Ｑ３のゲートにはノードｎ１の電圧が、そのドレインに
は外部電源電圧ｅｘｔ．Ｖｃｃがそれぞれ供給され、さ
らにそのソースがノードｎ４に接続されて中間電圧ＶM
が出力される。したがって、トランジスタＱ３のドレイ
ン−ソース間電圧Ｖdsは大きくなり、トランジスタＱ３
のチャネルを介して、図３のような従来技術に比べてよ
り多くの電流を流すことが可能となるので、トランジス
タＱ３の駆動能力がかなり大きくなる。
Ｑ３のゲートにはノードｎ１の電圧が、そのドレインに
は外部電源電圧ｅｘｔ．Ｖｃｃがそれぞれ供給され、さ
らにそのソースがノードｎ４に接続されて中間電圧ＶM
が出力される。したがって、トランジスタＱ３のドレイ
ン−ソース間電圧Ｖdsは大きくなり、トランジスタＱ３
のチャネルを介して、図３のような従来技術に比べてよ
り多くの電流を流すことが可能となるので、トランジス
タＱ３の駆動能力がかなり大きくなる。
【００１９】これについて更に説明する。バイアス回路
５１′において、ＮＭＯＳトランジスタＱ１とＰＭＯＳ
トランジスタＱ２のサイズ比、すなわち抵抗比を調整す
ることでノードｎ３の電圧が１／２Ｖｃｃａとされ、そ
れにより、ノードｎ１の電圧は１／２Ｖｃｃａ＋ＶtQ1
となり、ノードｎ２の電圧は１／２Ｖｃｃａ−ＶtQ2と
なる。このようなバイアス状態で、トランジスタＱ３の
ゲート電圧は１／２Ｖｃｃａ＋ＶtQ1 、ドレイン電圧は
ｅｘｔ．Ｖｃｃとなり、またトランジスタＱ４のゲート
電圧は１／２Ｖｃｃａ−ＶtQ2 、ドレイン電圧はＶｓｓ
となる。したがってトランジスタＱ３、Ｑ４は共に導通
し、これらトランジスタＱ３、Ｑ４のチャネル抵抗比の
調節によりノードｎ４の電圧は１／２Ｖｃｃａとなる。
つまり、外部電源電圧ｅｘｔ．Ｖｃｃはノードｎ４のバ
イアス条件に影響しない。
５１′において、ＮＭＯＳトランジスタＱ１とＰＭＯＳ
トランジスタＱ２のサイズ比、すなわち抵抗比を調整す
ることでノードｎ３の電圧が１／２Ｖｃｃａとされ、そ
れにより、ノードｎ１の電圧は１／２Ｖｃｃａ＋ＶtQ1
となり、ノードｎ２の電圧は１／２Ｖｃｃａ−ＶtQ2と
なる。このようなバイアス状態で、トランジスタＱ３の
ゲート電圧は１／２Ｖｃｃａ＋ＶtQ1 、ドレイン電圧は
ｅｘｔ．Ｖｃｃとなり、またトランジスタＱ４のゲート
電圧は１／２Ｖｃｃａ−ＶtQ2 、ドレイン電圧はＶｓｓ
となる。したがってトランジスタＱ３、Ｑ４は共に導通
し、これらトランジスタＱ３、Ｑ４のチャネル抵抗比の
調節によりノードｎ４の電圧は１／２Ｖｃｃａとなる。
つまり、外部電源電圧ｅｘｔ．Ｖｃｃはノードｎ４のバ
イアス条件に影響しない。
【００２０】このように、外部電源電圧ｅｘｔ．Ｖｃｃ
を駆動回路５２′に使用することでトランジスタＱ３の
ドレイン−ソース間電圧Ｖdsが大きくなり、このトラン
ジスタＱ３にかかる電圧Ｖdsに比例してトランジスタＱ
３のチャネルを介してより多くの電流ＩDSを流すことが
できるので、中間電圧発生回路５０′の駆動能力を増加
させ得る。それにより、半導体メモリ装置のパワーアッ
プ（電源ＯＮ）に際して所望の中間電圧を迅速に出力で
き、また内部回路の動作に際して十分な電流を供給でき
るので、動作速度が向上するうえ、正確な中間電圧を得
られるようになり、特にビット線センスアンプの動作マ
ージン等を向上させられ、メモリセルのリフレッシュ特
性の改善、誤動作の減少を可能とする。
を駆動回路５２′に使用することでトランジスタＱ３の
ドレイン−ソース間電圧Ｖdsが大きくなり、このトラン
ジスタＱ３にかかる電圧Ｖdsに比例してトランジスタＱ
３のチャネルを介してより多くの電流ＩDSを流すことが
できるので、中間電圧発生回路５０′の駆動能力を増加
させ得る。それにより、半導体メモリ装置のパワーアッ
プ（電源ＯＮ）に際して所望の中間電圧を迅速に出力で
き、また内部回路の動作に際して十分な電流を供給でき
るので、動作速度が向上するうえ、正確な中間電圧を得
られるようになり、特にビット線センスアンプの動作マ
ージン等を向上させられ、メモリセルのリフレッシュ特
性の改善、誤動作の減少を可能とする。
【００２１】本発明の実施例として、中間電圧発生回路
５０′のバイアス回路５１′と駆動回路５２′に印加さ
れる電源電圧として、それぞれアレイ用電源電圧Ｖｃｃ
ａと外部電源電圧ｅｘｔ．Ｖｃｃを使用した例を述べ
た。これは、バイアス回路５１′と駆動回路５２′とが
相互に異なる電源電圧を有する一例を示すもので、その
他にも、異なる電源電圧を使用するという条件を有する
各種の形態が可能である。また上記実施例では図３のよ
うな従来の中間電圧発生回路５０に適用したものを説明
したが、その他の構成をもつ中間電圧発生回路に適用す
ることも可能であるのは勿論である。また上記実施例で
は駆動回路５２′の電源電圧として外部電源電圧ｅｘ
ｔ．Ｖｃｃを使用したが、これは例えば電圧昇圧回路か
ら出力されるような外部電源電圧を昇圧した電圧を有す
る他の電源電圧を使用しても同じ効果を期待できる。
尚、特許請求の範囲に記載された用語は、発明の詳細な
説明の全般にわたって定義されるものである。
５０′のバイアス回路５１′と駆動回路５２′に印加さ
れる電源電圧として、それぞれアレイ用電源電圧Ｖｃｃ
ａと外部電源電圧ｅｘｔ．Ｖｃｃを使用した例を述べ
た。これは、バイアス回路５１′と駆動回路５２′とが
相互に異なる電源電圧を有する一例を示すもので、その
他にも、異なる電源電圧を使用するという条件を有する
各種の形態が可能である。また上記実施例では図３のよ
うな従来の中間電圧発生回路５０に適用したものを説明
したが、その他の構成をもつ中間電圧発生回路に適用す
ることも可能であるのは勿論である。また上記実施例で
は駆動回路５２′の電源電圧として外部電源電圧ｅｘ
ｔ．Ｖｃｃを使用したが、これは例えば電圧昇圧回路か
ら出力されるような外部電源電圧を昇圧した電圧を有す
る他の電源電圧を使用しても同じ効果を期待できる。
尚、特許請求の範囲に記載された用語は、発明の詳細な
説明の全般にわたって定義されるものである。
【００２２】
【発明の効果】以上述べてきたように本発明は、中間電
圧発生回路において、メモリアレイ回路に印加される電
源電圧をバイアス回路の電源電圧とすると共に、より多
い電流供給量得られる高い電源電圧を駆動回路に印加す
るようにしたことで、正確な中間電圧を発生でき、駆動
能力の大きい中間電圧発生回路を実現することができ
る。その結果、セルアレイ内のビット線プリチャージ等
をより高速に実行できるようになり、ビット線センスア
ンプのセンシング動作等をさらに高速化することが可能
となる。
圧発生回路において、メモリアレイ回路に印加される電
源電圧をバイアス回路の電源電圧とすると共に、より多
い電流供給量得られる高い電源電圧を駆動回路に印加す
るようにしたことで、正確な中間電圧を発生でき、駆動
能力の大きい中間電圧発生回路を実現することができ
る。その結果、セルアレイ内のビット線プリチャージ等
をより高速に実行できるようになり、ビット線センスア
ンプのセンシング動作等をさらに高速化することが可能
となる。
【図１】本発明による中間電圧発生回路への電源電圧供
給方法の一例を示す半導体メモリ装置のブロック構成
図。
給方法の一例を示す半導体メモリ装置のブロック構成
図。
【図２】本発明による中間電圧発生回路の実施例を示す
回路図。
回路図。
【図３】従来技術による中間電圧発生回路を示す回路
図。
図。
【図４】従来の中間電圧発生回路への電源電圧供給関係
を示す半導体メモリ装置のブロック構成図。
を示す半導体メモリ装置のブロック構成図。
５０′ 中間電圧発生回路 ５１′ バイアス回路 ５２′ 駆動回路 Ｖｃｃａ アレイ用電源電圧 Ｖｃｃｐ 周辺回路用電源電圧 ｅｘｔ．Ｖｃｃ 外部電源電圧 ＶM 中間電圧
Claims (5)
- 【請求項１】 所定の電圧レベルを有する第１電源が電
源電圧として供給されて基準電圧を出力するバイアス回
路と、第１電源とは異なる電圧レベルを有する第２電源
が電源電圧として供給され、バイアス回路からの基準電
圧に応じて動作して第１電源の電圧と接地電圧との間の
中間電圧を出力する駆動回路とを備えることを特徴とす
る半導体メモリ装置の中間電圧発生回路。 - 【請求項２】 第２電源の電圧が第１電源の電圧より高
くされている請求項１記載の中間電圧発生回路。 - 【請求項３】 第１電源が半導体メモリ装置外部から供
給される外部電源電圧を電圧降下させてメモリアレイ回
路用とした内部電源電圧で、第２電源が前記外部電源電
圧である請求項２記載の中間電圧発生回路。 - 【請求項４】 装置外部から供給される外部電源電圧と
共に、メモリアレイ用にアレイ用電源電圧を使用するよ
うになった半導体メモリ装置において、アレイ用電源電
圧を電源電圧として基準電圧を出力するバイアス回路
と、外部電源電圧を電源電圧とし、バイアス回路からの
基準電圧に応じて動作してビット線プリチャージ用の中
間電圧を出力する駆動回路とからなる中間電圧発生回路
を備えることを特徴とする半導体メモリ装置。 - 【請求項５】 アレイ用電源電圧が外部電源電圧を電圧
降下させて得たものである請求項４記載の中間電圧発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P6990 | 1993-04-26 | ||
| KR930006990 | 1993-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793977A true JPH0793977A (ja) | 1995-04-07 |
Family
ID=19354453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6086122A Pending JPH0793977A (ja) | 1993-04-26 | 1994-04-25 | 半導体メモリ装置の中間電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5682117A (ja) |
| JP (1) | JPH0793977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449208B1 (en) | 2001-02-05 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of switching reference voltage for generating intermediate voltage |
| JP2007305294A (ja) * | 2007-06-22 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置、半導体メモリ装置及び半導体メモリセル |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3963990B2 (ja) * | 1997-01-07 | 2007-08-22 | 株式会社ルネサステクノロジ | 内部電源電圧発生回路 |
| KR100336751B1 (ko) * | 1999-07-28 | 2002-05-13 | 박종섭 | 전압 조정회로 |
| IT1315805B1 (it) * | 2000-01-20 | 2003-03-26 | St Microelectronics Srl | Generatore di tensioni in un circuito integrato di tipo mos. |
| US6661279B2 (en) * | 2001-04-11 | 2003-12-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage |
| US8773920B2 (en) * | 2012-02-21 | 2014-07-08 | International Business Machines Corporation | Reference generator with programmable M and B parameters and methods of use |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3053997A (en) * | 1959-09-18 | 1962-09-11 | Richard S C Cobbold | Transistor emitter follower with saturation control means |
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| JPS6184054A (ja) * | 1984-09-27 | 1986-04-28 | シーメンス、アクチエンゲゼルシヤフト | 集積ｍｏｓ回路 |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
| JP3381937B2 (ja) * | 1992-05-22 | 2003-03-04 | 株式会社東芝 | 中間電位発生回路 |
-
1994
- 1994-04-25 JP JP6086122A patent/JPH0793977A/ja active Pending
-
1996
- 1996-06-03 US US08/660,213 patent/US5682117A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449208B1 (en) | 2001-02-05 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of switching reference voltage for generating intermediate voltage |
| JP2007305294A (ja) * | 2007-06-22 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置、半導体メモリ装置及び半導体メモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| US5682117A (en) | 1997-10-28 |
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Legal Events
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| RD03 | Notification of appointment of power of attorney |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041130 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050603 |