JP3963990B2 - 内部電源電圧発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置において内部電源電圧を発生させる回路に関するものである。
【0002】
【従来の技術】
半導体の微細化とともに、トランジスタなどのデバイスの信頼性確保のために電源電圧を下げる必要が生じてきた。ところが、スタティックランダムアクセスメモリ(SRAM)は製品寿命が長い一方、外部電源電圧は今後も当分5.0Vのままと考えられる。そこで、5.0Vの外部電源電圧を降圧して内部電源電圧を発生させる回路が必要となる。ここで、SRAM、特に低消費電力のSRAMでは内部電源電圧発生回路自身が消費する電流も大きくなり問題となる。そこで、電流消費の少ない、あるいは電流消費の全くない内部電源電圧発生回路が考案されている。
【0003】
図30は、従来のSRAM用内部電源電圧発生回路(降圧回路)の構成を示す回路図である。図30に示されるように、この内部電源電圧発生回路は、ソースが内部電源ノード31に、ドレインが外部電源ノード30に接続され、ゲートとドレインが接続されるNチャネルMOSトランジスタNT1から構成される。
【0004】
図31は、図30に示される従来の内部電源電圧発生回路の動作を示す図である。外部電源ノード30に外部電源電圧Vccが与えられると、内部電源ノード31には、降圧されないとき直線32で示されるように電圧が発生されるのに対して、実際には破線で示されるように、NチャネルMOSトランジスタNT1のしきい値電圧Vth(NMOS)分だけ低い電圧Vcc−Vth(NMOS)が発生される。
【0005】
なお、このときのしきい値電圧Vth(NMOS)は、NチャネルMOSトランジスタNT1のソースが0Vから上昇している分バックゲート電圧(バックゲートノードとソース間の電位差)が大きくなっており、しきい値電圧Vth(NMOS)も大きくなっている。
【0006】
現在のごく普通の電源電圧5VのSRAMプロセスでは、バックゲート電圧が0Vのときしきい値電圧Vth(NMOS)は0.7Vである。また、図30に示されるNチャネルMOSトランジスタNT1の外部電源ノード30に5.0Vの電圧をかけると、内部電源ノード31は約3.5V付近になる。この場合、バックゲート電圧は−3.5Vとなり、しきい値電圧Vth(NMOS)は約1.5Vとなる。
【0007】
【発明が解決しようとする課題】
図30に示される内部電源電圧発生回路は、降圧幅が約1.5Vで決まっており、微細化の進展により最新のウェハプロセスでは5Vから1.5V下げた3.5Vでも電圧が高すぎる。ここで、しきい値電圧Vth(NMOS)を上げることで降圧幅を上げることは可能だが、単純にNチャネルMOSトランジスタのしきい値電圧Vth(NMOS)を上げてしまうと、チップ内のすべてのNチャネルMOSトランジスタのしきい値電圧Vth(NMOS)が上がってしまい、デバイスの性能が大幅に低下してしまう。また、降圧用のNチャネルMOSトランジスタのしきい値電圧Vth(NMOS)を上げるためには工程の追加が必要であり、コストの増大につながる。
【0008】
本発明は、このような問題を解消するためになされたもので、降圧幅を増大させるとともに、広い範囲の電圧において外部電源電圧Vccの変動の影響を受けにくい内部電源電圧を発生させる内部電源電圧発生回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
請求項1に係る内部電源電圧発生回路は、周辺回路の電圧を供給する第1の内部電源ノードと、メモリセルに電圧を供給する第2の内部電源ノードを含む半導体記憶装置に備えられるものであって、外部電源ノードと第1の内部電源ノードとの間に接続された第1のNチャネルMOSトランジスタと、外部電源ノードと第1のNチャネルMOSトランジスタのゲートとの間に接続された第1の抵抗素子と、第1のNチャネルMOSトランジスタのゲートと接地ノードとの間に直列に接続された少なくとも1つの第1のダイオード素子と、外部電源ノードと第2の内部電源ノードとの間に接続された第2のNチャネルMOSトランジスタと、外部電源ノードと第2のNチャネルMOSトランジスタのゲートとの間に接続された第2の抵抗素子と、第2のNチャネルMOSトランジスタのゲートと接地ノードとの間に直列に接続された少なくとも1つの第2のダイオード素子と、外部電源ノードと第2の内部電源ノードとの間に接続された第1のPチャネルMOSトランジスタと、外部電源ノードと第1のPチャネルMOSトランジスタのゲートとの間に接続される第2のPチャネルMOSトランジスタと、第1のPチャネルMOSトランジスタのゲートと接地ノードとの間に接続される第3の抵抗素子と、外部電源ノードと第2のPチャネルMOSトランジスタのゲートとの間に接続される第4の抵抗素子と、第2のPチャネルMOSトランジスタのゲートと接地ノードとの間に接続される第5の抵抗素子とを備えるものである。
【0023】
請求項2に係る内部電源電圧発生回路は、外部電源ノードと内部電源ノードとの間に接続され、かつ、ゲートとドレインが接続される第1のNチャネルMOSトランジスタと、第1のNチャネルMOSトランジスタのソースと第1のNチャネルMOSトランジスタのバックゲートとの間に接続される第1の抵抗素子と、第1のNチャネルMOSトランジスタのバックゲートと接地ノードとの間に接続される第2のNチャネルMOSトランジスタと、外部電源ノードと第2のNチャネルMOSトランジスタのゲートとの間に接続される第2の抵抗素子と、第2のNチャネルMOSトランジスタのゲートと接地ノードとの間に接続される第3の抵抗素子とを備えるものである。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0025】
[実施の形態1]
図1は、本発明の実施の形態1に係る内部電源電圧発生回路の構成を示す回路図である。
【0026】
図1に示されるように、この内部電源電圧発生回路は、外部電源ノード30と内部電源ノード31との間に接続されたNチャネルMOSトランジスタのNT2と、外部電源ノード30とNチャネルMOSトランジスタNT2のゲートとの間に接続された抵抗素子Rと、NチャネルMOSトランジスタNT2のゲートと接地ノードとの間に直列に接続された5つのダイオード接続されたPチャネルMOSトランジスタPT1〜PT5とを備え、降圧用NチャネルMOSトランジスタのゲートを、抵抗素子Rと5段に直列接続したPチャネルMOSトランジスタPT1〜PT5で制御するものである。
【0027】
ここで、図2(a)は、図1の抵抗素子Rとして従来用いられるポリシリコン高抵抗素子の構造を示す平面図である。また、図2(b)は、図2(a)のIIにおける断面図である。
【0028】
図2(a),図2(b)を参照して、抵抗素子Rとしてのポリシリコン高抵抗素子は、メタル配線3、コンタクトホール5、ポリシリコン7からなる。ポリシリコン7は、ポリシリコン(抵抗部)7aとポリシリコン(配線部)7bからなる。ポリシリコン(配線部)7bは、酸化膜などの絶縁膜19に形成されたコンタクトホール5を介してメタル配線3に接続される。ここで、コンタクトホール5には、メタルなどの導電層が形成されている。
【0029】
このように、ポリシリコン7をコンタクトホール5を介してメタル配線3に接続することにより、抵抗素子Rとしてのポリシリコン抵抗を形成する。
【0030】
一般に、ポリシリコン(抵抗部)7aの抵抗値は、その長さLに比例し、幅Wに反比例する。すなわち、ポリシリコン(抵抗部)7aの抵抗値は、長さLの幅Wに対する比L/Wで決定される。
【0031】
ところが、近年のSRAMでは、メモリセルの負荷として上記ポリシリコン高抵抗素子を使わず、替わって薄膜トランジスタ(TFT)を使用している。
【0032】
図3(a)はTFTの平面図であり、図3(b)は図3(a)におけるIIIでの断面図である。 また、図3(c)は、図3(b)に示されるチャネルCの拡大図である。
【0033】
図3(a),図3(b),図3(c)を参照して、TFTは、ポリシリコン9,11およびゲート絶縁膜17により構成される。ポリシリコン9は、ドレインD、チャネルCおよびソースSからなる。ポリシリコン11の一部は、ゲートGである。ゲート絶縁膜17は、たとえば、ゲート酸化膜である。TFTを抵抗素子Rとして用いる場合は、メタル配線3、コンタクトホール5,21,23、ポリシリコン9,11,13およびゲート絶縁膜17を一体として考える。
【0034】
図3(c)に示されるように、ポリシリコン11の上にはゲート絶縁膜17が形成される。ゲート絶縁膜17の上にはポリシリコン9が形成される。ポリシリコン9のドレインDとポリシリコン11はコンタクトホール21を介して接続される。コンタクトホール21には、ポリシリコンにより導電層が形成される。
【0035】
ポリシリコン9のソースSは、ポリシリコン13とコンタクトホール23を介して接続される。コンタクトホール23にはポリシリコンにより導電層が形成される。ポリシリコン11とメタル配線3とは絶縁膜19に形成されたコンタクトホール5を介して接続される。コンタクトホール5には、メタルにより導電層が形成される。ポリシリコン13とメタル配線3とは絶縁膜19に形成されたコンタクトホール5を介して接続される。なお、絶縁膜19としてはたとえば酸化膜である。しかしながら、上記のTFTは、オン状態で使うかオフ状態で使うかで3桁以上の抵抗値の差があり、抵抗値の調整がしづらい。
【0036】
そこで、抵抗素子Rとして中間的な抵抗値を持つものを使いたい場合は、図4(a),図4(b)に示されるアルミ配線をゲートにしたTFTが考えられる。図4(a)が平面図、図4(b)が図4(a)のIVの部分の断面図である。
【0037】
このTFTは、メタル配線29、ゲート絶縁膜27およびポリシリコン11からなる。なお、メタル配線29の一部はゲートGとして用いられる。ポリシリコン11は、ドレインD、チャネルCおよびソースSからなる。
【0038】
抵抗素子RとしてTFTを用いるときには、コンタクトホール5およびメタル配線3も含めてTFTと考える。
【0039】
ポリシリコン11の上にゲート絶縁膜27が形成される。ゲート絶縁膜27は、たとえば、ゲート酸化膜などである。ゲート酸化膜27の上にメタル配線3,29が形成される。メタル配線3,29は、たとえば、アルミ配線などである。ゲート絶縁膜27にはコンタクトホール5が形成される。メタル配線3,29とポリシリコン11とはコンタクトホール5によって接続される。なお、コンタクトホール5には導電層が形成される。この導電層としては、たとえばアルミなどのメタルである。なお、チャネルCは、その幅がWで、長さがLである。
【0040】
また、メタル配線29をゲート電極Gとして用いることにより、ゲート絶縁膜27を厚くしている。この場合のゲート絶縁膜27の厚さは、2000〜5000Å(オングストローム)である。これにより、TFTのオン時の抵抗値を、内部電源電圧発生回路の抵抗素子Rとして用いるのにちょうどよい数百MΩにすることができる。このアルミ配線をゲートにしたTFTでは、もともと配線として存在するアルミ工程を使うので、工程の追加は必要ない。また、ゲート絶縁膜27の厚さが通常のTFTよりかなり厚くなるので、オフ状態の抵抗値を下げ、オン状態の抵抗値を上げることができ、結果として中間的な抵抗値が使用可能になる。
【0041】
また、図5は、N+ 活性領域を使った高抵抗素子の構造を示す図である。
図5に示されるように、この高抵抗素子は、P基板中にP- ウェル10と、P- ウェル10中のP+ 層18およびN+ 層14と、フィールド酸化膜16と、メタル配線12と、コンタクトホール15とを備える。ここで、メタル配線12がコンタクトホール15を介してN+ 層14と接続される。
【0042】
このような活性領域を使った高抵抗素子は、抵抗値を高くするのが難しいため、本実施の形態に係る内部電源電圧発生回路において使用するのにはやや不向きである。
【0043】
次に、本実施の形態1に係る内部電源電圧発生回路の動作を図6を参照して説明する。
【0044】
ここで、直線32は、前記のように、出力される内部電源電圧と外部電源電圧Vccが等しい関係を表わす。
【0045】
外部電源ノード30の電圧(外部電源電圧Vcc)が、PチャネルMOSトランジスタのしきい値電圧Vth(PMOS)の5倍(V1)よりも低いときは、PチャネルMOSトランジスタPT1〜PT5がオフ状態であるため、ノードNBの電位は抵抗素子Rを介して外部電源電圧Vccと等しい。
【0046】
よって、このときNチャネルMOSトランジスタNT2のしきい値電圧Vth(NMOS)とすると、内部電源電圧Vintは電圧Vcc−Vth(NMOS)となる。
【0047】
一方、外部電源電圧Vccがしきい値電圧Vth(PMOS)の5倍(V1)よりも高いときは、5段に直列接続されたPチャネルMOSトランジスタPT1〜PT5はすべてオンする。すると、ノードNBの電位は、抵抗素子Rと5段のPチャネルMOSトランジスタPT1〜PT5の抵抗との抵抗分割で外部電源電圧Vccよりも低くなる。すなわち、以下抵抗素子Rの両端にかかる電圧をα1とすると、ノードNBの電位はVcc−α1となる。したがって、この場合には、内部電源電圧Vintは電圧Vcc−α1−Vth(NMOS)となる。
【0048】
ここで、α1は、外部電源電圧Vccの大きさに比例するので、降圧幅が小さくてよい低電圧側では降圧幅をしきい値電圧Vth(NMOS)に、降圧幅を大きくしたい高電圧側では降圧幅を電圧Vth(NMOS)+α1にすることができる。
【0049】
これより、図6に示されるように、内部電源電圧Vintは電圧V1のところで折れ曲がった直線で表わされ、電圧V1より高い領域では、内部電源電圧Vintは外部電源電圧の変化に対する影響が小さいものとなる。
【0050】
また、PチャネルMOSトランジスタの段数を変えることによって、抵抗素子Rの両端にかかる電圧の大きさα1を調整でき、段数を大きくすると降圧幅は小さく、段数を少なくすると降圧幅は大きくなる。
【0051】
[実施の形態2]
図7は、本発明の実施の形態2に係る内部電源電圧発生回路の構成を示す回路図である。
【0052】
図7に示されるように、この内部電源電圧発生回路は、図1に示される内部電源電圧発生回路と同様な構成を有するが、ノードNBと接地ノードとの間にはn段に直列接続されたダイオードD1〜Dnが備えられる。
【0053】
図8は、ダイオードの一般的な構造を示す図である。
図8に示されるように、ダイオードはN- ウェル41の中にメタル配線12に接続されたN+ 層42とP+ 層44とを含む。
【0054】
ここで、ダイオードはP+層44からN−ウェル41方向の1方向に電流が流れる。
【0055】
図9は、ダイオードの動作特性を示す図である。図9に示されるように、ダイオードは順方向に電圧Vonがかけられることにより流れる電流が急速に増加する。
【0056】
したがって、本実施の形態2に係る内部電源電圧発生回路において、外部電源電圧VccがVon×n以下ではダイオードD1〜Dnがオンせず、ノードNBの電位は外部電源ノード30の電位と等しくなるので、内部電源ノード31には、電圧Vcc−Vth(NMOS)が発生する。
【0057】
一方、外部電源電圧VccがVon×n以上になると、ダイオードD1〜Dnがオンするので、抵抗素子RとダイオードD1〜Dnの抵抗分割による電圧がNチャネルMOSトランジスタNT2のゲートに供給され、上記実施の形態1に係る内部電源電圧回路と同様な動作を行なう。すなわち、このとき抵抗素子Rに係る電圧をαとすると、発生される内部電圧Vintは、電圧Vcc−α−Vth(NMOS)となる。
【0058】
[実施の形態3]
図10は、実施の形態3に係る内部電源電圧発生回路の構成を示す回路図である。
【0059】
図10に示されるように、この内部電源電圧発生回路は、上記実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、外部電源ノード30とノードNBとの間には抵抗素子R1,R2が直列に接続され、抵抗素子R1と並列に接続されるヒューズF1がさらに備えられる。また、ノードNBと接地ノードとの間にはダイオード接続されたn段のPチャネルMOSトランジスタPTnが直列に接続され、PチャネルMOSトランジスタPTnと並列に接続されるヒューズF2がさらに備えられる。
【0060】
抵抗素子R1,R2の抵抗値やPチャネルMOSトランジスタのしきい値電圧Vth(PMOS)はばらつくため、できあがったチップ毎に降圧幅が異なる場合もあり得る。そこで、ウェハで内部電源電圧発生回路の特性を測定し、所望の特性からずれているようであれば、ウェハプロセス終了後ヒューズを切断することにより、降圧幅を調整できるようにしたものである。
【0061】
[実施の形態4]
図11は、本発明の実施の形態4に係る内部電源電圧発生回路の構成を示す回路図である。
【0062】
図11に示されるように、本実施の形態4に係る内部電源電圧発生回路は、上記実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、PチャネルMOSトランジスタPT5のソースとドレイン間に並列に接続されるNチャネルMOSトランジスタNT3をさらに備える。
【0063】
NチャネルMOSトランジスタNT3のゲートには、たとえばチップ選択信号/CSが供給される。これより、単にデータを保持しているだけで電圧が低くても構わない待機時(/CS=H)はNチャネルMOSトランジスタNT3がオンするため、内部電源電圧を低くし、回路が高速に動作しなければならない動作時(/CS=L)はNチャネルMOSトランジスタNT3がオフとなるため、内部電源電圧を高くすることができる。
【0064】
ここで、チップの信頼性はおおむね電圧と時間の積により下がっていくので、不要なときに電圧を下げることによって信頼性の向上を図ることができる。特に低消費電力SRAMの場合、動作時間に対して待機時間が長いような使われ方をすることが多いので有効である。
【0065】
また、NチャネルMOSトランジスタNT3のゲートに、チップ選択信号/CSの代わりにバーンインテスト信号/BMを供給すれば、バーンインテスト(信頼性加速試験)時(/BM=L)に内部電源電圧を通常よりも高くすることによって、信頼性試験の加速をよくし、テスト時間を短縮することができる。
【0066】
[実施の形態5]
図12は、本発明の実施の形態5に係る内部電源電圧発生回路の構成を示す回路図である。
【0067】
図12に示されるように、この内部電源電圧発生回路は、上記実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、PチャネルMOSトランジスタPT4と直列に接続され、ゲートにはバーンインテスト信号(/BM)が供給されるNチャネルMOSトランジスタNT4がさらに備えられる。
【0068】
通常動作時(/BM=H)は、NチャネルMOSトランジスタNT4がオンされることにより、実施の形態1に係る内部電源電圧発生回路と同様な動作を行なう。
【0069】
一方、バーンインテスト時(/BM=L)は、NチャネルMOSトランジスタNT4がオフされ、NチャネルMOSトランジスタNT2のゲートに外部電源電圧Vccが供給される。
【0070】
これより、発生する内部電源電圧Vintは電圧Vcc−Vth(NMOS)となり、バーンインテストの加速をよくすることができる。
【0071】
[実施の形態6]
図13は、本発明の実施の形態6に係る内部電源電圧発生回路の構成を示す回路図である。
【0072】
図13に示されるように、実施の形態6に係る内部電源電圧発生回路は、上記実施の形態1に係る内部電源電圧発生回路を周辺回路34用とメモリセル36用で別々に設けたものである。
【0073】
ただし、メモリセル36用の回路においては、直列接続され、かつ、ダイオード接続されるPチャネルMOSトランジスタPT6〜PT9が4段とされる。
【0074】
図14は、本実施の形態に係る内部電源電圧発生回路の動作を示す図である。上記のように、メモリセル36用の回路は、PチャネルMOSトランジスタPT6〜PT9の段数が、周辺回路用の回路より少ないために、周辺回路34用の回路のPチャネルMOSトランジスタPT1〜PT5がオンする電圧V1よりも低い電圧V2でオンする。よって、NチャネルMOSトランジスタNT2,NT5のしきい値電圧Vth(NMOS)は一定であり、電圧V2以上ではノードNCの電位がノードNBの電位よりも低くなるため、その分メモリセル36に供給される内部電源電圧は低くなる。
【0075】
メモリセル36用の回路は、周辺回路34用の回路に比べてPチャネルMOSトランジスタの段数が少ないため、降圧幅が大きい。
【0076】
本実施の形態に係る内部電源電圧発生回路によれば、回路動作のために電源電圧が高い方が有利な周辺回路34には高めの内部電源電圧を供給し、メモリセル36のデータを保持するための最低限の電圧で良いメモリセル36には低めの内部電源電圧を供給できる。
【0077】
これにより、高い電圧がかかるトランジスタを多数減らせることから、デバイスの信頼性を向上させることができる。
【0078】
[実施の形態7]
図15は、本発明の実施の形態7にかかる内部電源電圧発生回路の構成を示す回路図である。
【0079】
図15に示されるように、この内部電源電圧発生回路は、上記実施の形態1に係る内部電源電圧発生回路(ただし、PチャネルMOSトランジスタPT6〜PT9は、4段に直列接続される。)に加えて外部電源ノード30と内部電源ノード31との間に接続されたPチャネルMOSトランジスタPT10と、PチャネルMOSトランジスタPT10のゲートと接地ノードとの間に接続された抵抗素子R4と、外部電源ノード30とPチャネルMOSトランジスタPT10のゲートとの間に接続されるPチャネルMOSトランジスタPT11と、外部電源ノード30とPチャネルMOSトランジスタPT11のゲートとの間に接続された抵抗素子R6と、PチャネルMOSトランジスタPT11のゲートと接地ノードとの間に接続された抵抗素子R5とをさらに備える。
【0080】
次に、図16を参照して、本発明の実施の形態に係る内部電源電圧発生回路の動作を説明する。
【0081】
外部電源電圧が低いときには、PチャネルMOSトランジスタPT10がオンし、外部電源ノード30と内部電源ノード31を短絡する。
【0082】
そして、外部電源電圧が高くなり電圧V3となると、PチャネルMOSトランジスタPT10がオフし、NチャネルMOSトランジスタNT5を介して出力される内部電源電圧Vintは電圧Vcc−Vth(NMOS)となる。
【0083】
なお、この電圧V3は、抵抗R5,R6の比で決定される。さらに電圧が上がり電圧V2となると、実施の形態1のところで説明したように、ノードNGの電位が外部電源電圧Vccよりも下がり始め、内部電源電圧Vintは電圧Vcc−α2−Vth(NMOS)となる。ただし、以下α2は、抵抗素子R3の両端の電圧の大きさとする。
【0084】
以上より、外部電源電圧が低いときには内部電源電圧Vintは外部電源電圧Vcc、電圧V3と電圧V2の間では内部電源電圧Vintは電圧Vcc−Vth(NMOS)、さらに電圧V2より高い電圧では内部電源電圧Vintは電圧Vcc−α2−Vth(NMOS)となる。
【0085】
したがって、降圧すると回路動作やデータ保持が厳しくなる低電圧側(<V2)では降圧幅が小さく、あるいは0となり、信頼性が問題となる高電圧側(>V2)では降圧幅が大きくなる。
【0086】
[実施の形態8]
図17は、本発明の実施の形態8に係る内部電源電圧発生回路の構成を示す図である。
【0087】
図17に示されるように、本実施の形態に係る内部電源電圧発生回路は、周辺回路34に電圧を供給する電圧供給ノード38に接続される実施の形態1に係る内部電源電圧発生回路と、メモリセル36に電圧を供給する電圧供給ノード40に接続される実施の形態7に係る内部電源電圧発生回路とを組合せたものである。
【0088】
図18は、本実施の形態に係る内部電源電圧発生回路の動作を示す図である。図18に示されるように、この動作は、上記実施の形態1および7の内部電源電圧発生回路の動作を合せたものとなる。
【0089】
したがって、高電圧時(>V1)においては、メモリセル36に供給される内部電源電圧Vint(セル)は電圧Vcc−α2−Vth(NMOS)であるのに対し、周辺回路34に供給される内部電源電圧Vint(周辺)は電圧Vcc−α1−Vth(NMOS)であり、電圧α2が電圧α1より大きいため、メモリセル36に供給される電圧の降圧幅がより大きいものとなっている。
【0090】
また、メモリセル36に供給される内部電源電圧は、外部電源電圧が電圧V3より小さいとき外部電源電圧Vccと等しくなる。
【0091】
現在のSRAMの多くは、外部電源電圧が5V±0.5Vであり、最低でも4.5Vであるから、内部電源電圧を外部電源電圧と同じにする必要はない。ただし、データ保持の最低電圧のみは3.0Vになっており、この電圧では内部電源電圧は降圧することなく外部電源電圧と同じく3.0Vが望ましい。そこで、データ保持に必要なメモリセル用のみに短絡用のPチャネルMOSトランジスタPT10を設けたものである。
【0092】
[実施の形態9]
図19は、本発明の実施の形態9に係る内部電源電圧発生回路の構成を示す回路図である。
【0093】
図19に示されるように、本実施の形態に係る内部電源電圧発生回路は、実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、NチャネルMOSトランジスタNT2のゲートと外部電源ノード30との間には、抵抗素子の代わりにドレインとゲートが接続されたオフ状態のPチャネルMOSトランジスタPT12が接続される。
【0094】
このオフ状態のPチャネルMOSトランジスタPT12の構造の一例が図20に示される。
【0095】
図20に示されるように、このPチャネルMOSトランジスタPT12においては、P型基板の中にN- ウェル41が形成される。このN- ウェル41の中には不純物領域P+ 層44,46と不純物領域N+ 層48が形成され不純物領域P+ 層44,46にはメタル配線12が接続される。ここで、不純物領域P+ 層44はPチャネルMOSトランジスタPT12のソースに、不純物領域P+ 層46はドレインにそれぞれ相当する。また、不純物領域P+ 層44,46の間には絶縁層を介してゲート50が備えられ、ゲートには外部電源電圧Vccが供給される。
【0096】
現在の低消費電力SRAMではチップのスタンバイ電流は0.1μA以下になっており、本発明のような内部電源電圧発生回路で用いる抵抗素子は10の9乗Ω以上でないとスタンバイ電流を増加させてしまう。従来は、メモリセルの高抵抗負荷として用いていたポリシリコン高抵抗を降圧回路などの周辺回路でも使うことができたが、現在のSRAMではポリシリコン高抵抗セルを使わないので、ウェハ上にポリシリコン高抵抗を作らない。そのため、回路に高抵抗素子を使いたい場合は、そのためだけに高抵抗製造工程を追加するか他の素子を高抵抗素子として用いざるを得ない。そこで、オフさせたPチャネルMOSトランジスタPT12を高抵抗素子として用いたのが本実施の形態に係る内部電源電圧発生回路である。PチャネルMOSトランジスタPT12はオフ状態であっても、全く電流を流さないのではなく、ソース・ドレイン間に電圧をかけると数fAのごく微小な電流が流れる。これを高抵抗として利用する。
この電流値は、PチャネルMOSトランジスタPT12のしきい値電圧Vth(PMOS)を調整することによって変化させることができるので、流れる電流が少なすぎる場合は、オフ状態にするPチャネルMOSトランジスタPT12のみしきい値電圧Vth(PMOS)を低くすることもできる。
【0097】
[実施の形態10]
図21は、本発明の実施の形態10に係る内部電源電圧発生回路の構成を示す回路図である。
【0098】
図21に示されるように、本実施の形態に係る内部電源電圧発生回路は実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、NチャネルMOSトランジスタNT2のゲートと外部電源ノード30との間に接続され、ゲートにはバーンインテスト信号/BMが供給されるPチャネルMOSトランジスタPT13をさらに備える。
【0099】
バーンインテスト時(/BM=L)に、PチャネルMOSトランジスタPT13がオンし、NチャネルMOSトランジスタNT2のゲートに外部電源電圧Vccが供給される。
【0100】
これによりバーンインテスト時に、内部電源電圧をVcc−Vth(NMOS)に上げることができる。
【0101】
[実施の形態11]
図22は、本発明の実施の形態11に係る内部電源電圧発生回路の構成を示す回路図である。
【0102】
図22に示されるように、本実施の形態に係る内部電源電圧発生回路は実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、外部電源ノード30と内部電源ノード31との間に接続され、ゲートにはバーンインテスト信号/BMが供給されるPチャネルMOSトランジスタPT14をさらに備える。
【0103】
本実施の形態に係る内部電源電圧発生回路によれば、バーンインテスト時(/BM=L)、PチャネルMOSトランジスタPT14がオンするため、内部電源電圧を外部電源電圧Vccまで上げることができる。
【0104】
[実施の形態12]
図23は、本発明の実施の形態12に係る内部電源電圧発生回路の構成を示す回路図である。
【0105】
図23に示されるように、この内部電源電圧発生回路は、実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、さらに、NチャネルMOSトランジスタNT2のゲートと外部電源電圧30との間には容量C1が備えられる。
【0106】
これにより、電源投入時など外部電源電圧が急激に上昇したときには、NチャネルMOSトランジスタNT2のゲート電位がそれに追随して上昇するため、内部電源電圧も素早く電圧Vcc−Vth(NMOS)まで上昇する。そして、その後PチャネルMOSトランジスタPT1〜PT5がオンすると、ノードNBの電位がVcc−Vth(NMOS)−α1まで下がる。ただしα1は抵抗素子Rの両端にかかる電圧である。
【0107】
信頼性上、内部電源電圧として電圧Vcc−Vth(NMOS)が発生するのは好ましくないが、ごく短時間であれば差支えない。むしろ、NチャネルMOSトランジスタNT2のゲート電位が外部電源電圧に追随しない場合は内部電源電圧が低いままで動作してしまい、最悪の場合誤動作する可能性があるためこれを避ける方が重要である。
【0108】
なお、容量C1を備えない場合は、NチャネルMOSトランジスタNT2のゲートの充電は抵抗素子Rを介して行なわれ、また抵抗素子Rは電流を減らすために抵抗値が高いので充電は非常にゆっくりしたものになってしまう。
【0109】
[実施の形態13]
図24は、本発明の実施の形態13に係る内部電源電圧発生回路の構成を示す回路図である。
【0110】
図24に示されるように、この内部電源電圧発生回路は、上記実施の形態1に係る内部電源電圧発生回路と同様な構成を有するが、内部電源ノード31と外部電源ノード30との間に接続されるNチャネルMOSトランジスタNT6と、NチャネルMOSトランジスタNT6のゲートと外部電源ノード30との間に接続され、かつ、ゲートとドレインが接続されるPチャネルMOSトランジスタPT15と、NチャネルMOSトランジスタNT6のゲートと接地ノードとの間に接続される抵抗素子R7とをさらに備える。
【0111】
本実施の形態に係る内部電源電圧発生回路は、実施の形態1に係る内部電源電圧発生回路と同様な動作を行なうが、さらに、NチャネルMOSトランジスタNT6のゲートには、外部電源電圧VccからPチャネルMOSトランジスタのしきい値電圧Vth(PMOS)分低い電圧Vcc−Vth(PMOS)が供給されNチャネルMOSトランジスタNT6より内部電源ノード31に電圧Vcc−Vth(PMOS)−Vth(NMOS)が出力される。
【0112】
NチャネルMOSトランジスタNT6から出力される内部電源電圧は、低電圧時に下がりすぎる欠点があるものの、外部電源電圧が急激に上昇したときは、NチャネルMOSトランジスタNT2より出力される内部電源電圧よりも早く上昇するという利点がある。この利点は、NチャネルMOSトランジスタNT6のゲートをPチャネルMOSトランジスタPT15を介して充電することによる。
【0113】
以上より、本実施の形態に係る内部電源電圧発生回路は、実施の形態1に係る内部電源電圧発生回路の欠点を補ったものであるといえる。
【0114】
[実施の形態14]
図25は、本発明の実施の形態14に係る内部電源電圧発生回路の構成を示す回路図である。
【0115】
図25に示されるように、本実施の形態に係る内部電源電圧発生回路は、外部電源ノード30と内部電源ノード31との間に接続され、かつ、ゲートとドレインが接続されるNチャネルMOSトランジスタNT7と、外部電源ノード30とNチャネルMOSトランジスタNT7のバックゲートとの間に接続される抵抗素子R10と、NチャネルMOSトランジスタNT7のバックゲートと接地ノードとの間に接続される抵抗素子R11と、NチャネルMOSトランジスタNT7のバックゲートと接地ノードとの間に接続されるNチャネルMOSトランジスタNT8と、NチャネルMOSトランジスタNT8のゲートと外部電源ノード30との間に接続される抵抗素子R8と、NチャネルMOSトランジスタNT8のゲートと接地ノードとの間に接続される抵抗素子R9とを備えるものである。
【0116】
本実施の形態に係る内部電源電圧発生回路は、NチャネルMOSトランジスタNT7のバックゲート電位を制御することによりしきい値電圧Vth(NMOS)を変化させ、降圧幅を調整する。
【0117】
図26は、NチャネルMOSトランジスタNT7の構造の一例を示す図である。図26に示されるように、NチャネルMOSトランジスタNT7はN型基板の中にP- ウェル10を形成し、P- ウェル10の中にN+ 層の不純物領域52,54と、P+ 層の不純物領域56とを含む。
【0118】
ここで、N+ 層の不純物領域52はソースに、N+ 層の不純物領域54はドレインに対応する。そして、N+ 層の不純物領域52,54の間には絶縁膜を介してゲート50が備えられる。また、N+ 層の不純物領域52,54はメタル配線12にそれぞれ接続され、ゲート50とソース52には外部電源電圧Vccが供給される。
【0119】
次に、図27を参照して本実施の形態14に係る外部電源電圧発生回路の動作を説明する。
【0120】
外部電源電圧Vccが低いため、抵抗素子R8とR9による抵抗分割によりノードNKの電位がNチャネルMOSトランジスタNT8のしきい値電圧Vth(NMOS)より低いときは、NチャネルMOSトランジスタNT8はオフしている。また、ノードNLの電位は抵抗素子R10,R11によってVcc×R11/(R10+R11)となるため外部電源電圧Vccに比例する。このとき、バックゲートを0Vから浮かせる(ただしソース電位以下)ことによって、しきい値電圧Vth(NMOS)は下がり降圧幅が小さくなる。具体的には、外部電源電圧が3Vのとき、内部電源電圧は2.3V程度になる。
【0121】
このとき、おおむねR8:R9=4:1、R10:R11=1:2に設定している。外部電源電圧Vccが電圧V4より高い場合はNチャネルMOSトランジスタNT8がオンし、ノードNLの電位が0Vになる。これにより、NチャネルMOSトランジスタNT7のしきい値電圧Vth(NMOS)が上がり、降圧幅が大きくなる。たとえば、外部電源電圧Vccが5Vの場合、内部電源電圧は約3.5Vになる。
【0122】
[実施の形態15]
図28は、本発明の実施の形態15に係る内部電源電圧発生回路の構成を示す回路図である。
【0123】
図28に示されるように、この内部電源電圧発生回路は、外部電源ノード30と内部電源ノード31との間に接続され、かつ、ゲートとドレインが接続されるNチャネルMOSトランジスタNT9と、NチャネルMOSトランジスタNT9のソースとバックゲートとの間に接続される抵抗素子R12と、NチャネルMOSトランジスタNT9のバックゲートと接地ノードとの間に接続されるNチャネルMOSトランジスタNT8と、外部電源ノード30とNチャネルMOSトランジスタNT8のゲートとの間に接続される抵抗素子R8と、NチャネルMOSトランジスタNT8のゲートと接地ノードとの間に接続される抵抗素子R9とを備える。
【0124】
次に、図29を参照して本実施の形態に係る内部電源電圧発生回路の動作を説明する。
【0125】
外部電源電圧が電圧V5より低い場合は、NチャネルMOSトランジスタNT8がオフするため、ノードNMの電位は内部電源ノード31の電位と同じになる。すなわち、NチャネルMOSトランジスタNT9はバックゲート電位とソース電位が同じで、いわゆるバックゲート電圧は0Vとなる。
【0126】
このとき、NチャネルMOSトランジスタNT9のしきい値電圧Vth(NMOS)は約0.7Vであり、外部電源電圧を3.0Vとすると、内部電源電圧は2.3Vになる。
【0127】
一方、外部電源電圧が電圧V5より高い場合、NチャネルMOSトランジスタNT8がオンしてノードNMの電位は0Vとなる。このとき、NチャネルMOSトランジスタNT9のしきい値電圧Vth(NMOS)は約1.5Vで、外部電源電圧が5.0Vのとき、内部電源電圧は約3.5Vになる。
【0140】
【発明の効果】
請求項1に係る内部電源電圧発生回路によれば、メモリセルと周辺回路とで高電圧時の降圧幅を変えることができ、メモリセルへ供給される内部電源電圧は、外部電源電圧が小さいときに外部電源電圧と等しくされる。
【0141】
請求項2に係る内部電源電圧発生回路によれば、第1のNチャネルMOSトランジスタのバックゲート電位を制御することにより、降圧幅を調整することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る内部電源電圧発生回路の構成を示す回路図である。
【図2】 図1に示される抵抗素子の構造を示す図である。
【図3】 図1に示される抵抗素子として使用されるTFTの構造を示す図である。
【図4】 図1に示される抵抗素子として使用されるアルミ配線をゲートにしたTFTの構造を示す図である。
【図5】 N+ 活性領域を用いた高抵抗素子の構造を示す図である。
【図6】 図1に示される内部電源電圧発生回路の動作を示す図である。
【図7】 本発明の実施の形態2に係る内部電源電圧発生回路の構成を示す回路図である。
【図8】 図7に示されるダイオードの構造を示す図である。
【図9】 図7に示されるダイオードの動作を示す図である。
【図10】 本発明の実施の形態3に係る内部電源電圧発生回路の構成を示す回路図である。
【図11】 本発明の実施の形態4に係る内部電源電圧発生回路の構成を示す回路図である。
【図12】 本発明の実施の形態5に係る内部電源電圧発生回路の構成を示す回路図である。
【図13】 本発明の実施の形態6に係る内部電源電圧発生回路の構成を示す回路図である。
【図14】 図13に示される内部電源電圧発生回路の動作を示す図である。
【図15】 本発明の実施の形態7に係る内部電源電圧発生回路の構成を示す回路図である。
【図16】 図15に示される内部電源電圧発生回路の動作を示す図である。
【図17】 本発明の実施の形態8に係る内部電源電圧発生回路の構成を示す回路図である。
【図18】 図17に示される内部電源電圧発生回路の動作を示す図である。
【図19】 本発明の実施の形態9に係る内部電源電圧発生回路の構成を示す回路図である。
【図20】 図19に示されるオフ状態のPチャネルMOSトランジスタの構造を示す図である。
【図21】 本発明の実施の形態10に係る内部電源電圧発生回路の構成を示す回路図である。
【図22】 本発明の実施の形態11に係る内部電源電圧発生回路の構成を示す回路図である。
【図23】 本発明の実施の形態12に係る内部電源電圧発生回路の構成を示す回路図である。
【図24】 本発明の実施の形態13に係る内部電源電圧発生回路の構成を示す回路図である。
【図25】 本発明の実施の形態14に係る内部電源電圧発生回路の構成を示す回路図である。
【図26】 図25に示されるバックゲート電位が制御されたNチャネルMOSトランジスタの構造を示す図である。
【図27】 図25に示される内部電源電圧発生回路の動作を示す図である。
【図28】 本発明の実施の形態15に係る内部電源電圧発生回路の構成を示す回路図である。
【図29】 図28に示される内部電源電圧発生回路の動作を示す図である。
【図30】 従来の内部電源電圧発生回路の構成を示す回路図である。
【図31】 図30に示される内部電源電圧発生回路の動作を示す図である。
【符号の説明】
30 外部電源ノード、31 内部電源ノード、34 周辺回路、36 メモリセル、38,40 電圧供給ノード、NT2〜NT9 NチャネルMOSトランジスタ、PT1〜PTn PチャネルMOSトランジスタ、R,R1〜R12抵抗素子、C1 容量、D1〜Dn ダイオード、F1,F2 ヒューズ、/CS チップ選択信号、/BM バーンインテスト信号。
Claims (2)
- 周辺回路の電圧を供給する第1の内部電源ノードと、メモリセルに電圧を供給する第2の内部電源ノードを含む半導体記憶装置に備えられるものであって、
外部電源ノードと前記第1の内部電源ノードとの間に接続された第1のNチャネルMOSトランジスタと、
前記外部電源ノードと前記第1のNチャネルMOSトランジスタのゲートとの間に接続された第1の抵抗素子と、
前記第1のNチャネルMOSトランジスタのゲートと接地ノードとの間に直列に接続された少なくとも1つの第1のダイオード素子と、
前記外部電源ノードと前記第2の内部電源ノードとの間に接続された第2のNチャネルMOSトランジスタと、
前記外部電源ノードと前記第2のNチャネルMOSトランジスタのゲートとの間に接続された第2の抵抗素子と、
前記第2のNチャネルMOSトランジスタのゲートと前記接地ノードとの間に直列に接続された少なくとも1つの第2のダイオード素子と、
前記外部電源ノードと前記第2の内部電源ノードとの間に接続された第1のPチャネルMOSトランジスタと、
前記外部電源ノードと前記第1のPチャネルMOSトランジスタのゲートとの間に接続される第2のPチャネルMOSトランジスタと、
前記第1のPチャネルMOSトランジスタのゲートと前記接地ノードとの間に接続される第3の抵抗素子と、
前記外部電源ノードと前記第2のPチャネルMOSトランジスタのゲートとの間に接続される第4の抵抗素子と、
前記第2のPチャネルMOSトランジスタのゲートと前記接地ノードとの間に接続される第5の抵抗素子とを備える内部電源電圧発生回路。 - 外部電源ノードと内部電源ノードとの間に接続され、かつ、ゲートとドレインが接続される第1のNチャネルMOSトランジスタと、
前記第1のNチャネルMOSトランジスタのソースと前記第1のNチャネルMOSトランジスタのバックゲートとの間に接続される第1の抵抗素子と、
前記第1のNチャネルMOSトランジスタのバックゲートと接地ノードとの間に接続される第2のNチャネルMOSトランジスタと、
前記外部電源ノードと前記第2のNチャネルMOSトランジスタのゲートとの間に接続される第2の抵抗素子と、
前記第2のNチャネルMOSトランジスタのゲートと前記接地ノードとの間に接続される第3の抵抗素子とを備える内部電源電圧発生回路。
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