KR100532765B1 - 반도체 기억 장치 - Google Patents

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KR100532765B1 KR10-2003-0033978A KR20030033978A KR100532765B1 KR 100532765 B1 KR100532765 B1 KR 100532765B1 KR 20030033978 A KR20030033978 A KR 20030033978A KR 100532765 B1 KR100532765 B1 KR 100532765B1
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마쯔시다덴기산교 가부시키가이샤
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Abstract

회로 면적이 비교적 작고, 메모리 셀의 데이터의 유지 특성을 향상시킨 반도체 기억 장치를 제공한다. 워드선 전압 발생기에 있어서, 메모리 셀에 공급되는 제1 전원 전압(Vdd)보다도 높은 제2 전원 전압(Vdd3)이 제1 연산 증폭기 회로 및 레퍼런스 전압 발생 회로에 인가되고, 레퍼런스 전압 발생 회로가 제1 전원 전압(Vdd)에 비례하는 전압으로부터, P채널 트랜지스터의 다이오드 접속에 의한 발생 전압분만큼 높은 전압을 제1 레퍼런스 전압(Vref)으로서 발생하여, 제1 연산 증폭기 회로가 제1 레퍼런스 전압(Vref)과 동일한 전압을 워드선 구동 전압(Vwl)으로서 출력한다. 이것에 의해, 차지 펌프 회로 등을 필요로 하지 않고, 메모리 셀의 오프시의 누설 전류를 감소시킬 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치, 특히 데이터의 유지 특성을 향상하는 것이 가능하게 되는 DRAM(다이나믹·랜덤·액세스·메모리)형의 반도체 기억 장치에 관한 것이다. 또, 본 발명은, 특히 로직 회로와의 혼재에 최적인 반도체 기억 장치에 관한 것이다.
도 14는 종래의 DRAM(다이나믹·랜덤·액세스·메모리)의 메모리 셀의 구성을 도시하는 회로도이다. 100은 메모리 셀, WL은 워드선, BL은 비트선, 101은 액세스 트랜지스터, 102는 커패시터, VCP는 셀 플레이트 전원이다. 메모리 셀(100)은, 하나의 액세스 트랜지스터(101)와, 하나의 커패시터(102)로 구성된다. 또 액세스 트랜지스터(101)의 드레인이 커패시터(102)의 일단에 접속되고, 게이트가 워드선(WL)에 접속되고, 소스가 비트선(BL)에 접속되고, 커패시터(102)의 타단은 셀 플레이트 전원(VCP)에 접속된다.
종래부터, 메모리 셀(100)의 커패시터(102)에 저장되는 논리 데이터 유지 특성을 향상시키기 위해서, 액세스 트랜지스터(101)가 N채널 트랜지스터로 구성되는 경우, 액세스 트랜지스터(101)가 오프 상태, 즉 워드선(WL)이 로우 레벨 상태에서는, 비트선(BL)이 활성화되었을 때의 비트선의 낮은 전압보다도 낮은 전압이 인가되는 구성이 제안되어 있다. 또 액세스 트랜지스터(101)가 P채널 트랜지스터로 구성되는 경우, 액세스 트랜지스터(101)가 오프 상태, 즉 워드선(WL)이 하이 레벨의 상태에서는, 비트선(BL)이 활성화되었을 때의 비트선의 높은 전압보다도 높은 전압이 인가되는 구성에 대해서도 동일하다(일본국 특개평 제8-63964호 공보).
또, 그 전압을 발생하는 회로의 구성으로서, 일반적으로는, 차지 펌프 방식에 의한 승압 회로가 제안되어 있다(미국 특허 제6,147,914호). 차치 펌프 방식은, 외부 전원보다 높은 전압, 또는 접지 전위보다도 낮은 전압을 발생하는 것이 가능하고, 외부로부터 전압을 인가할 필요가 없다. 차지 펌프 방식은, 커패시터의 한쪽의 노드를 주기적으로, 하이 레벨-로우 레벨로 스위칭함으로써 높은 전압을 발생하여, 이 고전압을 트랜지스터를 통해서 공급하는 방식이다.
그러나, 종래의 차지 펌프 방식에 의한 전압 발생 회로에서는, 전류 능력을 크게 하기 위해서는, 커패시터 회로를 크게 하거나, 또는 커패시터를 스위칭하는 주기를 짧게 함으로써 가능하게 되지만, 커패시터를 크게 하기 위해서는 회로 면적이 커져서 비용면에서 문제가 된다. 또, 스위칭 주기를 짧게 하는 경우에도, 능력이 큰 구동 회로를 필요로 하기 때문에, 회로 면적이 커지고, 소비 전류도 증가한다.
(발명의 요지)
본 발명은, 상기 종래의 문제점을 해결하는 것으로, 그 목적은 회로 면적이 비교적 작고, 메모리 셀의 데이터의 유지 특성을 향상시킨 반도체 기억 장치를 제공하는 데에 있다.
상기의 목적을 달성하기 위해서, 본 발명에 의한 반도체 기억 장치는, 드레인이 비트선에 접속되고, 게이트가 다수의 워드선의 각각에 접속되며, 소스가 용량 소자에 접속된 액세스 트랜지스터(P채널 트랜지스터)를 갖는 다수의 다이나믹 랜덤 액세스 메모리 셀과, 다수의 워드선에 각각 접속된 다수의 워드선 구동 회로와, 다수의 워드선 구동 회로에 접속된 워드선 전압 발생기를 구비하고, 외부로부터 공급되는 제1 전원(Vdd)이 비트선을 구동하는 센스 앰프에 공급되고, 워드선 전압 발생기는 제1 전원 및 외부로부터 공급되는 제2 전원(Vdd3)을 받아서, 제1 전원의 전압으로부터 소정 전압분만큼 제2 전원의 전압에 가까운 전압을 발생하여, 워드선 구동 전압(Vwl)으로서 다수의 워드선 구동 회로에 공급하는 것을 특징으로 한다.
이 특징적 구성에 의하면, 다수의 다이나믹 랜덤 액세스 메모리 셀에 공급되는 전압으로서, 누설 전류를 최소로 할 수 있는 최적의 워드선의 오프 전압을 공급하는 것이 가능하게 되는 동시에, 제2 전원을 승압하는 구성으로 함으로써, 차지 펌프 회로 등을 필요로 하지 않고, 회로 면적이 비교적 작은 반도체 기억 장치를 실현 가능하게 된다.
본 발명에 의한 반도체 기억 장치에 있어서, 워드선 전압 발생기는 워드선 구동 회로에 공급하는 워드선 구동 전압(Vwl)과 제1 레퍼런스 전압(Vref)을 비교하여, 워드선 구동 전압의 신호선과 제2 전원(Vdd3)과의 사이의 도통을 제어하는 제1 비교 회로(제1 연산 증폭기 회로)와, 제1 전원의 전압(Vdd)에 비례한 전압을 제2 레퍼런스 전압(Vdl)으로서 생성하는 제1 레퍼런스 전압 발생 회로(Vdd 참조용 부하)와, 제1 레퍼런스 전압이 인가되는 제1 노드에 다이오드가 접속된 트랜지스터를 통해서 접속된 제2 노드로부터 제3 레퍼런스 전압(Vpoi)을 생성하는 제2 레퍼런스 전압 발생 회로(오프셋용 부하)와, 제2 레퍼런스 전압(Vdl)과 제3 레퍼런스 전압(Vpoi)을 비교하여, 제1 레퍼런스 전압(Vref)을 결정하는 제2 비교 회로(제2 연산 증폭기 회로)를 구비하는 것이 바람직하다.
이 경우, 제1 전원의 전압은 정극성이고, 제2 전원의 전압(예를 들면 3.3V)은 제1 전원의 전압(예를 들면 1.5V)보다도 높고, 워드선 구동 전압(Vwl)은 제1 전원의 전압(Vdd)보다도 0.4V 정도 높거나, 또는 제1 전원에 비례하는 전압으로부터, 액세스 트랜지스터와 동일 구조를 갖는 P채널 트랜지스터의 다이오드 접속에 의한 발생 전압분 만큼 높다.
또, 제1 레퍼런스 전압 발생 회로(Vdd 참조용 부하)는, 제1 전원(Vdd)과 접지와의 사이의 전압을 저항 분할하여 제2 레퍼런스 전압(Vdl)을 생성하고, 제2 레퍼런스 전압 발생 회로(오프셋용 부하)는 제1 노드와 제2 노드와의 사이에서, 다이오드가 접속된 트랜지스터와 직렬로 접속된 제1 저항 소자와, 제2 노드와 접지와의 사이에 접속된 제2 저항 소자를 가지며, 제2 저항 소자의 양단에 발생하는 전압에 기초하여 제3 레퍼런스 전압(Vpoi)을 생성하는 것이 바람직하다.
워드선 전압 발생기가 상기의 구성을 취함으로써, 메모리 셀에 공급되는 제1 전원 전압(Vdd)보다도 높은 제2 전원 전압(Vdd3)이 제1 및 제2 비교 회로에 공급되고, 또 제1 및 제2 레퍼런스 전압 발생 회로 및 제2 비교 회로(합쳐서, 레퍼런스 전압 발생 회로)가 외부 전원 전압(Vdd)에 비례하는 전압보다도, P채널 트랜지스터의 다이오드 접속에 의한 발생 전압분 만큼 높은 전압을 제1 레퍼런스 전압(Vref)으로서 발생하여, 제1 비교 회로가 제1 레퍼런스 전압(Vref)과 동일한 전압을 워드선 구동 전압(Vwl)으로서 출력한다. 이것에 의해, 광범위한 외부 전압(Vdd)에 있어서, 가장 효율적으로 메모리 셀의 오프시의 채널 누설 전류를 감소하는 것이 가능해져서, 차지 펌프 회로 등을 설치하여 승압 전원을 생성할 필요가 없고, 회로 면적이 비교적 적은 반도체 기억 장치를 실현하는 것이 가능해진다.
또, 본 발명에 의한 반도체 기억 장치는 논리 회로나 아날로그 회로와 동일한 반도체 칩에 혼재되고, 반도체 칩은 외부와의 접속에 사용되는 다수의 입출력부(I/O)를 가지며, 다수의 I/O나 아날로그 회로에 공급되는 전원이 제2 전원과 공통인 것이 바람직하다.
이 구성에 의해서, 반도체 칩에 공급하는 전원의 수를 적게 하는 것이 가능해진다.
또, 본 발명에 의한 반도체 기억 장치에 있어서, 높은 전압(Vdd3)이 공급되는 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막의 막두께는 보다 낮은 전압(Vdd)이 공급되는 액세스 트랜지스터의 게이트 산화막의 막두께보다 두꺼운 것은, 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막의 신뢰성을 확보할 수 있다는 점에서 바람직하다.
또, 본 발명에 의한 반도체 기억 장치에 있어서, 높은 전압(Vdd3)이 공급되는 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막의 막두께는 보다 낮은 전압(Vdd)이 공급되는 액세스 트랜지스터의 게이트 산화막의 막두께보다 두껍고, 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막은 높은 전압(Vdd3)이 공급되는 상기 다수의 I/O나 상기 아날로그 회로를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것이, 제1 및 제2 비교 회로, 다수의 I/O나 아날로그 회로의 게이트 산화막의 신뢰성을 확보하는 동시에, 제조 비용의 상승을 억제할 수 있다는 점에서 바람직하다.
또, 본 발명에 의한 반도체 기억 장치에 있어서, 높은 전압(Vwl)이 공급되는 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막은, 동일하게 높은 전압(Vdd3)이 공급되는 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것이, 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막의 신뢰성을 확보할 수 있다는 점에서 바람직하다.
또, 본 발명에 의한 반도체 기억 장치에 있어서, 높은 전압(Vwl)이 공급되는 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막은, 동일하게 높은 전압(Vdd3)이 공급되는 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막 및 다수의 I/O나 아날로그 회로를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것이, 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막의 신뢰성을 확보하는 동시에, 제조 비용의 상승을 억제할 수 있다는 점에서 바람직하다.
또, 본 발명에 의한 반도체 기억 장치에 있어서, 다수의 다이나믹 랜덤 액세스 메모리 셀의 용량 소자는, 제2 P채널 트랜지스터로 구성되고, 본 발명에 의한 반도체 기억 장치는, 일반적인 로직 프로세스로 제조되는 것이, 제조 비용을 상승시키지 않고, 본 발명에 의한 반도체 기억 장치를 실현할 수 있다는 점에서 바람직하다.
또, 본 발명에 의한 반도체 기억 장치에 있어서, 워드선 전압 발생기는, 입력되는 제어 신호(번인 신호(NBI))가 제1 전압 레벨(하이 레벨)에 있는 경우(통상 동작시), 제1 전원의 전압에 제1 오프셋 전압을 가산한 전압을 발생하여, 제어 신호가 제2 전압 레벨(로우 레벨)에 있는 경우(번인 테스트시), 제1 전원의 전압에 제1 오프셋 전압보다도 낮은 제2 오프셋 전압을 가산한 전압을 발생하는 것이 바람직하다.
이 구성에 의하면, 번인 테스트시에 제1 레퍼런스 전압(Vref), 즉 워드선(WL)의 오프 전압을 낮출 수 있기 때문에, 외부 전원(Vdd)으로서 높은 전압이 인가된 경우라도, 불필요하게 높은 전압이 워드선(WL)에 인가되는 것을 방지할 수 있다.
이하, 본 발명이 적합한 실시 형태에 대해서, 도면을 참조하면서 설명한다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태에 의한 반도체 기억 장치에 있어서의 메모리 셀의 구성을 도시하는 회로도이다. 도 1에서, 100는 메모리 셀, WL은 워드선, BL은 비트선, 101은 액세스 트랜지스터, 102는 커패시터(용량 소자), VCP는 셀 플레이트 전원이다. 이러한 구성은 종래예의 구성과 동일하다. 액세스 트랜지스터(101)는 P채널 트랜지스터로 구성되어 있다. 액세스 트랜지스터(101)의 게이트 산화막으로서는, 막 두께가 얇은(1.9㎚∼3.0㎚) 것이 이용된다. 또, 커패시터(102)는 절연막을 도전체 사이에 개재시킨 구성이어도 좋고, MOS 트랜지스터의 게이트 용량을 이용한 것이어도 좋다. 이 경우, MOS 트랜지스터의 게이트 산화막은, 게이트를 관통하는 누설 전류를 억제하기 위해서 막 두께가 약간 두꺼운 것(2.4㎚∼5.0㎚)을 이용한다. 누설 전류가 문제가 되지 않는 경우는, 액세스 트랜지스터(101)의 게이트 산화막과 동일한 막 두께(동일한 제조 프로세스로 제조 가능한 막 두께)를 이용해도 좋다. 커패시터(102)로서 MOS 트랜지스터의 게이트 용량을 이용한 경우, 액세스 트랜지스터(101)와 동일한 제조 공정을 사용함으로써, 제조 공정을 간소화할 수 있고, 일반적인 로직 프로세스로 본 실시 형태에 의한 반도체 기억 장치를 실현할 수 있다.
도 2는 본 실시 형태에 의한 반도체 기억 장치에 있어서의 워드선 구동 회로계의 구성을 도시하는 블록도이다. 도 2에서, 200은 워드선 구동 회로, 201은 로우 어드레스 디코드 회로, 202는 워드선 전압 발생기, Vwl은 워드선 구동 전압, XAj, XBj는 로우 어드레스 디코드 신호, WDEN은 워드선 구동 타이밍 신호, Vdd, Vdd3는 외부 전원이다.
제1 전원으로서의 외부 전원(Vdd)은, 메모리 셀(100)이 매트릭스 형상으로 배치되는 어레이 이외의 주변 제어 회로 등의 로직(논리 회로)이나, 메모리 코어의 내부의 비트선(BL)의 활성화시에 이용되는 센스 앰프에 전기적으로 접속되는 전압이 낮은 전원(예를 들면 1.5V)이다. 제2 전원으로서의 외부 전원(Vdd3)은, 본 실시 형태에 의한 반도체 기억 장치가 탑재되는 실리콘 칩의 외부와의 접속 I/O나, 동시에 탑재되는 아날로그 블록(위상 동기 루프(PLL) 회로, 디지털/아날로그 변환기(DAC), 아날로그/디지털 변환기(ADC) 등)에 공급되는 전압이 높은 전원(예를 들면 3.3V)이다.
워드선 구동 회로(200)는, 소정의 수(예를 들면 1024개) 만큼 나열하여 배치되어, 각각이 따로따로의 워드선(WL)을 구동하는 구성이 된다. 로우 어드레스 디코드 회로(201)로부터는, 다수의 로우 어드레스 디코드 신호(XAj(예를 들면 j=0∼63), XBj(예를 들면 j=0∼15))가 출력된다. 또, 로우 어드레스 디코드 회로(201)로부터, 워드선 구동 타이밍 신호(WDEN)가 출력된다. 각 워드선 구동 회로(200)에 다수의 로우 어드레스 디코드 신호(XAj, XBj) 중, 소정의 조합으로 1개씩이 공급된다. 또, 각 워드선 구동 회로(200)에는 워드선 구동 타이밍 신호(WDEN)가 공급된다.
워드선 전압 발생기(202)는, 외부 전원(Vdd 및 Vdd3)의 공급을 받아서, 워드선 구동 전압(Vwl)을 출력한다. 워드선 구동 전압(Vwl)은, 각 워드선 구동 회로(200)에 균등하게 공급된다.
도 3은 도 2의 워드선 구동 회로(200)의 내부 구성을 도시하는 회로도이다. 도 3에서, 30은 레벨 시프터, 300, 302, 303은 P채널 트랜지스터, 301, 304, 305는 N채널 트랜지스터, 306은 제1 인버터, 307은 3입력 NAND 게이트, 308은 레벨 시프터 출력 노드, Vss는 접지 전위이다.
워드선 구동 회로(200)에는, 전술한 바와 같이, 소정의 로우 어드레스 디코드 신호(XAj, XBj), 워드선 구동 타이밍 신호(WDEN)가 하나씩 공급된다. 로우 어드레스 디코드 신호(XAj, XBj), 워드선 구동 타이밍 신호(WDEN)는 3입력 NAND 게이트(307)에 입력되고, 3입력 NAND 게이트(307)의 출력 신호는 레벨 시프터(30)에 입력된다.
레벨 시프터(30)는, P채널 트랜지스터(302, 303), N채널 트랜지스터(304, 305) 및 제1 인버터(306)로 구성된다. P채널 트랜지스터(302, 303)의 소스 및 기판에는 워드선 구동 전압(Vwl)이 공급되고, P채널 트랜지스터(302)의 드레인 및 P채널 트랜지스터(303)의 게이트는 레벨 시프터 출력 노드(308)에 접속된다. P채널 트랜지스터(303)의 드레인은 P채널 트랜지스터(302)의 게이트에 접속된다. N채널 트랜지스터(304, 305)의 소스 및 기판은 접지 전위(Vss)에 접속되고, N채널 트랜지스터(304)의 드레인은 레벨 시프터 출력 노드(308)에 접속되고, 게이트는 3입력 NAND 게이트(307)의 출력 단자에 접속된다. 또, N채널 트랜지스터(305)의 드레인은 P채널 트랜지스터(303)의 드레인에 접속되고, 게이트는 제1 인버터(306)의 출력 단자에 각각 접속된다.
워드선(WL)에는, 워드선 리셋용의 P채널 트랜지스터(300)의 드레인이 접속된다. P채널 트랜지스터(300)의 소스 및 기판에는 워드선 구동 전압(Vwl)이 공급된다. 또한, 워드선(WL)에는 워드선 활성용의 N채널 트랜지스터(301)의 드레인이 접속된다. N채널 트랜지스터(301)의 소스 및 기판은 접지 전위(Vss)에 접속된다. P채널 트랜지스터(300) 및 N채널 트랜지스터(301)의 게이트는, 레벨 시프터 출력 노드(308)에 접속된다.
워드선(WL)에 인가되는 워드선 구동 전압(Vwl)은, 커패시터(102)(도 1)에 축적되는 전하가 액세스 트랜지스터(101)(도 1)를 통해서 누설하는 것을 방지하기 위해서, 비트선에 인가되는 전압보다도 높은 전압이 인가된다. 그 때문에, 워드선 구동 전압(Vwl)이 공급되는 P채널 트랜지스터(300, 302, 303) 및 N채널 트랜지스터(301, 304, 305)는 메모리 셀을 구성하는 액세스 트랜지스터(101)보다도 게이트 산화막이 두꺼운 것(3.0㎚∼7.5㎚)이 이용된다. 이 게이트 산화막은, 본 실시 형태에 의한 반도체 기억 장치가 탑재되는 실리콘 칩의 외부와의 접속 I/O 부분에 사용되는 트랜지스터의 게이트 산화막 또는, 동시에 탑재되는 일반적으로 높은 전압이 인가되는 아날로그 블록(PLL 회로, DAC, ADC 등)에 사용되는 트랜지스터의 게이트 산화막과 동시에 제조함으로써, 비용의 증가를 억제할 수 있다.
도 4는 도 2의 워드선 전압 발생기(202)의 내부 구성을 도시하는 회로도이다. 도 4에서, 400은 제1 비교 회로로서의 제1 연산 증폭기 회로, 401은 레퍼런스 전압 발생 회로, Vref는 제1 레퍼런스 전압이다. 제1 연산 증폭기 회로(400)에는 외부 전원(Vdd3)이 공급되고, 레퍼런스 전압 발생 회로(401)에는 외부 전원(Vdd) 및 외부 전원(Vdd3)이 공급된다. 레퍼런스 전압 발생 회로(401)는 제1 레퍼런스 전압(Vref)을 발생하고, 제1 레퍼런스 전압(Vref)은 제1 연산 증폭기 회로(400)에 입력된다.
도 5는 도 4의 레퍼런스 전압 발생 회로(401)의 내부 구성을 도시하는 회로도이다. 도 5에서, 500은 제2 비교 회로로서의 제2 연산 증폭기 회로, 501은 제1 레퍼런스 전압 발생 회로로서의 Vdd 참조용 부하, 502는 제2 레퍼런스 전압 발생 회로로서의 오프셋용 부하, Vdl는 제2 레퍼런스 전압, Vpoi는 제3 레퍼런스 전압이다. Vdd 참조용 부하(501)에는 외부 전원(Vdd)이 공급되고, 제2 레퍼런스 전압(Vdl)이 출력된다. 오프셋용 부하(502)에는 제1 레퍼런스 전압(Vref)이 공급되고, 제3 레퍼런스 전압(Vpoi)이 출력된다. 제2 연산 증폭기 회로(500)는 제1 레퍼런스 전압(Vref)을 출력하고, 또 제2 레퍼런스 전압(Vdl) 및 제3 레퍼런스 전압(Vpoi)이 입력된다.
도 6은 도 5의 Vdd 참조용 부하(501)의 구성을 도시하는 회로도이다. 도 6에서, R1∼R4는 저항 소자, F1 및 F2는 퓨즈 소자이다. 저항 소자(R1∼R4)는 순서대로 직렬로 접속되고, 저항 소자(R1)의 일단은 접지 전위(Vss)에 접속되며, 저항 소자(R4)의 일단은 외부 전원(Vdd)에 접속된다. 저항 소자(R1)와 저항 소자(R2)가 접속되는 노드에서는, 전술한 제2 레퍼런스 전압(Vdl)이 출력된다. 저항 소자(R1∼R4)로서는, 일반적으로 소비 전류를 억제하기 위해서, 저항치가 높은 것(∼수 10kΩ)이 선택되고, 살리사이드화되지 않은 폴리실리콘이나, 확산층이 저항으로서 이용된다. 저항 소자(R3)에는 병렬로 퓨즈 소자(F1)가 접속되고, 저항 소자(R4)에는 병렬로 퓨즈 소자(F2)가 접속된다. 도 6에는, 퓨즈 소자에 병렬로 접속되는 저항 소자는 2개가 직렬 접속된 것을 도시하고 있지만, 저항 분할수를 더 늘려서, 3개 이상의 저항 소자를 직렬 접속해도 좋다.
도 7은 도 5의 오프셋용 부하(502)의 구성을 도시하는 회로도이다. 도 7에서, R5∼R8은 저항 소자, F3 및 F4는 퓨즈 소자이다. 701은 다이오드 접속된 P채널 트랜지스터이다. 저항 소자(R5)의 일단은 접지 전위(Vss)에 접속된다. 저항 소자(R5)의 타단은 P채널 트랜지스터(701)의 게이트 및 드레인에 접속되고, 거기에서 제3 레퍼런스 전압(Vpoi)이 출력된다. P채널 트랜지스터(701)의 기판과 소스는 저항 소자(R6)의 일단에 접속된다. P채널 트랜지스터(701)의 게이트 산화막에는 액세스 트랜지스터(101)(도 1)의 게이트 산화막과 동일한 막 두께의 것이 이용된다. 저항 소자(R6)의 타단은 저항 소자(R7)의 일단에 접속되고, 저항 소자(R7)의 타단은 저항 소자(R8)의 일단에 접속된다. 저항 소자(R6)에는 병렬로 퓨즈 소자(F3)가 접속되고, 저항 소자(R7)에는 병렬로 퓨즈 소자(F4)가 접속된다. 저항 소자(R8)의 타단에는 제1 레퍼런스 전압(Vref)이 공급된다. 저항 소자(R5∼R8)로서는, 일반적으로 소비 전류를 억제하기 위해서, 저항치가 높은 것(∼수 10kΩ)이 선택되고, 살리사이드화되지 않은 폴리실리콘이나, 확산층이 저항으로서 이용된다. 도 7에서는, 퓨즈 소자에 병렬로 접속되는 저항 소자는 2개가 직렬 접속된 것을 도시하고 있지만, 저항 분할 수를 더 늘려서, 3개 이상의 저항 소자를 직렬 접속해도 좋다.
도 8은 도 5의 제2 연산 증폭기 회로(500)의 내부 구성을 도시하는 회로도이다. 제2 연산 증폭기 회로(500)는 일반적으로 이용되는 차동형 연산 증폭기이다. 도 8에서, 800, 801, 802는 P채널 트랜지스터, 803, 804, 805는 N채널 트랜지스터이다. 각각의 트랜지스터는, 메모리 셀을 구성하는 액세스 트랜지스터(101)(도 1)보다도 게이트 산화막이 두꺼운 것(3.0㎚∼7.5㎚)이 이용된다. P채널 트랜지스터(800, 801)는 전류 미러의 구성을 이루고, 각각의 드레인은 N채널 트랜지스터(803, 804)의 드레인에 접속된다. P채널 트랜지스터(800, 801)의 소스에는 외부 전원(Vdd3)이 공급된다. N채널 트랜지스터(803, 804)의 소스는, N채널 트랜지스터(805)의 드레인에 접속되고, N채널 트랜지스터(805)의 소스는 접지 전위(Vss)에 접속되고, 그 게이트에는 외부 전원(Vdd3)이 공급된다. N채널 트랜지스터(803)의 게이트에는 제2 레퍼런스 전압(Vdl)이, N채널 트랜지스터(804)의 게이트에는 제3 레퍼런스 전압(Vpoi)이 공급된다. P채널 트랜지스터(802)의 게이트에는 N채널 트랜지스터(803)의 드레인이 접속되고, 소스에는 외부 전원(Vdd3)이 공급되며, 드레인에서는 제1 레퍼런스 전압(Vref)이 출력된다.
도 9는 도 4의 제1 연산 증폭기 회로(400)의 내부 구성을 도시하는 회로도이다. 제1 연산 증폭기 회로(400)는 일반적으로 이용되는 차동형 연산 증폭기이다. 도 9에서, 900, 901, 902는 P채널 트랜지스터, 903, 904, 905는 N채널 트랜지스터이다. 각각의 트랜지스터는 메모리 셀을 구성하는 액세스 트랜지스터(101)(도 1)보다도 게이트 산화막이 두꺼운 것(3.0㎚∼7.5㎚)이 이용된다. P채널 트랜지스터(900, 901)는 전류 미러의 구성을 이루고, 각각의 드레인은 N채널 트랜지스터(903, 904)의 드레인에 접속된다. P채널 트랜지스터(900, 901)의 소스에는 외부 전원(Vdd3)이 공급된다. N채널 트랜지스터(903, 904)의 소스는 N채널 트랜지스터(905)의 드레인에 접속되고, N채널 트랜지스터(905)의 소스는 접지 전위(Vss)에 접속되며, 그 게이트에는 외부 전원(Vdd3)이 공급된다. N채널 트랜지스터(903)의 게이트에는 제1 레퍼런스 전압(Vref)이, N채널 트랜지스터(904)의 게이트에는 워드선 전압(VWL)이 공급된다. P채널 트랜지스터(902)의 게이트에는 N채널 트랜지스터(903)의 드레인이 접속되고, 소스에는 외부 전원(Vdd3)이 공급되며, 드레인에서는 워드선 전압(VWL)이 출력된다.
다음에, 이상과 같이 구성된 반도체 기억 장치의 동작에 대해서 설명한다.
도 10은 메모리 어레이부의 동작의 타이밍 및 전위를 도시하는 도면이다. NBL은 비트선(BL)과 쌍을 이루는 상보 비트선이다. 로우 어드레스 디코드 회로(201)는, 외부 로우 어드레스를 디코드하여, 로우 어드레스 디코드 신호(XAj, XBj) 중 소정의 하나씩을 하이 레벨로 한다. 그 후, 소정의 타이밍에서, 로우 어드레스 디코드 회로(201)는 워드선 구동 타이밍 신호(WDEN)를 하이 레벨로 한다. 로우 어드레스 디코드 신호(XAj, XBj)의 하이 레벨의 것이 공급되는 워드선 구동 회로(200)에서는, 3입력 NAND 게이트(307)의 출력 신호가 로우 레벨이 된다. 그 이외의 워드선 구동 회로(200)에서는, 3입력 NAND 게이트(307)의 출력 신호가 하이 레벨로부터 변화하지 않는다.
3입력 NAND 게이트(307)의 출력 신호가 하이 레벨인 경우, N채널 트랜지스터(304)는 온하여, 레벨 시프터 출력 노드(308)는 접지 전위(Vss)가 되고, P채널 트랜지스터(300)는 온하여, N채널 트랜지스터(301)는 오프한다. 이 경우, 워드선(WL)에는 워드선 구동 전압(Vwl)이 인가된다.
한편, 입력 NAND(307)의 출력이 로우 레벨이 되면, 제1 인버터(306)의 출력 신호는 하이 레벨이 되어, N채널 트랜지스터(305)가 온한다. 또, N채널 트랜지스터(304)는 오프하여, 결과적으로 레벨 시프터 출력 노드(308)에는 워드선 구동 전압(Vwl)이 인가된다. 이것에 의해, P채널 트랜지스터(300)는 오프하고, N채널 트랜지스터(301)는 온한다. 즉, 워드선(WL)은 접지 전위(Vss)가 된다.
워드선(WL)이 접지 전위(Vss)로 설정되면, 이것에 접속된 다수의 액세스 트랜지스터(101)가 온하여, 커패시터(102)에 축적되어 있었던 전하가 비트선(BL)에 독출된다. 비트선(BL)에 독출된 전하는, 일반적인 DRAM의 동작과 동일하게, 센스 증폭기 등으로 증폭된다. 비트선(BL) 및 상보 비트선(NBL)의 하이 레벨은 외부 전원(Vdd)에까지 차지되고, 그 로우 레벨은 접지 전위(Vss)로까지 디스차지된다.
워드선(WL)에 워드선 구동 전압(Vwl)이 인가되어 있는 경우에는, 이것에 접속된 다수의 액세스 트랜지스터(101)의 게이트에는 워드선 구동 전압(Vwl)이 인가된다. 워드선 구동 전압(Vwl)은 비트선(BL)이 하이 레벨인 외부 전원(Vdd)의 전압보다도 소정 전압분 만큼 높은 전압이 된다. 이것에 의해, 액세스 트랜지스터(101)의 채널 누설을 다수의 액세스 트랜지스터(101)의 게이트에 외부 전원(Vdd)이 인가되는 경우에 비교해, 100분의 1 정도로 억제하는 것이 가능해진다.
다음에, 워드선 전압 발생기(202)가 워드선 구동 전압(Vwl)을 발생하는 구조에 대해서 설명한다.
도 11은, 각 주요 전압의 외부 전원 전압(Vdd)에 대한 의존성을 도시하는 그래프이다. Vdd 참조용 부하(501)에 있어서, 저항 소자(R1, R2)의 저항치를 r1, r2로 하면, 제2 레퍼런스 전압(Vdl)은 r2×Vdd/(r1+r2)가 되고, 외부 전원(Vdd)에 비례한 전압이 된다. 또, 제2 연산 증폭기 회로(500)는 제2 레퍼런스 전압(Vdl)과, 제3 레퍼런스 전압(Vpoi)이 동일하게 되도록, 제1 레퍼런스 전압(Vref)을 발생한다. 오프셋용 부하(502)에 있어서, 저항 소자(R5)의 저항치를 r5로 하면, 저항 소자(R5)에는(r2×Vdd/(r1+r2))/r5=i(R5)의 전류가 흐른다. 도 7에서 전압(Vtr)에는, 전류(i(r5))로 결정되는 전압이 발생한다.
도 12는, 오프셋용 부하(502)에 있어서의 P채널 트랜지스터(701)의 소스·드레인간 전류(i(R5))와, 소스·드레인간 전압(Vsd)(701)의 관계를 도시하는 그래프이다. P채널 트랜지스터(701)는 다이오드 접속이기 때문에, 발생하는 소스·드레인 간 전압(Vsd)(701)은 P채널 트랜지스터(701)의 임계치 전압(Vt) 부근의 전압이 되고, 전류(i(R5))에 대해서는 거의 직선적으로 발생 전압이 증가한다. 때문에, P채널 트랜지스터(701)에 흐르는 전류(i(R5))는 외부 전원(Vdd)에 따라서, 리니어하게 증가하기 때문에, 도 7의 전압(Vtr)에는, 도 11에 도시하는 바와 같이, P채널 트랜지스터(701)의 임계치 전압(Vt)에서부터, 거의 직선적으로 증가하는 전압이 된다. 따라서, 제1 레퍼런스 전압(Vref)은 Vpoi(=Vdl)+Vtr의 전압이 된다.
P채널 트랜지스터(701)의 외부 전원(Vdd)에 대한 소스·드레인 간 전압(Vsd)(701)의 경사와 저항 소자(R8)의 발생 전압의 경사의 합과, 제2 레퍼런스 전압(Vdl)의 외부 전원(Vdd)에 대한 경사를 적당히 선택함으로써, 제1 레퍼런스 전압(Vref)으로서 외부 전원(Vdd+ΔV)(예를 들면 ΔV= 0.4V)의 전압을 발생하는 것이 가능하게 된다. 이와 같이, 제1 레퍼런스 전압(Vref)으로서 외부 전원(Vdd)보다 높은 전압을 발생할 수 있는 것은, 제2 연산 증폭기 회로(500)에 외부 전원(Vdd3)(외부 전원(Vdd)보다도 높은 전압)을 공급하고 있는 것에 의한다.
제1 연산 증폭기 회로(400)는, 제1 레퍼런스 전압(Vref)을 받아서, 제1 레퍼런스 전압(Vref)과 동일 전압인 워드선 구동 전압(Vwl)을 출력한다. 제1 연산 증폭기 회로(400)에도 외부 전원(Vdd3)(외부 전원(Vdd)보다도 높은 전압)이 공급되어 있고, P채널 트랜지스터(902)를 통해서 워드선(WL)에 전류가 공급된다. P채널 트랜지스터(902)에는 워드선(WL)을 구동하는 데에 충분한 전류 공급 능력을 갖는 트랜지스터 사이즈가 채용된다.
이상과 같이, 본 실시 형태에 의하면, 제1 연산 증폭기 회로(400) 및 레퍼런스 전압 발생 회로(401)에 외부 전원(Vdd3)을 공급하는 구성으로 하고 있기 때문에, 차지 펌프 회로 등을 필요로 하지 않고, 회로 면적이 작은 워드선 전압 발생기(202)를 구성할 수 있다. 이 외부 전원(Vdd3)은 본 실시 형태에 의한 반도체 기억 장치가 탑재되는 실리콘 칩의 외부와의 접속 I/O나, 동시에 탑재되는 아날로그 블록(PLL 회로, DAC, ADC 등)에 공급되는 전압이 높은 전원(예를 들면 3.3V)과 공통으로 함으로써, 전원 단자의 삭감을 행할 수 있다.
또, 레퍼런스 전압 발생 회로(401)를 외부 전원(Vdd)에 비례하는 전압으로부터, P채널 트랜지스터(701)의 다이오드 접속에 의한 발생 전압분 만큼 높은 전압을 발생하는 구성으로 함으로써, P채널 트랜지스터(701)의 발생 전압의 외부 전원(Vdd) 의존성을 캔슬하여, 워드선(WL)의 오프시의 전압으로서 Vdd+ΔV의 전압을 발생하는 것이 가능해져서, 광범위한 외부 전원 전압(Vdd)에 있어서, 가장 효율적으로 메모리 셀의 오프시의 채널 누설 전류를 감소하는 것이 가능해진다.
또, 워드선 전압 발생기(202) 내의 제1 연산 증폭기 회로(400) 및 제2 연산 증폭기 회로(500)에 사용하는 트랜지스터를 메모리 셀을 구성하는 액세스 트랜지스터(101)보다도 게이트 산화막이 두꺼운 구성으로 함으로써, 높은 전압이 인가되는 워드선 전압 발생기(202)의 신뢰성을 확보할 수 있다.
또, 워드선 구동 회로(200)에 사용하는 트랜지스터를 메모리 셀을 구성하는 액세스 트랜지스터(101)보다도 게이트 산화막이 두꺼운 구성으로 함으로써, 높은 전압이 인가되는 워드선 구동 회로(200)의 신뢰성을 확보할 수 있다.
(제2 실시 형태)
다음에, 본 발명의 제2 실시 형태에 대해서 설명하지만, 본 실시 형태와 제1 실시 형태와는 워드선 전압 발생기(202)에서의 오프셋용 부하의 구성이 다르다.
도 13은 본 발명의 제2 실시 형태에 의한 반도체 기억 장치에서의 오프셋용 부하(502')의 내부 구성을 도시하는 회로도이다. 도 13에서, R9, R10은 저항 소자, 1300은 P채널 트랜지스터, NBI는 번인 신호이다. 또한, 제1 실시 형태에서의 오프셋용 부하(502)의 구성을 도시하는 도 7과 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 설명을 생략한다.
도 13에서, 본 실시 형태에서의 오프셋용 부하(502')는 도 7에 도시하는 제1 실시 형태의 오프셋용 부하(502)의 저항 소자(R8)를 저항 소자(R9, R10)의 직렬 접속으로 2분할하여, 저항 소자(R10)에 병렬로 P채널 트랜지스터(1300)를 접속한 점이 다르다. 저항 소자(R10)의 일단과 P채널 트랜지스터(1300)의 소스 및 기판에는 제1 레퍼런스 전압(Vref)이 공급되고, 저항 소자(R10)의 타단은 P채널 트랜지스터(1300)의 드레인과 저항 소자(R9)의 일단에 접속된다. 또, P채널 트랜지스터(1300)의 게이트에는 번인 신호(NBI)가 인가된다.
다음에, 본 실시 형태에 있어서의 오프셋용 부하(502')의 동작에 대해서 설명한다.
번인 신호(NBI)는, 번인 테스트시에 로우 레벨이 되는 신호로, 노멀 동작시에는 하이 레벨이다. 노멀 동작시에는, 번인 신호(NBI)는 하이 레벨이기 때문에, P채널 트랜지스터(1300)는 오프하고 있고, 제1 레퍼런스 전압(Vref)으로서 제1 실시 형태와 동일한 전압이 발생한다. 번인 테스트시에는, 번인 신호(NBI)가 로우 레벨이 되고, P채널 트랜지스터(1300)가 온하여, 제1 레퍼런스 전압(Vref)으로서 제1 실시 형태보다도 낮은 전압이 발생한다.
이상과 같이, 본 실시 형태에 의하면, 번인 테스트시에 제1 레퍼런스 전압(Vref)을 낮출 수 있고, 즉 워드선(WL)의 오프 전압을 낮출 수 있다. 이 구성에 의해, 번인 테스트시에 외부 전원 전압(Vdd)으로서 높은 전압이 인가된 경우에도, 불필요하게 높은 전압이 워드선(WL)에 인가되는 것을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 메모리 셀에 공급되는 외부 전원(Vdd)보다도 높은 외부 전원(Vdd3)을 워드선 전압 발생기에 공급하고, 또 레퍼런스 전압 발생 회로를 외부 전원(Vdd)에 비례하는 전압으로부터, P채널 트랜지스터의 다이오드 접속에 의한 발생 전압분 만큼 높은 전압을 발생하는 구성으로 함으로써, 광범위한 외부 전압(Vdd)에 있어서, 가장 효율적으로 메모리 셀의 오프시의 채널 누설 전류를 감소하는 것이 가능해져서, 회로 면적이 비교적 적은 반도체 기억 장치를 실현하는 것이 가능해진다.
도 1은 본 발명의 제1 실시 형태에 의한 반도체 기억 장치에서의 메모리 셀의 구성을 도시하는 회로도,
도 2는 제1 실시 형태에 의한 반도체 기억 장치에서의 워드선 구동 회로계의 구성을 도시하는 블록도,
도 3은 도 2의 워드선 구동 회로(200)의 내부 구성을 도시하는 회로도,
도 4는 도 2의 워드선 전압 발생기(202)의 내부 구성을 도시하는 회로도,
도 5는 도 4의 레퍼런스 전압 발생 회로(401)의 내부 구성을 도시하는 블록도,
도 6은 도 5의 Vdd 참조용 부하(501)의 내부 구성을 도시하는 회로도,
도 7은 도 5의 오프셋용 부하(502)의 내부 구성을 도시하는 회로도,
도 8은 도 5의 제2 연산 증폭기 회로(500)의 내부 구성을 도시하는 회로도,
도 9는 도 4의 제1 연산 증폭기 회로(400)의 내부 구성을 도시하는 회로도,
도 10은 메모리 어레이부의 동작의 타이밍 및 전위를 도시하는 도면,
도 11은 각 주요 전압의 외부 전압(Vdd)에 대한 의존성을 도시하는 그래프,
도 12는 도 7의 P채널 트랜지스터(701)의 소스·드레인간 전류(i(R5))와 소스·드레인간 전압(Vsd)(701)의 관계를 도시하는 그래프,
도 13은 본 발명의 제2 실시 형태에 의한 반도체 기억 장치에 있어서의 오프셋용 부하(502')의 내부 구성을 도시하는 회로도,
도 14는 종래의 DRAM의 메모리 셀의 구성을 도시하는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 메모리 셀 101 : 액세스 트랜지스터
102 : 커패시터(용량 소자) 200 : 워드선 구동 회로
201 : 로우 어드레스 디코드 회로 202 : 워드선 전압 발생기
400 : 제1 연산 증폭기 회로(제1 비교 회로)
401 : 레퍼런스 전압 발생 회로
500 : 제2 연산 증폭기 회로(제2 비교 회로)
501 : Vdd 참조용 부하(제1 레퍼런스 전압 발생 회로)
502 : 오프셋용 부하(제2 레퍼런스 전압 발생 회로)
701 : P채널 트랜지스터(다이오드가 접속된 트랜지스터)
NBI : 번인 신호(제어 신호)
R6∼R8 : 저항 소자(제1 저항 소자)
R5 : 저항 소자(제2 저항 소자) Vdd : 외부 전원(제1 전원)
Vdd3 : 외부 전원(제2 전원) Vref : 제1 레퍼런스 전압
Vdl : 제2 레퍼런스 전압 Vpoi : 제3 레퍼런스 전압
Vwl : 워드선 구동 전압

Claims (18)

  1. 드레인이 비트선에 접속되고, 게이트가 다수의 워드선의 각각에 접속되며, 소스가 용량 소자에 접속된 액세스 트랜지스터를 갖는 다수의 다이나믹 랜덤 액세스 메모리 셀;
    상기 다수의 워드선에 각각 접속된 다수의 워드선 구동 회로; 및
    상기 다수의 워드선 구동 회로에 접속된 워드선 전압 발생기를 구비하고,
    외부로부터 공급되는 제1 전원이 상기 비트선을 구동하는 센스 앰프에 공급되고, 상기 워드선 전압 발생기는 상기 제1 전원 및 외부로부터 공급되는 상기 제1 전원보다도 전원 전압이 높은 제2 전원을 받아서, 상기 제1 전원의 전압으로부터, 소정 전압분 만큼 높은 전압을 발생하여, 워드선 구동 전압으로서 상기 다수의 워드선 구동 회로에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 워드선 전압 발생기는,
    상기 워드선 구동 회로에 공급하는 워드선 구동 전압과 제1 레퍼런스 전압을 비교하여, 상기 워드선 구동 전압의 신호선과 상기 제2 전원 간 도통을 제어하는 제1 비교 회로;
    상기 제1 전원의 전압에 비례한 전압을 제2 레퍼런스 전압으로서 생성하는 제1 레퍼런스 전압 발생 회로;
    상기 제1 레퍼런스 전압이 인가되는 제1 노드에 다이오드가 접속된 트랜지스터를 통해서 접속된 제2 노드로부터 제3 레퍼런스 전압을 생성하는 제2 레퍼런스 전압 발생 회로; 및
    상기 제2 레퍼런스 전압과 상기 제3 레퍼런스 전압을 비교하여, 상기 제1 레퍼런스 전압을 결정하는 제2 비교 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  3. 삭제
  4. 제3항에 있어서, 상기 제1 레퍼런스 전압 발생 회로는, 상기 제1 전원과 접지 간의 전압을 저항 분할하여 상기 제2 레퍼런스 전압을 생성하고, 상기 제2 레퍼런스 전압 발생 회로는, 상기 제1 노드와 상기 제2 노드와의 사이에, 다이오드 접속의 상기 트랜지스터와 직렬로 접속된 제1 저항 소자와, 상기 제2 노드와 접지와의 사이에 접속된 제2 저항 소자를 구비하여, 상기 제2 저항 소자의 양단에 발생하는 전압에 기초하여 상기 제3 레퍼런스 전압을 생성하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항에 있어서, 상기 액세스 트랜지스터는 P채널 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  6. 제2항에 있어서, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막의 막두께는, 상기 액세스 트랜지스터의 게이트 산화막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 기억 장치.
  7. 제2항에 있어서, 상기 반도체 기억 장치는, 논리 회로와 동일한 반도체 칩에 혼재되고, 상기 반도체 칩은 외부와의 접속에 사용되는 다수의 입출력부(I/O)를 가지며, 상기 다수의 I/O에 공급되는 전원이 상기 제2 전원과 공통인 것을 특징으로 하는 반도체 기억 장치.
  8. 제2항에 있어서, 상기 반도체 기억 장치는, 아날로그 회로와 동일한 반도체 칩에 혼재되고, 상기 아날로그 회로에 공급되는 전원이 상기 제2 전원과 공통인 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항에 있어서, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막의 막두께는, 상기 액세스 트랜지스터의 게이트 산화막의 막두께보다 두껍고, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막은, 상기 다수의 I/O를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것을 특징으로 하는의 반도체 기억 장치.
  10. 제8항에 있어서, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막의 막두께는, 상기 액세스 트랜지스터의 게이트 산화막의 막두께보다 두껍고, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막은, 상기 아날로그 회로를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제6항에 있어서, 상기 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막은, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것을 특징으로 하는 반도체 기억 장치.
  12. 제7항에 있어서, 상기 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막은, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막 및 상기 다수의 I/O를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것을 특징으로 하는 반도체 기억 장치.
  13. 제8항에 있어서, 상기 다수의 워드선 구동 회로를 구성하는 트랜지스터의 게이트 산화막은, 상기 제1 및 제2 비교 회로를 구성하는 트랜지스터의 게이트 산화막 및 상기 아날로그 회로를 구성하는 트랜지스터의 게이트 산화막과 동일한 제조 공정으로 제조되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제5항에 있어서, 상기 다수의 다이나믹 랜덤 액세스 메모리 셀의 용량 소자는, 제2 P채널 트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제11항에 있어서, 상기 반도체 기억 장치는, 일반적인 로직 프로세스로 제조되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제2항에 있어서, 상기 워드선 구동 전압은, 상기 제1 전원의 전압보다도 0.4V 정도 높은 것을 특징으로 하는 반도체 기억 장치.
  17. 제5항에 있어서, 상기 다이오드 접속의 트랜지스터는, 상기 액세스 트랜지스터와 동일한 구조를 갖는 P채널 트랜지스터이고, 상기 워드선 구동 전압은 상기 제1 전원의 전압에 비례하는 전압보다도, 상기 다이오드 접속의 트랜지스터의 다이오드 접속에 의한 발생 전압분 만큼 높은 것을 특징으로 하는 반도체 기억 장치.
  18. 제1항에 있어서, 상기 워드선 전압 발생기는, 입력되는 제어 신호가 제1 전압 레벨에 있는 경우, 상기 제1 전원의 전압에 제1 오프셋 전압을 가산한 전압을 발생하여, 상기 제어 신호가 제2 전압 레벨에 있는 경우, 상기 제1 전원의 전압에 제1 오프셋 전압보다도 낮은 제2 오프셋 전압을 가산한 전압을 발생하는 것을 특징으로 하는 반도체 기억 장치.
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