KR100432442B1 - 자기 증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를동작시키기 위한 방법 - Google Patents

자기 증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를동작시키기 위한 방법 Download PDF

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Abstract

각각의 메모리 셀들은 적어도 하나의 메모리 트랜지스터(S)를 포함한다. 메모리 셀에 제 1 및 제 2 정보를 기록하기 위해, 상기 트랜지스터에 제 1 전압 또는 제 2 전압이 인가되도록 상기 메모리 트랜지스터의 게이트 전극이 충전된다. 제 1 정보 및 제 2 정보를 각각 판독하기 위해 메모리 트랜지스터(S)의 제 2 소스/드레인 영역에 판독 전압이 인가된다. 제 2 전압과 상기 판독 전압 사이에 제 1 전압이 인가된다. 판독 전압은 메모리 트랜지스터(S)의 임계 전압(VT)을 제한 제 1 전압과 메모리 트랜지스터(S)의 임계 전압(VT)을 제한 제 2 전압 사이에 놓인다.

Description

자기 증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를 동작시키기 위한 방법{METHOD FOR OPERATING A MEMORY CELL ARRAY WITH SELF-AMPLIFYING DYNAMIC MEMORY CELLS}
현재 메모리 셀 어레이의 메모리 셀로서 대부분 소위 1-트랜지스터-메모리 셀이 사용되고 있다. 상기 메모리 셀은 하나의 트랜지스터 및 정보가 전하의 형태로 저장되는 하나의 커패시터를 포함한다. 워드라인을 통해 상기 트랜지스터를 트리거시킴으로써 비트라인을 통해 커패시터의 전하를 판독할 수 있다. 커패시터의 전하가 비트라인을 동작시키고, 주변의 소음에도 불구하고 전하에 의해 발생한 신호가 감지될 수 있게 유지되어야 하기 때문에, 커패시터는 최소 용량을 가져야 한다. 커패시터는 임의로 소형화될 수 없기 때문에, 커패시터에 관한 이러한 조건은 메모리 셀 어레이의 충전 밀도를 증가시키는데 방해가 된다.
메모리 셀로서 소위 이득 셀, 즉 자기증폭 다이내믹 메모리 셀이 사용되는 대안적 메모리 셀 어레이에서는 이러한 문제가 발생하지 않는다. 또한 여기서는 정보가 전하의 형태로 저장된다. 그러나 전하가 비트라인을 직접 동작시킬 필요는없으며, 메모리 트랜지스터의 게이트 전극에 저장되어 상기 트랜지스터의 제어에만 사용되고, 상기 트랜지스터의 제어는 극히 소량의 전하로도 충분하다.
유럽 특허 공보 EP 537203에는 하나의 선택 트랜지스터, 하나의 메모리 트랜지스터 및 하나의 쇼트키 접합을 포함하는 자기증폭 다이내믹 메모리 셀이 사용되는 메모리 셀 어레이가 기술되어있다. 선택 트랜지스터의 게이트 전극은 워드라인에 연결된다. 선택 트랜지스터 및 메모리 트랜지스터는 직렬로, 동작전압이 인가되는 전압 단자와 비트라인 사이에 접속된다. 쇼트키 접합은 메모리 트랜지스터의 게이트 전극과 선택 트랜지스터의 소스/드레인 영역 사이에 접속된다. 메모리 셀에 정보를 기록하기 위해 관련 선택 트랜지스터가 관련 워드라인을 통해 트리거된다. 정보의 종류에 따라 비트라인에 낮은 전압(UBL) 또는 높은 전압(UBH)이 공급된다. 이 때 설정되는 메모리 트랜지스터의 게이트 전극의 전하는 비트라인의 전압에 따라 좌우되고, 상기 전하는 정보를 의미한다. 정보를 판독하기 위해 선택 트랜지스터가 워드라인에 의해 트리거되고, 비트라인에는 낮은 전압(UBL)이 공급된다. 그 전에 메모리 트랜지스터의 게이트 전극이 비트라인의 높은 전압(UBH)에 의해 충전되면, 상기 게이트 전극과 메모리 트랜지스터의 소스/드레인-영역 사이에 메모리 트랜지스터의 임계 전압보다 큰 전압차가 발생하게 되기 때문에 전압 단자와 비트라인 사이의 전류에 의해 신호 부하가 야기된다. 메모리 트랜지스터의 게이트 전극이 비트라인의 낮은 전압(UBL)에 의해 충전되면 게이트 전극과 메모리 트랜지스터 사이의 소스/드레인 영역 사이에 메모리 트랜지스터의 임계 전압보다 큰 전압차가발생하지 않기 때문에 전류가 흐르지 않는다.
"A 250-MHz Skewed-Clock Pipelined Data Buffer", M. Heshami 외, IEEE Journal of Solid-State Circuits, Vol. 31, No. 3(1996) 376 페이지에는 제 1 선택 트랜지스터, 메모리 트랜지스터 및 제 2 선택 트랜지스터를 포함하는 자기증폭 다이내믹 메모리 셀로 이루어진 메모리 셀 어레이가 기술되어있다. 제 1 선택 트랜지스터가 제 1 비트라인과 메모리 트랜지스터의 게이트 전극 사이에 접속된다. 제 1 선택 트랜지스터의 게이트 전극이 제 1 워드라인에 연결된다. 제 2 선택 트랜지스터는 메모리 트랜지스터의 소스/드레인-영역과 제 2 비트라인 사이에 접속된다. 제 2 선택 트랜지스터의 게이트 전극은 제 2 워드라인에 연결된다. 메모리 트랜지스터의 또 다른 소스/드레인 영역은 전압 단자에 연결된다. 메모리 트랜지스터의 게이트 전극에 정보를 기록하기 위해 제 1 선택 트랜지스터가 워드라인을 통해 트리거됨에 따라 상기 메모리 트랜지스터의 게이트 전극에 제 1 비트라인의 전압에 따라 전압이 설정되고, 상기 제 1 비트라인의 전압의 값은 기록될 정보에 따라 좌우된다. 정보의 판독을 위해 상기 제 2 선택 트랜지스터가 제 2 워드라인을 통해 트리거된다. 정보에 따라, 즉 메모리 트랜지스터의 게이트 전극에서의 전압에 따라 메모리 트랜지스터가 도전되거나 차단되며, 전압 단자와 제 2 비트라인 사이에서 전류가 흐르거나 흐르지 않는다.
본 발명은 자기증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를 동작시키기 위한 방법에 관한 것이다.
도 1은 제 1 실시예에 따라 제 1 정보를 기록하는 경우 메모리 셀의 회로도이고,
도 2는 제 1 실시예에 따라 제 1 정보를 판독하는 경우 메모리 셀의 회로도이며,
도 3은 제 1 실시예에 따라 제 2 정보를 기록하는 경우 메모리 셀의 회로도이고,
도 4는 제 1 실시예에 따라 제 2 정보를 판독하는 경우 메모리 셀의 회로도이며,
도 5는 제 1 실시예에 따라 또 다른 메모리 셀의 정보를 판독하는 경우 상기 메모리 셀의 회로도이고,
도 6은 제 2 실시예에 따라 제 1 정보를 기록하는 경우 메모리 셀의 회로도이며,
도 7은 제 2 메모리 셀에 따라 제 2 정보를 기록하는 경우 메모리 셀의 회로도이고,
도 8은 제 2 실시예에 따라 제 1 정보를 판독하는 경우 메모리 셀의 회로도이며,
도 9는 제 2 실시예에 따라 제 2 정보를 판독하는 경우 메모리 셀의 회로도이고,
도 10은 2 실시예에 따라 또 다른 메모리 셀의 정보를 판독하는 경우 메모리 셀의 회로도이다.
본 발명의 목적은 주어진 동작 전압에서 신호 부하가 선행 기술에 비해 더 큰, 자기증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를 동작시키는 방법을제공하는 것이다.
상기 목적은 메모리 셀들이 각각 적어도 하나의 메모리 트랜지스터를 포함하는, 자기증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를 작동시키기 위한 방법에 의해 달성된다. 제 1 정보를 메모리 셀 중 하나에 기록하기 위해 관련 메모리 트랜지스터의 게이트 전극이 충전됨에 따라 상기 게이트 전극에 제 1 전압이 인가된다. 제 2 정보를 메모리 셀에 기록하기 위해 메모리 트랜지스터의 게이트 전극이 충전됨에 따라 상기 게이트 전극에 제 2 전압이 인가된다. 제 1 정보의 판독 및 제 2 정보의 판독을 위해 각각 메모리 트랜지스터의 제 1 소스/드레인 영역에 동작 전압이 인가되고, 메모리 트랜지스터의 제 2 소스/드레인 영역에 판독 전압이 인가된다. 제 1 전압은 제 2 전압과 판독 전압 사이에 놓인다. 판독 전압은 메모리 트랜지스터의 임계 전압을 제한 제 1 전압과 메모리 트랜지스터의 임계 전압을 제한 제 2 전압 사이에 놓인다.
자기증폭 다이내믹 메모리 셀은 전하 형태로 정보가 저장되는 게이트 전극을 가진 메모리 트랜지스터를 포함한다. 기록시 전하는, 제 1 정보의 경우 메모리 트랜지스터가 차단되도록, 즉 메모리 트랜지스터를 통해 전류가 흐를 수 없도록 설정되는 반면, 제 2 정보의 경우에는 메모리 트랜지스터가 도전되도록 설정된다. 제 2 정보의 판독시에는 제 1 정보의 판독과는 반대로 메모리 트랜지스터를 통해 신호 전하가 흐른다. 신호 전하는 메모리 트랜지스터의 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이를 흐른다. 판독 전압은 제 1 전압과 같지 않고, 제 1 전압과 제 2 전압 사이에 놓이지 않기 때문에 메모리 트랜지스터의 게이트 전극과 제 2소스/드레인 영역간의 전압차는 판독 전압이 제 1 전압과 같은 경우보다 더 크다. 즉, 메모리 트랜지스터의 전기 저항이 더 작기 때문에 상기 메모리 트랜지스터를 통해 매우 많은 신호 전하가 흐를 수 있다. 제 1 전압이 판독 전압과 동일한 선행 기술에 비해, 동일한 동작 전압에서 더 많은 신호 전하가 흐를 수 있다. 제 1 전압이 판독 전압과 동일한 선행 기술에 비해, 동작 전압이 더 작은 경우에는 동일한 신호 전하가 흐를 수 있다. 동작 전압이 신호 전하에 의해 선행 기술보다 더 작게 분할되는 것은 일반적으로 공식화되어있다. 판독 전압이 메모리 트랜지스터의 임계값을 제한 제 1 전압과 메모리 트랜지스터의 임계값을 제한 제 2 전압 사이에 놓임에 따라, 메모리 트랜지스터가 제 1 정보의 판독시에는 차단되고, 제 2 정보의 판독시에는 도전된다. 트랜지스터가 그의 게이트 전극과 적어도 하나의 소스/드레인 영역간의 전압차가 임계 전압의 값보다 더 큰 경우에 도전된다는 사실은 이에 기초한 것이다. 동작 전압은, 메모리 트랜지스터의 게이트 전극에 제 1 전압이 인가되면 상기 메모리 트랜지스터가 차단되도록 선택된다. 다른 경우에는 판독 전압의 크기와 상관없이 메모리 트랜지스터가 도전될 수 있다.
예컨대 메모리 트랜지스터의 경우 제 1 및 제 2 소스/드레인 영역이 n형인 n-채널-트랜지스터가 사용되면, 제 2 전압이 제 1 전압보다 크고, 제 1 전압은 판독 전압보다 크다. 판독 전압은 메모리 트랜지스터의 임계 전압을 제한 제 1 전압보다 크고, 메모리 트랜지스터의 임계 전압을 제한 제 2 전압보다 작다. 임계 전압은 동작 전압을 제한 제 1 전압보다 크다. 임계 전압은 바람직하게는 동작 전압을 제한 제 2 전압보다 크다. 이 경우 메모리 트랜지스터의 제 2 소스/드레인 영역에 판독 전압이 인가되지 않아도, 메모리 트랜지스터의 제 1 소스/드레인 영역에 동작 전압이 인가될 수 있기 때문에, 메모리 트랜지스터가 도전된다.
메모리 트랜지스터가 p-채널-트랜지스터이고, 그에 따라 메모리 트랜지스터의 제 1 및 제 2 소스/드레인 영역이 p형인 메모리 셀 어레이의 경우에도 유사하게 적용된다. 전압의 부호만 변경되면 된다. 즉, 예컨대 제 2 전압은 제 1 전압보다 작고, 제 1 전압은 판독 전압보다 크다.
하기에서 "전압 x는 y와 거의 같다"라는 말은 x가 가능한 한 y에 가까이 놓이며, 각각 공지된 조건이 곧 충족될 것임을 의미한다.
판독 전압은 바람직하게는 메모리 트랜지스터의 임계 전압을 제한 제 1 전압과 거의 동일하다. 즉, 메모리 트랜지스터의 게이트 전극에 제 1 전압이 인가되면 판독시 메모리 트랜지스터를 통해 전류가 흐르지 않을 정도로 약간 더 크다. 즉, 판독 전압과 임계 전압의 합은 0 V에 근접한다. 제 1 정보의 판독시 메모리 트랜지스터가 차단된다는 조건 하에, 제 2 전압과 판독 전압간의 전압차는 최대가 됨에 따라 상기 메모리 트랜지스터를 통해 최대로 많은 전류가 흐르게 된다. 신호 전하도 매우 크다.
제 1 전압은 예컨대 0 V이다. 이 경우 판독 전압은 바람직하게는 메모리 트랜지스터의 음의 임계 전압과 거의 같다. 메모리 트랜지스터가 n-채널-트랜지스터인 경우 판독 전압은 음의 임계 전압보다 약간 더 크다. 임계 전압이 예컨대 1 V이면, 판독 전압은 예컨대 -0.8 V이다.
메모리 셀은 적어도 하나의 선택 트랜지스터를 포함하며, 상기 선택 트랜지스터의 제 1 소스/드레인 영역은 비트라인에, 그리고 제 2 소스/드레인 영역은 메모리 트랜지스터의 게이트 전극에 연결되며, 상기 선택 트랜지스터의 게이트 전극은 워드라인에 연결된다. 상기 메모리 셀에 제 1 정보를 기록하기 위해 워드라인이 트리거됨으로써, 메모리 트랜지스터의 게이트 전극이 비트라인에 전기적으로 연결되고, 상기 비트라인에는 메모리 트랜지스터의 게이트 전극에 제 1 전압을 인가하는 제 1 비트라인 전압이 인가된다. 상기 메모리 셀에 제 2 정보를 기록하기 위해 워드라인이 트리거됨으로써, 메모리 트랜지스터의 게이트 전극이 비트라인에 전기적으로 연결되고, 상기 비트라인에는 메모리 트랜지스터의 게이트 전극에 제 2 전압을 인가하는 제 2 비트라인 전압이 인가된다.
제 2 비트라인 전압은 동작 전압과 같을 수 있다.
간단한 설명을 위해 하기에는 n-채널-트랜지스터인 메모리 트랜지스터에 관련하여 설명한다. 메모리 트랜지스터가 p-채널-트랜지스터인 경우에도 유사하게 적용된다. 전압의 부호만 변경된다.
메모리 트랜지스터가 n-채널-트랜지스터이면, 선택 트랜지스터도 바람직하게는 n-채널-트랜지스터이다.
제 1의 경우, 제 2 정보의 기록시 선택 트랜지스터의 동작 전압과 임계 전압의 합과 같은 전압이 워드라인에 공급됨으로써 상기 워드라인이 트리거될 수 있다. 선택 트랜지스터는 그의 게이트 전극과 제 1 또는 제 2 소스/드레인 영역간의 전압차가 그의 임계 전압보다 큰 동안에는 도전 상태로 유지된다. 선택 트랜지스터의 게이트 전극에 동작 전압과 임계 전압의 합과 같은 전압이 인가되고, 비트라인에는동작 전압이 인가되기 때문에, 메모리 트랜지스터의 게이트 전극에도 동작 전압이 인가될 때까지 전류가 흐를 수 있다. 결과적으로 제 1의 경우에는 제 2 전압이 동작 전압과 같다.
제 2의 경우, 제 2 정보의 기록시 워드라인에 동작 전압이 공급됨으로써 상기 워드라인이 트리거될 수 있다. 이 경우에는 제 2 정보의 기록시 메모리 트랜지스터의 게이트 전극에 선택 트랜지스터의 임계 전압을 제한 동작 전압이 인가될 때까지만 선택 트랜지스터를 통해 전류가 흐른다. 메모리 트랜지스터의 게이트 전극에 있는 전하는 제 1의 경우보다 적다. 제 2 정보의 판독시 메모리 트랜지스터의 게이트 전극과 제 2 소스/드레인 영역간의 전압차가 제 1의 경우보다 작기 때문에, 메모리 트랜지스터를 통해 흐르는 전류도 제 1의 경우보다 적다. 따라서 신호 전하도 더 적다.
방법의 간편화를 위해, 제 1 정보의 기록시 제 2 정보를 기록할 때와 동일한 전압을 워드라인에 공급하는 것이 바람직하다. 그러면 제 2 의 경우, 제 1 정보를 기록할 때 선택 트랜지스터의 게이트 전극과 제 1 소스/드레인 영역간의 전압차가 제 1의 경우보다 작기 때문에, 상기 선택 트랜지스터의 게이트 유전체의 두께가 더 얇을 수 있다. 게이트 유전체의 두께가 얇으면 선택 트랜지스터의 경사도 및 성능이 높아지기 때문에 바람직하다. 선택 트랜지스터의 성능 특성 데이터는 게이트 유전체의 얇은 두께로 인해 논리 회로의 트랜지스터에 대한 요구 조건을 충족시킬 정도로 양호할 수 있다. 그 결과 메모리 셀 어레이의 트랜지스터뿐만 아니라 논리 회로의 트랜지스터도 칩 상에 동시에 형성될 수 있다.
워드라인에서의 전압값은 각각의 필요 조건에 매칭될 수 있다. 신호 전하가 더 클수록, 그만큼 더 높은 전압이 선택된다. 메모리 트랜지스터의 게이트 전극에서의 제 2 전압이 제 2 비트라인 전압을 초과할 수 없기 때문에, 바람직하게는 상기 전압이 전술한 제 1 의 경우보다 크지 않다. 게이트 유전체의 두께가 얇을수록, 더 낮은 전압이 선택된다. 본 발명의 범주 내에서, 워드라인에서의 전압이 동작 전압과 임계 전압의 합과 동작 전압 사이의 값을 갖도록 중간 부품이 삽입된다.
메모리 셀 어레이의 제조시 프로세스 비용을 감축하기 위해, 선택 트랜지스터 및 메모리 트랜지스터가 동시에 형성됨으로써, 이들의 게이트 유전체가 서로 동일한 두께를 갖는 것이 바람직하다. 선택 트랜지스터 및 메모리 트랜지스터는 동일한 임계 전압을 가질 수 있다.
메모리 셀은 적어도 하나의 다이오드를 포함하고, 상기 다이오드가 선택 트랜지스터의 제 2 소스/드레인 영역과 메모리 트랜지스터의 게이트 전극 사이에 접속됨으로써, 상기 메모리 트랜지스터의 게이트 전극으로부터 선택 트랜지스터의 제 2 소스/드레인 영역으로의 전하 방출이 어려워진다. 즉, 다이오드의 차단 방향은 메모리 트랜지스터의 게이트 전극으로부터 선택 트랜지스터의 제 2 소스/드레인 영역으로 나타난다. 상기 선택 트랜지스터의 제 2 소스/드레인 영역이 메모리 트랜지스터의 제 2 소스/드레인 영역에 연결된다. 각각 제 1 정보 및 제 2 정보의 판독을 위해 워드라인이 트리거됨으로써, 상기 선택 트랜지스터가 판독 트랜지스터로서 작용한다. 즉, 메모리 셀당 단 하나의 비트라인 및 워드라인이 제공된다. 선택 트랜지스터의 게이트 유전체의 두께를 선택하는 경우, 워드라인에서의 전압과제 1 비트라인 전압의 차이뿐만 아니라, 워드라인에서의 전압과 판독 전압의 차이도 고려되어야 한다.
하기에서는 다이오드를 가진 메모리 셀의 경우 "판독 트랜지스터"의 개념이 "선택 트랜지스터"의 개념으로 바뀔 수 있다.
메모리 셀 어레이는, 워드라인에 기록시뿐만 아니라 판독시에도 동일한 전압이 공급되는 경우 매우 간단하게 설계될 수 있다.
그렇게 되면 전술한 제 1의 경우 선택 트랜지스터의 게이트 전극과 제 1 소스/드레인 영역간의 최대 전압차가 판독 전압을 제한 임계 전압과 동작 전압의 합과 동일하다. 즉, 상기 전압차는 2 배의 임계 전압과 동작 전압의 합과 거의 동일하다. 전술한 제 2의 경우 선택 트랜지스터의 게이트 전극과 제 1 소스/드레인 영역간의 최대 전압차는 판독 전압을 제한 동작 전압과 같다. 즉, 전압차는 메모리 트랜지스터의 동작 전압과 임계 전압의 합과 거의 같다.
메모리 셀은 예컨대 전술한 M. Heshami 외의 저서에 공지된 바와 같이 3-트랜지스터-메모리 셀일 수 있다. 예컨대 메모리 셀은 판독 트랜지스터를 포함하며, 상기 판독 트랜지스터의 제 1 소스/드레인 영역이 메모리 트랜지스터의 제 2 소스/드레인 영역에 연결된다. 각각 제 1 정보 및 제 2 정보의 판독을 위해 판독 트랜지스터의 게이트 전극이 트리거된다. 판독 트랜지스터의 게이트 전극은 예컨대 추가 워드라인에 연결된다. 판독 트랜지스터의 제 2 소스/드레인 영역은 추가 비트라인에 연결될 수 있고, 상기 추가 비트라인을 통해 신호 전하가 측정된다. 워드라인 및 추가 워드라인은 동일할 수 있다. 이 경우 비트라인 및 추가 비트라인은서로 상이하다. 비트라인 및 추가 비트라인이 동일할 수 있다. 이 경우 워드라인 및 추가 워드라인은 서로 상이하다.
메모리 셀이 다이오드를 포함하면, 판독시 워드라인에 기록시보다 더 작은 전압이 공급되는 경우 선택 트랜지스터의 게이트 유전체가 매우 얇을 수 있다. 바람직하게는 워드라인에서의 전압이 판독 전압에 매칭됨에 따라, 선택 트랜지스터의 게이트 유전체에서의 전압 강하가 기록시뿐만 아니라 판독시에도 동일하다. 그러면 전술한 제 1의 경우, 판독시 워드라인에서의 전압이 동작 전압, 임계 전압 및 판독 전압의 합과 동일함에 따라, 메모리 셀 어레이의 동작시 선택 트랜지스터의 게이트 유전체에서 강하되는, 선택 트랜지스터의 게이트 전극과 제 1 소스/드레인 영역간의 최대 전압차가 동작 전압과 임계 전압의 합과 같다. 판독시 워드라인에서의 전압은 예컨대 동작 전압과 거의 동일하다. 그러면 전술한 제 2 의 경우, 판독시 워드라인에서의 전압이 동작 전압과 판독 전압의 합과 동일하기 때문에, 메모리 셀 어레이의 동작시 선택 트랜지스터의 게이트 유전체에서 강하되는, 상기 선택 트랜지스터의 게이트 전극과 제 1 소스/드레인 영역간의 최대 전압차가 동작 전압과 동일하게 된다. 판독시 워드라인에서의 전압은 예컨대 판독 트랜지스터의 임계 전압을 제한 동작 전압과 거의 같다.
판독 트랜지스터의 제 1 소스/드레인 영역이 배치되는 기판과 판독 트랜지스터의 제 1 소스/드레인 영역 사이에서 판독 전압의 인가시 누설 전류가 증가되지 않도록 하기 위해, 기판에 판독 전압보다 크지 않은 전압을 인가하는 것이 바람직하다. 트랜지스터의 소스/드레인 영역들과 기판 사이의 PN-접합은 차단 방향으로분극화된다.
하기에는 본 발명의 실시예가 도면을 참고로 더 자세히 설명된다.
실시예들은 메모리 셀이 각각 메모리 트랜지스터(S), 선택 트랜지스터(A) 및 다이오드(D)를 포함하는, 자기증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를 기초로 한다. 선택 트랜지스터(A) 및 메모리 트랜지스터(S)가 전압 단자(Q)와 비트라인(B) 사이에 직렬로 접속된다. 메모리 트랜지스터(S)의 제 1 소스/드레인 영역이 상기 전압 단자(Q)에 연결된다. 선택 트랜지스터(A)의 제 1 소스/드레인 영역이 비트라인(B)에 연결된다. 선택 트랜지스터(A)의 제 2 소스/드레인 영역이 메모리 트랜지스터(S)의 게이트 전극 및 제 2 소스/드레인 영역에 연결된다. 선택 트랜지스터(A)의 제 2 소스/드레인 영역과 메모리 트랜지스터(S)의 게이트 전극 사이에 다이오드(D)가 접속됨으로써, 상기 메모리 트랜지스터(S)의 게이트 전극으로부터 선택 트랜지스터(A)의 제 2 소스/드레인 영역으로의 전하 방출이 어려워진다. 전압 단자는 2 V에 달하는 동작 전압(VDD)에서 일정하게 유지된다. 선택 트랜지스터(A) 및 메모리 트랜지스터(S)의 소스/드레인 영역은 n형이다. 즉, 선택 트랜지스터(A) 및 메모리 트랜지스터(S)로서 n-채널-트랜지스터가 사용된다. 선택 트랜지스터(A)의 임계 전압(VT)은 약 1 V이다. 선택 트랜지스터(A) 및 메모리 트랜지스터(S)의 소스/드레인 영역은 -1 V의 전압이 인가되는 기판 내에 배치된다.
제 1 실시예에서는 논리값 0에 상응하는 제 1 정보를 기록하기 위해 워드라인(W)에 동작 전압(VDD)이 공급됨에 따라, 선택 트랜지스터(A)가 도전된다. 비트라인(B)에 0 V에 달하는 제 1 비트라인 전압이 인가됨으로써, 메모리 트랜지스터(S)의 게이트 전극에 역시 0 V에 달하는 제 1 전압이 설정된다. 상기 제 1 전압이 임계 전압(VT)보다 작기 때문에 메모리 트랜지스터(S)가 차단된다. 전압 단자(Q)와 비트라인(B) 사이에는 전류가 흐르지 않는다(도 1 참조).
제 1 정보를 판독하기 위해 워드라인(W)에 임계 전압(VT)을 제한 동작 전압(VDD)과 동일한 전압이 공급됨에 따라 선택 트랜지스터(A)가 도전된다. 비트라인(B)에는 상기 선택 트랜지스터(A)의 음의 임계 전압(VT)과 동일한 판독 전압이 공급된다. 다이오드(D)가 차단 방향으로 분극됨에 따라 메모리 트랜지스터(S)의 게이트 전극으로부터 비트라인(B)으로 극소량의 전하만 흐른다. 판독 전압이 메모리 트랜지스터(S)의 게이트 전극의 제 1 전압보다 작기는 하지만, 그 차이는 임계 전압(VT)보다 적기 때문에 메모리 트랜지스터는 차단되고, 전압 단자(Q)로부터 비트라인(B)으로 전류가 흐르지 않는다. 선택 트랜지스터(A)의 게이트 전극과 소스/드레인 영역 사이의 전압차는 더 이상 동작 전압(VDD)보다 크지 않다(도 2 참조).
논리값 1에 상응하는 제 2 정보를 기록하기 위해 워드라인(W)에 동작 전압(VDD)이 공급됨에 따라 선택 트랜지스터(A)가 도전된다. 비트라인(B)에 동작전압(VDD)이 공급됨에 따라 메모리 트랜지스터(S)의 게이트 전극에 임계 전압(VT)을 제한 동작 전압(VDD)과 동일한 제 2 전압이 설정된다. 선택 트랜지스터(A)는 상기 선택 트랜지스터(A)의 게이트 전극과 소스/드레인 영역간의 전압차가 임계 전압(VT보다 큰 시간ㅇ동안만 도전되기 때문에 제 2 전압은 동작 전압(VDD)과 같지 않다(도 3 참조).
제 2 정보를 판독하기 위해 임계 전압(VT)을 제한 동작 전압(VDD)과 같은 전압이 워드라인(W)에 공급된다. 비트라인(B)에는 판독 전압이 인가된다. 다이오드(D)가 차단 방향으로 분극화됨에 따라, 전하가 메모리 트랜지스터(S)의 게이트 전극으로부터 비트라인(B)으로 천천히 방출된다. 판독 전압이 제 2 전압보다 작고, 그 차이, 즉 메모리 트랜지스터(S)의 게이트 전극과 비트라인(B)간의 전압차가 임계 전압(VT)보다 크고, 말하자면 동작 전압(VDD)과 같기 때문에 상기 메모리 트랜지스터(S)는 도전되고 전압 단자(Q)로부터 비트라인(B)으로 전류가 흐른다(도 4 참조). 그 결과 발생한 신호 전하에서는 제 2 정보가 다루어지고 있다는 사실이 나타난다. 메모리 트랜지스터(S)의 게이트 전극과 소스/드레인 영역간의 전압차는 동작 전압(VDD)보다 크지 않다.
비트라인에 판독 전압이 인가되는 또 다른 메모리 셀의 정보를 판독하는 경우, 바람직하게는 메모리 트랜지스터(S)의 음의 임계 전압(VT)과 동일한 전압이 워드라인(W)에 인가된다. 이 경우 판독 트랜지스터(S)의 제 1 소스/드레인 영역과게이트 전극간의 전압차가 최소가 됨에 따라, 상기 판독 트랜지스터(S)에 의한 누설 전류도 역시 최소이다. 메모리 셀 내에 제 2 정보가 저장되면, 선택 트랜지스터(A)의 게이트 전극과 제 2 소스/드레인 영역간의 전압차가 동작 전압(VDD)에 달한다(도 5 참조).
정보가 메모리 셀에 기록되거나 메모리 셀로부터 판독되는 시간 외에는 워드라인(W)에 음의 임계 전압(VT)이 인가되고, 비트라인(B)에 0 V가 인가된다.
선택 트랜지스터(A)의 게이트 전극과 소스/드레인 영역간의 전압차 및 메모리 트랜지스터(S)의 게이트 전극과 소스/드레인 영역간의 전압차는 결코 동작 전압(VDD)보다 크지 않기 때문에, 선택 트랜지스터(A) 및 메모리 트랜지스터(S)의 게이트 유전체가 얇은 두께를 가질 수 있다. 실시예에서는 상기 게이트 유전체의 두께가 약 4 nm이고, SiO2로 형성된다.
메모리 셀 어레이가 배치되는 기판 위에는 논리 회로도 배치된다. 선택 트랜지스터(A) 및 메모리 트랜지스터(S)의 게이트 유전체가 얇기 때문에, 논리 회로의 트랜지스터가 메모리 셀 어레이와 동시에 형성될 수 있으며, 상기 논리 회로의 트랜지스터는 그 게이트 유전체의 얇은 두께로 인해 높은 작동율(rate of rise) 및 높은 성능을 갖는다.
제 2 실시예에서는 제 1 정보 및 제 2 정보의 기록을 위해 동작 전압(VDD)과 임계 전압(VT)의 합과 동일한 전압이 워드라인(W)에 공급된다. 제 1 정보의 기록시비트라인에 0 V의 전압이 공급된다. 선택 트랜지스터의 게이트 전극과 제 1 소스/드레인 영역간의 전압차는 VDD+ VT이다(도 6 참조).
제 2 정보를 기록하기 위해 비트라인에 동작 전압(VDD)이 공급됨으로써, 메모리 트랜지스터(S)의 게이트 전극에서 동작 전압(VDD)이 설정된다(도 7 참조). 즉, 본 실시예에서 제 2 전압은 제 1 실시예에서보다 크다.
제 1 정보 또는 제 2 정보의 기록의 경우와 마찬가지로 판독하는 경우에도 워드라인(W)에 전압 VDD+ VT가 인가된다(도 8 및 도 9 참조). 비트라인(B)에는 제 1 실시예에서의 판독 전압과 일치하는 판독 전압이 인가된다. 즉, 판독 전압은 거의 - VT에 달한다. 제 1 실시예와는 반대로, 제 2 정보의 판독시 메모리 트랜지스터(S)의 게이트 전극과 비트라인(B)간의 전압차가 VDD+ VT에 달한다(도 9 참조). 즉, 메모리 트랜지스터의 저기 저항이 제 1 실시예의 경우보다 더 작기 때문에, 전압 단자(Q)로부터 비트라인(B)으로 더 많은 전류가 흐르며, 결과적으로 신호 전하가 더 크다.
제 1 정보 또는 제 2 정보의 판독시 선택 트랜지스터(A)의 게이트 전극과 비트라인(B)간의 전압차는 VDD+ 2VT이다. 이와 같이 큰 전압차로 인해 선택 트랜지스터(A)의 게이트 유전체가 제 1 실시예에서보다 더 두껍고, 약 8 nm에 달한다. 메모리 트랜지스터(S)의 경우에도 제 2 정보의 판독시 게이트 전극과 비트라인(B)간의 전압차가 VDD+ VT로서 제 1 실시예의 경우보다 크기 때문에, 메모리트랜지스터(S)의 게이트 유전체가 제 1 실시예에서보다 더 두꺼워야 한다. 적은 프로세스 비용으로 메모리 셀 어레이를 제조할 수 있도록, 메모리 트랜지스터(S)의 게이트 유전체의 두께가 선택 트랜지스터(A)의 게이트 유전체의 두께와 같게 한다.
또 다른 메모리 셀의 정보 판독은 제 1 실시예에 상응하게 실시된다(도 10 참조).
정보가 메모리 셀에 기록되거나 메모리 셀로부터 판독되는 시간 외에는 워드라인(W)에 - VT가 인가되고, 비트라인(B)에 0V가 인가된다.
본 발명의 범주에 속하는 실시예의 많은 변형이 고려될 수 있다. 따라서 동작 전압 및 임계 전압이 각각의 조건에 매칭될 수 있다. 메모리 트랜지스터의 게이트 전극에서의 용량을 증가시키기 위해, 상기 메모리 트랜지스터의 게이트 전극과 다이오드 사이에 커패시터가 접속될 수 있다.
메모리 셀은 3-트랜지스터-메모리 셀일 수 있다.

Claims (10)

  1. - 메모리 셀이 각각 적어도 하나의 메모리 트랜지스터(S)를 포함하고,
    - 메모리 셀 중 하나에 제 1 정보를 기록하기 위해 관련 메모리 트랜지스터의 게이트 전극이 충전됨에 따라, 상기 게이트 전극에 제 1 전압이 인가되고,
    - 메모리 셀에 제 2 정보를 기록하기 위해 메모리 트랜지스터(S)의 게이트 전극이 충전됨에 따라, 상기 게이트 전극에 제 2 전압이 인가되며,
    - 각각 제 1 정보 및 제 2 정보를 판독하기 위해 메모리 트랜지스터(S)의 제 1 소스/드레인 영역에 동작 전압(VDD)이 인가되고, 메모리 트랜지스터(S)의 제 2 소스/드레인 영역에 판독 전압이 인가되는, 자기증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를 작동시키기 위한 방법에 있어서,
    - 제 1 전압이 제 2 전압과 판독 전압 사이에 놓이고,
    - 판독 전압이 메모리 트랜지스터(S)의 임계 전압(VT)을 제한 제 1 전압 및 메모리 트랜지스터(S)의 임계 전압(VT)을 제한 제 2 전압 사이에 놓이며,
    - 상기 동작 전압(VDD)은 제 1 정보의 판독시 메모리 트랜지스터(S)가 차단되도록 선택되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 판독 전압과 임계 전압의 합이 0 V에 근접하는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서,
    상기 제 1 전압이 0 V인 것을 특징으로 하는 방법.
  4. 제 1항 또는 2항에 있어서,
    - 상기 메모리 셀이 적어도 하나의 선택 트랜지스터(A)를 포함하고, 상기 선택 트랜지스터(A)의 제 1 소스/드레인 영역은 비트라인(B)에, 그리고 제 2 소스/드레인 영역은 메모리 트랜지스터(S)의 게이트 전극에 연결되며, 상기 선택 트랜지스터(A)의 게이트 전극은 워드라인(W)에 연결되고,
    - 상기 메모리 셀에 제 1 정보를 기록하기 위해 워드라인(W)이 트리거됨으로써, 메모리 트랜지스터(S)의 게이트 전극이 비트라인(B)에 전기적으로 연결되고, 상기 비트라인(B)에는 메모리 트랜지스터(S)의 게이트 전극에 제 1 전압을 인가하는 제 1 비트라인 전압이 인가되며,
    - 상기 메모리 셀에 제 2 정보를 기록하기 위해 워드라인(W)이 트리거됨으로써, 메모리 트랜지스터(S)의 게이트 전극이 비트라인(B)에 전기적으로 연결되고, 상기 비트라인(B)에는 메모리 트랜지스터(S)의 게이트 전극에 제 2 전압을 인가하는 제 2 비트라인 전압이 인가되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    - 상기 제 2 비트라인 전압이 동작 전압(VDD)과 동일하고,
    - 제 1 정보 및 제 2 정보의 기록시 워드라인(W)의 트리거링을 위해, 선택 트랜지스터(A)의 동작 전압(VDD)과 임계 전압(VT)의 합과 동일한 전압이 상기 워드라인(W)에 공급됨에 따라, 제 2 전압과 동작 전압(VDD)이 같게 되는 것을 특징으로 하는 방법.
  6. 제 4항에 있어서,
    - 상기 제 2 비트라인 전압이 동작 전압(VDD)과 같고,
    - 제 1 정보 및 제 2 정보의 기록시 워드라인(W)의 트리거링을 위해, 상기 워드라인(W)에 동작 전압(VDD)이 공급됨에 따라, 제 2 전압이 임계 전압(VT)을 제한 동작 전압(VDD)과 같게 되는 것을 특징으로 하는 방법.
  7. 제 4항에 있어서,
    - 상기 메모리 셀이 적어도 하나의 다이오드를 포함하고, 상기 다이오드(D)가 선택 트랜지스터(A)의 제 2 소스/드레인 영역과 메모리 트랜지스터(S)의 게이트 전극 사이에 접속됨으로써, 상기 메모리 트랜지스터(S)의 게이트 전극으로부터 선택 트랜지스터(A)의 제 2 소스/드레인 영역으로의 전하 방출이 어려워지며,
    - 상기 선택 트랜지스터(A)의 제 2 소스/드레인 영역이 메모리 트랜지스터(S)의 제 2 소스/드레인 영역에 연결되고,
    - 각각 제 1 정보 및 제 2 정보의 판독을 위해 워드라인이 트리거됨으로써, 상기 선택 트랜지스터(A)가 판독 트랜지스터로서 작용하는 것을 특징으로 하는 방법.
  8. 제 4항에 있어서,
    - 상기 메모리 셀이 판독 트랜지스터를 포함하며, 상기 판독 트랜지스터의 제 1 소스/드레인 영역이 메모리 트랜지스터(S)의 제 2 소스/드레인 영역에 연결되고,
    - 각각 제 1 정보 및 제 2 정보의 판독을 위해 판독 트랜지스터의 게이트 전극이 트리거되는 것을 특징으로 하는 방법.
  9. 제 7항에 있어서,
    - 각각 제 1 정보 및 제 2 정보의 판독을 위해 판독 트랜지스터의 게이트 전극에 동작 전압(VDD)과 판독 전압의 합과 같은 전압이 공급되는 것을 특징으로 하는 방법.
  10. 제 7항에 있어서,
    - 상기 판독 트랜지스터가 n-채널-트랜지스터인 경우 판독 전압보다 크지 않은 전압이 인가되고, 상기 판독 트랜지스터가 p-채널-트랜지스터인 경우 판독 전압보다 작지 않은 전압이 인가되는 기판 내에 상기 메모리 셀 어레이가 배치되는 것을 특징으로 하는 방법.
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