JP2002538572A - 自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方法 - Google Patents
自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方法Info
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Abstract
(57)【要約】
各メモリセルは少なくとも１つのメモリトランジスタ（Ｓ）を含んでおり、第１又は第２の情報をメモリセルに書き込むために、メモリトランジスタ（Ｓ）のゲート電極は、上記トランジスタにおいて第１又は第２の電圧が印加されるようにして充電される。第１の情報及び第２の情報をそれぞれ読み出すために、読出電圧がメモリトランジスタ（Ｓ）の第２のソース／ドレイン領域に印加される。第１の電圧は第２の電圧と読出電圧との間に設定される。読出電圧は第１の電圧よりメモリトランジスタ（Ｓ）の閾値電圧（ＶT ）だけ低い値と、第２の電圧よりメモリトランジスタの閾値電圧（ＶT ）だけ低い値との間に設定される。
Description
本発明は、自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆
動方法に関する。
動方法に関する。
【０００１】 メモリセル装置のメモリセルとして、目下、殆どいわゆる１トランジスタ−メ
モリセルが使用されている。このようなメモリセルは、トランジスタとキャパシ
タとを各々１つ包含し、それに情報が電荷の形態で記憶されている。ワード線を
介したトランジスタの駆動によって、キャパシタの電荷はビット線を介して読出
すことができる。キャパシタの電荷はビット線を駆動し、その電荷によって発生
した信号がバックグラウンドノイズにもかかわらず識別可能にしなければならな
いため、キャパシタには必要な最小容量がある。キャパシタに関するこの要求に
より、キャパシタをいくらでも小型化することができるわけではないため、この
要求はメモリセル装置の、パッケージング密度を向上させる上で妨げとなる。
モリセルが使用されている。このようなメモリセルは、トランジスタとキャパシ
タとを各々１つ包含し、それに情報が電荷の形態で記憶されている。ワード線を
介したトランジスタの駆動によって、キャパシタの電荷はビット線を介して読出
すことができる。キャパシタの電荷はビット線を駆動し、その電荷によって発生
した信号がバックグラウンドノイズにもかかわらず識別可能にしなければならな
いため、キャパシタには必要な最小容量がある。キャパシタに関するこの要求に
より、キャパシタをいくらでも小型化することができるわけではないため、この
要求はメモリセル装置の、パッケージング密度を向上させる上で妨げとなる。
【０００２】 この問題は、メモリセルとして、いわゆるゲインセル、すなわち自己増幅型ダ
イナミックメモリセルを使用する代替のメモリセル装置で回避できる。また、こ
の場合にも情報が電荷の形態で記憶される。ところが、電荷は直接ビット線を駆
動する必要がなく、メモリトランジスタのゲート電極に記憶され、その制御にの
み利用されるため、非常に少量の電荷だけで充分である。
イナミックメモリセルを使用する代替のメモリセル装置で回避できる。また、こ
の場合にも情報が電荷の形態で記憶される。ところが、電荷は直接ビット線を駆
動する必要がなく、メモリトランジスタのゲート電極に記憶され、その制御にの
み利用されるため、非常に少量の電荷だけで充分である。
【０００３】 欧州特許出願公報ＥＰ５３７２０３にメモリセル装置が記載されており、この
装置においてメモリセルは自己増幅型ダイナミックメモリセルであり、選択トラ
ンジスタと、メモリトランジスタと、ショットキー接合とを各々１つ包含する。
選択トランジスタのゲート電極はワード線と接続される。選択トランジスタ及び
メモリトランジスタは直列であり、ビット線と駆動電圧が印加される電圧端子と
の間に接続される。ショットキー接合は、メモリトランジスタのゲート電極と選
択トランジスタのソース／ドレイン領域との間に接続される。メモリセルに情報
を書込むために、帰属する選択トランジスタが帰属するワード線を介して駆動さ
れる。ビット線は情報の種類に依存して低い電圧ＵBL又は高い電圧ＵBHが印加さ
れる。その場合に設定されるメモリトランジスタのゲート電極の電荷はビット線
の電圧に依存し且つ情報を表わす。この情報を読出すために選択トランジスタが
ワード線を介して駆動され、ビット線に低い電圧ＵBLが印加される。メモリトラ
ンジスタのゲート電極がビット線の高い電圧ＵBHによってあらかじめ充電されて
いると、ゲート電極とメモリトランジスタのソース／ドレイン領域との間にメモ
リトランジスタの閾値電圧よりも大きい電位差が発生し、その結果、電圧端子と
ビット線との間に信号電荷が生成される。メモリトランジスタのゲート電極がビ
ット線の低い電圧ＵBLによって充電されていると、ゲート電極とメモリトランジ
スタのソース／ドレイン領域との間にメモリトランジスタの閾値電圧より大きい
電位差が発生せず、したがって電流が流れない。
装置においてメモリセルは自己増幅型ダイナミックメモリセルであり、選択トラ
ンジスタと、メモリトランジスタと、ショットキー接合とを各々１つ包含する。
選択トランジスタのゲート電極はワード線と接続される。選択トランジスタ及び
メモリトランジスタは直列であり、ビット線と駆動電圧が印加される電圧端子と
の間に接続される。ショットキー接合は、メモリトランジスタのゲート電極と選
択トランジスタのソース／ドレイン領域との間に接続される。メモリセルに情報
を書込むために、帰属する選択トランジスタが帰属するワード線を介して駆動さ
れる。ビット線は情報の種類に依存して低い電圧ＵBL又は高い電圧ＵBHが印加さ
れる。その場合に設定されるメモリトランジスタのゲート電極の電荷はビット線
の電圧に依存し且つ情報を表わす。この情報を読出すために選択トランジスタが
ワード線を介して駆動され、ビット線に低い電圧ＵBLが印加される。メモリトラ
ンジスタのゲート電極がビット線の高い電圧ＵBHによってあらかじめ充電されて
いると、ゲート電極とメモリトランジスタのソース／ドレイン領域との間にメモ
リトランジスタの閾値電圧よりも大きい電位差が発生し、その結果、電圧端子と
ビット線との間に信号電荷が生成される。メモリトランジスタのゲート電極がビ
ット線の低い電圧ＵBLによって充電されていると、ゲート電極とメモリトランジ
スタのソース／ドレイン領域との間にメモリトランジスタの閾値電圧より大きい
電位差が発生せず、したがって電流が流れない。
【０００４】 エム．ヘシャミ（M.Heshami)ら“２５０ＭＨｚスキュード−クロックパイプラ
インドデータバッファ"ＩＥＥＥ固体回路誌（Journal of Solid-State Circuits
）、第３１巻、第３号、（１９９６年）、第３７６頁に、メモリセル装置が記
載されており、この装置においてメモリセルは自己増幅型ダイナミックメモリセ
ルであり、第１の選択トランジスタと、メモリトランジスタと、第２の選択トラ
ンジスタとを各々１つ包含する。第１の選択トランジスタは、第１のビット線と
メモリトランジスタのゲート電極との間に接続されている。第１の選択トランジ
スタのゲート電極は、第１のワード線と接続されている。第２の選択トランジス
タはメモリトランジスタのソース／ドレイン領域と第２のビット線との間に接続
されている。第２の選択トランジスタのゲート電極は、第２のワード線と接続さ
れている。もう１つのメモリトランジスタのソース／ドレイン領域は、電圧端子
と接続されている。メモリトランジスタのゲート電極に情報を書込むために、第
１の選択トランジスタが第１のワード線を介して駆動されるため、メモリトラン
ジスタのゲート電極に第１のビット線の電圧に依存する電圧が設定され、さらに
その大きさは書込むべき情報に依存する。この情報を読出すために第２の選択ト
ランジスタが第２のワード線を介して駆動される。それぞれの情報に応じて、す
なわちそれぞれのメモリトランジスタのゲート電極の電圧に応じて、メモリトラ
ンジスタが通電又は遮断され、且つ電圧端子と第２のビット線との間に電流が流
れたり流れなかったりする。
インドデータバッファ"ＩＥＥＥ固体回路誌（Journal of Solid-State Circuits
）、第３１巻、第３号、（１９９６年）、第３７６頁に、メモリセル装置が記
載されており、この装置においてメモリセルは自己増幅型ダイナミックメモリセ
ルであり、第１の選択トランジスタと、メモリトランジスタと、第２の選択トラ
ンジスタとを各々１つ包含する。第１の選択トランジスタは、第１のビット線と
メモリトランジスタのゲート電極との間に接続されている。第１の選択トランジ
スタのゲート電極は、第１のワード線と接続されている。第２の選択トランジス
タはメモリトランジスタのソース／ドレイン領域と第２のビット線との間に接続
されている。第２の選択トランジスタのゲート電極は、第２のワード線と接続さ
れている。もう１つのメモリトランジスタのソース／ドレイン領域は、電圧端子
と接続されている。メモリトランジスタのゲート電極に情報を書込むために、第
１の選択トランジスタが第１のワード線を介して駆動されるため、メモリトラン
ジスタのゲート電極に第１のビット線の電圧に依存する電圧が設定され、さらに
その大きさは書込むべき情報に依存する。この情報を読出すために第２の選択ト
ランジスタが第２のワード線を介して駆動される。それぞれの情報に応じて、す
なわちそれぞれのメモリトランジスタのゲート電極の電圧に応じて、メモリトラ
ンジスタが通電又は遮断され、且つ電圧端子と第２のビット線との間に電流が流
れたり流れなかったりする。
【０００５】 本発明が解決しようとする問題点は、所定の動作電圧において従来の技術より
も大きい信号電荷となる自己増幅型ダイナミックメモリセルを具備したメモリセ
ル装置の駆動方法を提示することである。
も大きい信号電荷となる自己増幅型ダイナミックメモリセルを具備したメモリセ
ル装置の駆動方法を提示することである。
【０００６】 この問題点は、メモリセルがそれぞれ少なくとも１つのメモリトランジスタを
包含する自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方
法によって解決される。メモリセルの１つに第１の情報を書込むために、帰属す
るメモリトランジスタのゲート電極は、このゲート電極に第１の電圧が印加され
るように充電される。このメモリセルに第２の情報を書込むために、メモリトラ
ンジスタのゲート電極は、このゲート電極に第２の電圧が印加されるように充電
される。それぞれ第１の情報を読出し且つ第２の情報を読出すために、メモリト
ランジスタの第１のソース／ドレイン領域に動作電圧が印加され、メモリトラン
ジスタの第２のソース／ドレイン領域に読出電圧が印加される。第１の電圧は第
２の電圧とこの読出電圧との間にある。この読出電圧はメモリトランジスタの閾
値電圧を差引いた第１の電圧とメモリトランジスタの閾値電圧を差引いた第２の
電圧との間にある。
包含する自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方
法によって解決される。メモリセルの１つに第１の情報を書込むために、帰属す
るメモリトランジスタのゲート電極は、このゲート電極に第１の電圧が印加され
るように充電される。このメモリセルに第２の情報を書込むために、メモリトラ
ンジスタのゲート電極は、このゲート電極に第２の電圧が印加されるように充電
される。それぞれ第１の情報を読出し且つ第２の情報を読出すために、メモリト
ランジスタの第１のソース／ドレイン領域に動作電圧が印加され、メモリトラン
ジスタの第２のソース／ドレイン領域に読出電圧が印加される。第１の電圧は第
２の電圧とこの読出電圧との間にある。この読出電圧はメモリトランジスタの閾
値電圧を差引いた第１の電圧とメモリトランジスタの閾値電圧を差引いた第２の
電圧との間にある。
【０００７】 自己増幅型ダイナミックメモリセルは、メモリトランジスタを包含し、そのゲ
ート電極に情報が電荷の形態で記憶されている。この電荷は書込み時に第１の情
報でメモリトランジスタが遮断されるように、すなわち電流がメモリトランジス
タを通って流れることができないように設定され、それに対して該メモリトラン
ジスタは第２の情報で通電される。第２の情報の読出し時には、第１の情報の読
出し時と異なり信号電荷がメモリトランジスタを通って流れる。この信号電荷は
、第１のソース／ドレイン領域とメモリトランジスタの第２のソース／ドレイン
領域との間に流れる。読出電圧が第１の電圧に等しくなく且つ第１の電圧と第２
の電圧との間にないので、メモリトランジスタのゲート電極とメモリトランジス
タの第２のソース／ドレイン領域との間の電位差は、読出電圧が第１の電圧と等
しい場合よりも大きくなる。つまり、メモリトランジスタの電気抵抗がより小さ
くなるため、その抵抗を通り特に大きい信号電荷を流すことができる。第１の電
圧が読出電圧に等しい従来の技術と比較して、同じ動作電圧でより大きい信号電
荷を流すことができる。第１の電圧が読出電圧に等しい従来の技術と比較して、
同じ信号電荷はより小さい動作電圧で流すことができる。一般的に表わすと、信
号電荷で分割された動作電圧は従来の技術に比べて小さくなる。所定の動作電圧
では信号電荷が従来の技術に比べて大きくなる。読出電圧はメモリトランジスタ
の閾値電圧を差引いた第１の電圧とメモリトランジスタの閾値電圧を差引いた第
２の電圧との間にあり、それによってメモリトランジスタが第１の情報の読出し
時に遮断され且つ第２の情報の読出し時に通電される。これは、トランジスタが
、そのゲート電極と少なくとも１つのソース／ドレイン領域との間の電位差がそ
の閾値電圧の大きさよりも大きい場合に通電されるという事実に基づいている。
動作電圧は、メモリトランジスタがそのゲート電極で第１の電圧が印加された場
合に遮断されるように選択される。さもなければ、メモリトランジスタは読出電
圧の大きさに無関係に通電されることになる。
ート電極に情報が電荷の形態で記憶されている。この電荷は書込み時に第１の情
報でメモリトランジスタが遮断されるように、すなわち電流がメモリトランジス
タを通って流れることができないように設定され、それに対して該メモリトラン
ジスタは第２の情報で通電される。第２の情報の読出し時には、第１の情報の読
出し時と異なり信号電荷がメモリトランジスタを通って流れる。この信号電荷は
、第１のソース／ドレイン領域とメモリトランジスタの第２のソース／ドレイン
領域との間に流れる。読出電圧が第１の電圧に等しくなく且つ第１の電圧と第２
の電圧との間にないので、メモリトランジスタのゲート電極とメモリトランジス
タの第２のソース／ドレイン領域との間の電位差は、読出電圧が第１の電圧と等
しい場合よりも大きくなる。つまり、メモリトランジスタの電気抵抗がより小さ
くなるため、その抵抗を通り特に大きい信号電荷を流すことができる。第１の電
圧が読出電圧に等しい従来の技術と比較して、同じ動作電圧でより大きい信号電
荷を流すことができる。第１の電圧が読出電圧に等しい従来の技術と比較して、
同じ信号電荷はより小さい動作電圧で流すことができる。一般的に表わすと、信
号電荷で分割された動作電圧は従来の技術に比べて小さくなる。所定の動作電圧
では信号電荷が従来の技術に比べて大きくなる。読出電圧はメモリトランジスタ
の閾値電圧を差引いた第１の電圧とメモリトランジスタの閾値電圧を差引いた第
２の電圧との間にあり、それによってメモリトランジスタが第１の情報の読出し
時に遮断され且つ第２の情報の読出し時に通電される。これは、トランジスタが
、そのゲート電極と少なくとも１つのソース／ドレイン領域との間の電位差がそ
の閾値電圧の大きさよりも大きい場合に通電されるという事実に基づいている。
動作電圧は、メモリトランジスタがそのゲート電極で第１の電圧が印加された場
合に遮断されるように選択される。さもなければ、メモリトランジスタは読出電
圧の大きさに無関係に通電されることになる。
【０００８】 例えば、メモリトランジスタにおいて、第１及び第２のソース／ドレイン領域
がｎ−ドープされたｎ−チャネル−トランジスタであるとするならば、第２の電
圧は第１の電圧よりも大きくなり且つ第１の電圧は読出電圧よりも大きくなる。
読出電圧はメモリトランジスタの閾値電圧を差引いた第１の電圧よりも大きく且
つメモリトランジスタの閾値電圧を差引いた第２の電圧よりも小さい。閾値電圧
は動作電圧を差引いた第１の電圧よりも大きい。閾値電圧は、好ましくは動作電
圧を差引いた第２の電圧よりも大きい。この場合、メモリトランジスタの第１の
ソース／ドレイン領域には、メモリトランジスタの第２のソース／ドレイン領域
に読出電圧が印加されない場合でも動作電圧を印加することができ、そのために
メモリトランジスタが通電されることがない。
がｎ−ドープされたｎ−チャネル−トランジスタであるとするならば、第２の電
圧は第１の電圧よりも大きくなり且つ第１の電圧は読出電圧よりも大きくなる。
読出電圧はメモリトランジスタの閾値電圧を差引いた第１の電圧よりも大きく且
つメモリトランジスタの閾値電圧を差引いた第２の電圧よりも小さい。閾値電圧
は動作電圧を差引いた第１の電圧よりも大きい。閾値電圧は、好ましくは動作電
圧を差引いた第２の電圧よりも大きい。この場合、メモリトランジスタの第１の
ソース／ドレイン領域には、メモリトランジスタの第２のソース／ドレイン領域
に読出電圧が印加されない場合でも動作電圧を印加することができ、そのために
メモリトランジスタが通電されることがない。
【０００９】 前述と同様のことは、メモリトランジスタがｐ−チャネル−トランジスタであ
るメモリセル装置にも当てはまり、メモリトランジスタの第１のソース／ドレイ
ン領域と第２のソース／ドレイン領域とがｐ−ドープされている。単に電圧の記
号だけを変える必要がある。つまり、例えば第２の電圧は第１の電圧よりも小さ
く、第１の電圧は読出電圧よりも小さい。
るメモリセル装置にも当てはまり、メモリトランジスタの第１のソース／ドレイ
ン領域と第２のソース／ドレイン領域とがｐ−ドープされている。単に電圧の記
号だけを変える必要がある。つまり、例えば第２の電圧は第１の電圧よりも小さ
く、第１の電圧は読出電圧よりも小さい。
【００１０】 以下、“電圧ｘとｙとがほぼ等しい"とは、互いに等しいことによって満たさ
れるはずの既知の条件が破れない程度にｘとｙとが近似していることを意味する
。
れるはずの既知の条件が破れない程度にｘとｙとが近似していることを意味する
。
【００１１】 読出電圧は、第１の電圧からメモリトランジスタの閾値電圧を差引いた電圧に
ほぼ等しいことが望ましい、すなわち、メモリトランジスタのゲート電極に第１
の電圧が印加されたときメモリトランジスタに電流が流れない程度の大きさであ
ることが望ましい。つまり、読出電圧と閾値電圧との合計は、近似的に０ボルト
である。第１の情報の読出し時にメモリトランジスタが遮断されていることを条
件にして、第２の電圧と読出電圧との間の電位差がこの場合に最大になるため、
メモリトランジスタは最大限多くの電流が通過する。信号電荷は特に大きい。
ほぼ等しいことが望ましい、すなわち、メモリトランジスタのゲート電極に第１
の電圧が印加されたときメモリトランジスタに電流が流れない程度の大きさであ
ることが望ましい。つまり、読出電圧と閾値電圧との合計は、近似的に０ボルト
である。第１の情報の読出し時にメモリトランジスタが遮断されていることを条
件にして、第２の電圧と読出電圧との間の電位差がこの場合に最大になるため、
メモリトランジスタは最大限多くの電流が通過する。信号電荷は特に大きい。
【００１２】 第１の電圧は例えば０ボルトになる。この場合、読出電圧は好ましくはほぼメ
モリトランジスタの負の閾値電圧になる。メモリトランジスタがｎ−チャネル−
トランジスタである場合、読出電圧は負の閾値電圧より多少大きくなる。閾値電
圧が例えば１ボルトであるとすると、読出電圧は例えば−０．８ボルトになる。
モリトランジスタの負の閾値電圧になる。メモリトランジスタがｎ−チャネル−
トランジスタである場合、読出電圧は負の閾値電圧より多少大きくなる。閾値電
圧が例えば１ボルトであるとすると、読出電圧は例えば−０．８ボルトになる。
【００１３】 メモリセルは少なくとも１つの選択トランジスタを包含することができ、その
第１のソース／ドレイン領域はビット線に、その第２のソース／ドレイン領域は
メモリトランジスタのゲート電極に且つそのゲート電極はワード線にそれぞれ接
続されている。第１の情報を書込むために、ワード線は、メモリトランジスタの
ゲート電極がビット線と電気的に接続されるように駆動される。ビット線には、
メモリトランジスタのゲート電極に第１の電圧が印加されるように第１のビット
線電圧が印加される。メモリセルに第２の情報を書込むために、ワード線は、メ
モリトランジスタのゲート電極がビット線と電気的に接続されるように駆動され
る。ビット線には、メモリトランジスタのゲート電極に第２の電圧が印加される
ように第２のビット線電圧が印加される。
第１のソース／ドレイン領域はビット線に、その第２のソース／ドレイン領域は
メモリトランジスタのゲート電極に且つそのゲート電極はワード線にそれぞれ接
続されている。第１の情報を書込むために、ワード線は、メモリトランジスタの
ゲート電極がビット線と電気的に接続されるように駆動される。ビット線には、
メモリトランジスタのゲート電極に第１の電圧が印加されるように第１のビット
線電圧が印加される。メモリセルに第２の情報を書込むために、ワード線は、メ
モリトランジスタのゲート電極がビット線と電気的に接続されるように駆動され
る。ビット線には、メモリトランジスタのゲート電極に第２の電圧が印加される
ように第２のビット線電圧が印加される。
【００１４】 第２のビット線電圧は動作電圧と等しくすることができる。
【００１５】 簡略化するために、以下、ｎ−チャネル−トランジスタであるメモリトランジ
スタのみを引用する。しかし、これは類似的に、このメモリトランジスタがｐ−
チャネル−トランジスタである場合にも当てはまる。単に電圧の記号が変わるだ
けである。
スタのみを引用する。しかし、これは類似的に、このメモリトランジスタがｐ−
チャネル−トランジスタである場合にも当てはまる。単に電圧の記号が変わるだ
けである。
【００１６】 メモリトランジスタがｎ−チャネル−トランジスタである場合、選択トランジ
スタも同様にｎ−チャネル−トランジスタであるのが好ましい。
スタも同様にｎ−チャネル−トランジスタであるのが好ましい。
【００１７】 第１の場合において、ワード線は第２の情報の書込み時に、このワード線が動
作電圧と選択トランジスタの閾値電圧との合計に等しい電圧を印加することによ
って駆動することができる。選択トランジスタは、そのゲート電極と第１のソー
ス／ドレイン領域又は第２のソース／ドレイン領域との間の電位差がその閾値電
圧よりも大きい場合に限り通電されたままになる。選択トランジスタのゲート電
極に動作電圧と閾値電圧との合計が印加され且つ動作電圧のビット線に印加され
るので、メモリトランジスタのゲート電極に同様に動作電圧が印加されるまでの
間電流を流すことができる。従って、第２の電圧は、この第１の場合において動
作電圧に等しくなる。
作電圧と選択トランジスタの閾値電圧との合計に等しい電圧を印加することによ
って駆動することができる。選択トランジスタは、そのゲート電極と第１のソー
ス／ドレイン領域又は第２のソース／ドレイン領域との間の電位差がその閾値電
圧よりも大きい場合に限り通電されたままになる。選択トランジスタのゲート電
極に動作電圧と閾値電圧との合計が印加され且つ動作電圧のビット線に印加され
るので、メモリトランジスタのゲート電極に同様に動作電圧が印加されるまでの
間電流を流すことができる。従って、第２の電圧は、この第１の場合において動
作電圧に等しくなる。
【００１８】 第２の場合において、ワード線は第２の情報の書込み時に、このワード線が動
作電圧を印加されることによって駆動することができる。この場合、第２の情報
の書込み時に選択トランジスタに電流が流れるのは、動作電圧から選択トランジ
スタの閾値電圧を差引いた電圧がメモリトランジスタのゲート電極に印加される
時点までだけである。メモリトランジスタのゲート電極の電荷は、第１の場合よ
りも少ない。第２の情報の読出し時にゲート電極とメモリトランジスタの第２の
ソース／ドレイン領域との間の電位差が第１の場合よりも小さいので、第１の場
合よりも少ない電流がメモリトランジスタを通って流れる。信号電荷はそれによ
ってより小さくなる。
作電圧を印加されることによって駆動することができる。この場合、第２の情報
の書込み時に選択トランジスタに電流が流れるのは、動作電圧から選択トランジ
スタの閾値電圧を差引いた電圧がメモリトランジスタのゲート電極に印加される
時点までだけである。メモリトランジスタのゲート電極の電荷は、第１の場合よ
りも少ない。第２の情報の読出し時にゲート電極とメモリトランジスタの第２の
ソース／ドレイン領域との間の電位差が第１の場合よりも小さいので、第１の場
合よりも少ない電流がメモリトランジスタを通って流れる。信号電荷はそれによ
ってより小さくなる。
【００１９】 この方法を簡素化するために、ワード線を第１の情報の書込み時に第２の情報
の書込み時と同じ電圧を印加することが好ましい。第２の場合において、そのと
き第１の情報の書込み時に選択トランジスタのゲート電極とその第１のソース／
ドレイン領域との間の電位差が第１の場合よりも小さくなるため、選択トランジ
スタのゲート誘電体をより薄くすることができる。ゲート誘電体の小さい厚さは
、この厚さが選択トランジスタの高いスティフネス（Steilheit)と高い性能とを
もたらすので好ましい。選択トランジスタの性能特性データは、ゲート誘電体の
厚さが小さいため、該特性データが論理回路のトランジスタのための要求事項を
満たすように良好にすることができる。従って、メモリセル装置のトランジスタ
も論理回路のトランジスタも同時に１つのチップ上に製作することができる。
の書込み時と同じ電圧を印加することが好ましい。第２の場合において、そのと
き第１の情報の書込み時に選択トランジスタのゲート電極とその第１のソース／
ドレイン領域との間の電位差が第１の場合よりも小さくなるため、選択トランジ
スタのゲート誘電体をより薄くすることができる。ゲート誘電体の小さい厚さは
、この厚さが選択トランジスタの高いスティフネス（Steilheit)と高い性能とを
もたらすので好ましい。選択トランジスタの性能特性データは、ゲート誘電体の
厚さが小さいため、該特性データが論理回路のトランジスタのための要求事項を
満たすように良好にすることができる。従って、メモリセル装置のトランジスタ
も論理回路のトランジスタも同時に１つのチップ上に製作することができる。
【００２０】 ワード線の電圧値は、その時々の必要条件に合わせることができる。信号電荷
を大きくするほど、電圧は一層高く選ばれる。好ましくは、この電圧は、メモリ
トランジスタのゲート電極の第２の電圧が第２のビット線電圧を超えることがで
きないので、上記第１の場合より大きくならない。ゲート誘電体を薄くするほど
、電圧は一層小さく選ばれる。本発明の枠内において、ワード線の電圧が動作電
圧と、動作電圧及び閾値電圧の合計との間で妥協点を成立させる必要がある。
を大きくするほど、電圧は一層高く選ばれる。好ましくは、この電圧は、メモリ
トランジスタのゲート電極の第２の電圧が第２のビット線電圧を超えることがで
きないので、上記第１の場合より大きくならない。ゲート誘電体を薄くするほど
、電圧は一層小さく選ばれる。本発明の枠内において、ワード線の電圧が動作電
圧と、動作電圧及び閾値電圧の合計との間で妥協点を成立させる必要がある。
【００２１】 メモリセル装置の構成時にプロセスコストを低減するために、選択トランジス
タ及びメモリトランジスタをそのゲート誘電体が同じ厚さを有するように同時に
製作することが好ましい。選択トランジスタ及びメモリトランジスタは同じ閾値
電圧を有することができる。
タ及びメモリトランジスタをそのゲート誘電体が同じ厚さを有するように同時に
製作することが好ましい。選択トランジスタ及びメモリトランジスタは同じ閾値
電圧を有することができる。
【００２２】 メモリセルは少なくとも１つのダイオードを包含することができ、このダイオ
ードは、選択トランジスタの第２のソース／ドレイン領域とメモリトランジスタ
のゲート電極との間で、メモリトランジスタのゲート電極から選択トランジスタ
の第２のソース／ドレイン領域への電荷の流出が困難になるように接続されてい
る。つまり、ダイオードの阻止方向は、メモリトランジスタのゲート電極から選
択トランジスタの第２のソース／ドレイン領域へ向いている。選択トランジスタ
の第２のソース／ドレイン領域は、メモリトランジスタの第２のソース／ドレイ
ン領域に接続されている。それぞれ第１の情報の読出しと第２の情報の読出しと
のためにワード線が駆動されるため、選択トランジスタが読出トランジスタとし
て作用する。つまり、メモリセルあたりただ１つのビット線と１つのワード線と
が設けられている。選択トランジスタのゲート誘電体の厚さを選ぶとき、ワード
線の電圧と第１のビット線電圧との差のみならず、ワード線の電圧と読出電圧と
の差も考慮しなければならない。
ードは、選択トランジスタの第２のソース／ドレイン領域とメモリトランジスタ
のゲート電極との間で、メモリトランジスタのゲート電極から選択トランジスタ
の第２のソース／ドレイン領域への電荷の流出が困難になるように接続されてい
る。つまり、ダイオードの阻止方向は、メモリトランジスタのゲート電極から選
択トランジスタの第２のソース／ドレイン領域へ向いている。選択トランジスタ
の第２のソース／ドレイン領域は、メモリトランジスタの第２のソース／ドレイ
ン領域に接続されている。それぞれ第１の情報の読出しと第２の情報の読出しと
のためにワード線が駆動されるため、選択トランジスタが読出トランジスタとし
て作用する。つまり、メモリセルあたりただ１つのビット線と１つのワード線と
が設けられている。選択トランジスタのゲート誘電体の厚さを選ぶとき、ワード
線の電圧と第１のビット線電圧との差のみならず、ワード線の電圧と読出電圧と
の差も考慮しなければならない。
【００２３】 以下、概念「読出トランジスタ」は、ダイオードを具備したメモリセルの場合
に概念「選択トランジスタ」と置換できるものとする。
に概念「選択トランジスタ」と置換できるものとする。
【００２４】 メモリセル装置は、ワード線が書込み時にも読出し時にも同じ電圧を印加され
るとき、特に簡単に構成することができる。
るとき、特に簡単に構成することができる。
【００２５】 上記第１の場合において、次にゲート電極と選択トランジスタの第１のソース
／ドレイン領域との間の最大電位差は、読出電圧を差引いた動作電圧と閾値電圧
との合計と等しくなる。つまり、この電位差は動作電圧と２倍の閾値電圧との合
計とほぼ等しくなる。上記第２の場合において、ゲート電極と選択トランジスタ
の第１のソース／ドレイン領域との間の最大電位差は、読出電圧を差引いた動作
電圧に等しい。つまり、この電位差はメモリトランジスタの動作電圧と閾値電圧
との合計に等しい。
／ドレイン領域との間の最大電位差は、読出電圧を差引いた動作電圧と閾値電圧
との合計と等しくなる。つまり、この電位差は動作電圧と２倍の閾値電圧との合
計とほぼ等しくなる。上記第２の場合において、ゲート電極と選択トランジスタ
の第１のソース／ドレイン領域との間の最大電位差は、読出電圧を差引いた動作
電圧に等しい。つまり、この電位差はメモリトランジスタの動作電圧と閾値電圧
との合計に等しい。
【００２６】 メモリセルは、例えばエム．ヘシャミ（M.Heshami)ら（上記参照）に記載され
ているように、３トランジスタ−メモリセルとすることができる。例えば、メモ
リセルは１つの読出トランジスタを包含し、その第１のソース／ドレイン領域は
メモリトランジスタの第２のソース／ドレイン領域に接続される。それぞれ第１
の情報の読出しと第２の情報の読出しのために、読出トランジスタのゲート電極
が駆動される。読出トランジスタのゲート電極は、例えばもう１つのワード線に
接続される。読出トランジスタの第２のソース／ドレイン領域は、もう１つのビ
ット線と接続することができ、このビット線を介して信号電荷が決定される。こ
のワード線と別のワード線とは、同一にすることができる。この場合、このビッ
ト線と別のビット線とは互いに異なっている。このビット線と別のビット線とは
同一にすることができる。この場合、このワード線と別のワード線とは互いに異
なっている。
ているように、３トランジスタ−メモリセルとすることができる。例えば、メモ
リセルは１つの読出トランジスタを包含し、その第１のソース／ドレイン領域は
メモリトランジスタの第２のソース／ドレイン領域に接続される。それぞれ第１
の情報の読出しと第２の情報の読出しのために、読出トランジスタのゲート電極
が駆動される。読出トランジスタのゲート電極は、例えばもう１つのワード線に
接続される。読出トランジスタの第２のソース／ドレイン領域は、もう１つのビ
ット線と接続することができ、このビット線を介して信号電荷が決定される。こ
のワード線と別のワード線とは、同一にすることができる。この場合、このビッ
ト線と別のビット線とは互いに異なっている。このビット線と別のビット線とは
同一にすることができる。この場合、このワード線と別のワード線とは互いに異
なっている。
【００２７】 メモリセルがダイオードを包含するとき、選択トランジスタのゲート誘電体は
、ワード線が読出し時に書込み時よりも小さい電圧を印加される場合、特に薄く
することができる。好ましくは、ワード線の電圧は選択トランジスタのゲート誘
電体での電圧降下が書込み時にも読出し時にも同じであるように読出電圧に適合
される。上記第１の場合において、次いで読出し時のワード線の電圧は、動作電
圧と、閾値電圧と、読出電圧との合計に等しくなるため、メモリセル装置の駆動
時に選択トランジスタのゲート誘電体で降下するゲート電極と選択トランジスタ
の第１のソース／ドレイン領域との間の最大電位差は、動作電圧と閾値電圧との
合計に等しくなる。読出し時のワード線の電圧は、例えばほぼ動作電圧に等しく
なる。上記第２の場合において、次に読出し時のワード線の電圧は動作電圧と読
出電圧との合計に等しくなるため、メモリセル装置の駆動時に選択トランジスタ
のゲート誘電体で降下するゲート電極と選択トランジスタの第１のソース／ドレ
イン領域との間の最大電位差は動作電圧に等しくなる。読出し時のワード線の電
圧は、例えば読出トランジスタの閾値電圧を差引いた動作電圧にほぼ等しくなる
。
、ワード線が読出し時に書込み時よりも小さい電圧を印加される場合、特に薄く
することができる。好ましくは、ワード線の電圧は選択トランジスタのゲート誘
電体での電圧降下が書込み時にも読出し時にも同じであるように読出電圧に適合
される。上記第１の場合において、次いで読出し時のワード線の電圧は、動作電
圧と、閾値電圧と、読出電圧との合計に等しくなるため、メモリセル装置の駆動
時に選択トランジスタのゲート誘電体で降下するゲート電極と選択トランジスタ
の第１のソース／ドレイン領域との間の最大電位差は、動作電圧と閾値電圧との
合計に等しくなる。読出し時のワード線の電圧は、例えばほぼ動作電圧に等しく
なる。上記第２の場合において、次に読出し時のワード線の電圧は動作電圧と読
出電圧との合計に等しくなるため、メモリセル装置の駆動時に選択トランジスタ
のゲート誘電体で降下するゲート電極と選択トランジスタの第１のソース／ドレ
イン領域との間の最大電位差は動作電圧に等しくなる。読出し時のワード線の電
圧は、例えば読出トランジスタの閾値電圧を差引いた動作電圧にほぼ等しくなる
。
【００２８】 読出トランジスタの第１のソース／ドレイン領域と読出トランジスタの第１の
ソース／ドレイン領域が配設されている基板との間で読出電圧の印加時にリーク
電流が増大しないため、この基板に読出電圧より大きくない電圧が印加される場
合が好ましい。トランジスタのソース／ドレイン領域と基板との間のｐ−ｎ接合
は、その場合に阻止方向に極性化される。
ソース／ドレイン領域が配設されている基板との間で読出電圧の印加時にリーク
電流が増大しないため、この基板に読出電圧より大きくない電圧が印加される場
合が好ましい。トランジスタのソース／ドレイン領域と基板との間のｐ−ｎ接合
は、その場合に阻止方向に極性化される。
【００２９】 メモリトランジスタの第１のソース／ドレイン領域は、一定の動作電圧に保持
される電圧端子に接続することができる。
される電圧端子に接続することができる。
【００３０】 以下、本発明の実施例を図面を利用してより詳しく説明する。
【００３１】 図１は、第１の実施例による第１の情報の書込み時のメモリセルの回路図を示
す。
す。
【００３２】 図２は、第１の実施例による第１の情報の読出し時のメモリセルの回路図を示
す。
す。
【００３３】 図３は、第１の実施例による第２の情報の書込み時のメモリセルの回路図を示
す。
す。
【００３４】 図４は、第１の実施例による第２の情報の読出し時のメモリセルの回路図を示
す。
す。
【００３５】 図５は、第１の実施例による別のメモリセルの情報の読出し時のメモリセルの
回路図を示す。
回路図を示す。
【００３６】 図６は、第２の実施例による第１の情報の書込み時のメモリセルの回路図を示
す。
す。
【００３７】 図７は、第２の実施例による第２の情報の書込み時のメモリセルの回路図を示
す。
す。
【００３８】 図８は、第２の実施例による第１の情報の読出し時のメモリセルの回路図を示
す。
す。
【００３９】 図９は、第２の実施例による第２の情報の読出し時のメモリセルの回路図を示
す。
す。
【００４０】 図１０は、第２の実施例による別のメモリセルの情報の読出し時のメモリセル
の回路図を示す。
の回路図を示す。
【００４１】 上記実施例は、自己増幅型ダイナミックメモリセルを具備したメモリセル装置
を前提とし、この装置においてメモリセルは各々１つのメモリトランジスタＳ、
選択トランジスタＡ及びダイオードＤを包含する。選択トランジスタＡ及びメモ
リトランジスタＳは、電圧端子Ｑとビット線Ｂとの間に直列に接続されている。
メモリトランジスタＳの第１のソース／ドレイン領域は、電圧端子Ｑに接続され
ている。選択トランジスタＡの第１のソース／ドレイン領域はビット線Ｂに接続
されている。選択トランジスタＡの第２のソース／ドレイン領域はメモリトラン
ジスタＳのゲート電極とメモリトランジスタＳの第２のソース／ドレイン領域と
に接続されている。選択トランジスタＡの第２のソース／ドレイン領域とメモリ
トランジスタＳのゲート電極との間に、ダイオードＤが、メモリトランジスタＳ
のゲート電極から選択トランジスタＡの第２のソース／ドレイン領域への電荷の
流出が困難になるように接続されている。電圧端子は２Ｖになる一定の動作電圧
ＶDDに保持される。選択トランジスタＡ及びメモリトランジスタＳのソース／ド
レイン領域はｎ−ドープされている。すなわち、選択トランジスタＡとメモリト
ランジスタＳの場合、ｎ−チャネル−トランジスタである。選択トランジスタＡ
の閾値電圧ＶT及びメモリトランジスタＳの閾値電圧ＶTは約１Ｖになる。選択ト
ランジスタＡ及びメモリトランジスタＳのソース／ドレイン領域は、−１Ｖの電
圧が印加される１つの基板に配列される。
を前提とし、この装置においてメモリセルは各々１つのメモリトランジスタＳ、
選択トランジスタＡ及びダイオードＤを包含する。選択トランジスタＡ及びメモ
リトランジスタＳは、電圧端子Ｑとビット線Ｂとの間に直列に接続されている。
メモリトランジスタＳの第１のソース／ドレイン領域は、電圧端子Ｑに接続され
ている。選択トランジスタＡの第１のソース／ドレイン領域はビット線Ｂに接続
されている。選択トランジスタＡの第２のソース／ドレイン領域はメモリトラン
ジスタＳのゲート電極とメモリトランジスタＳの第２のソース／ドレイン領域と
に接続されている。選択トランジスタＡの第２のソース／ドレイン領域とメモリ
トランジスタＳのゲート電極との間に、ダイオードＤが、メモリトランジスタＳ
のゲート電極から選択トランジスタＡの第２のソース／ドレイン領域への電荷の
流出が困難になるように接続されている。電圧端子は２Ｖになる一定の動作電圧
ＶDDに保持される。選択トランジスタＡ及びメモリトランジスタＳのソース／ド
レイン領域はｎ−ドープされている。すなわち、選択トランジスタＡとメモリト
ランジスタＳの場合、ｎ−チャネル−トランジスタである。選択トランジスタＡ
の閾値電圧ＶT及びメモリトランジスタＳの閾値電圧ＶTは約１Ｖになる。選択ト
ランジスタＡ及びメモリトランジスタＳのソース／ドレイン領域は、−１Ｖの電
圧が印加される１つの基板に配列される。
【００４２】 第１の実施例において、論理値０に相当する第１の情報を書込むためにワード
線Ｗが動作電圧ＶDDを印加されるため、選択トランジスタＡが通電する。ビット
線Ｂに、０Ｖになる第１のビット線電圧が印加されるため、メモリトランジスタ
Ｓのゲート電極に０Ｖになる第１の電圧が設定される。この第１の電圧は閾値電
圧ＶTよりも小さいので、メモリトランジスタＳが阻止される。電圧端子Ｑとビ
ット線Ｂとの間に電流は流れない（図１参照）。
線Ｗが動作電圧ＶDDを印加されるため、選択トランジスタＡが通電する。ビット
線Ｂに、０Ｖになる第１のビット線電圧が印加されるため、メモリトランジスタ
Ｓのゲート電極に０Ｖになる第１の電圧が設定される。この第１の電圧は閾値電
圧ＶTよりも小さいので、メモリトランジスタＳが阻止される。電圧端子Ｑとビ
ット線Ｂとの間に電流は流れない（図１参照）。
【００４３】 第１の情報を読出すために、ワード線Ｗは閾値電圧ＶTを差引いた動作電圧ＶD D と等しい電圧が印加されるため、選択トランジスタＡが通電される。ビット線
Ｂは選択トランジスタＡの負の閾値電圧ＶTに等しい読出電圧を印加される。ダ
イオードＤは阻止方向に極性化されるため、非常に少ない電荷だけがメモリトラ
ンジスタＳのゲート電極からビット線Ｂへ流れる。読出電圧は確かにメモリトラ
ンジスタＳのゲート電極の第１の電圧よりも小さいが、その差は閾値電圧ＶTよ
りも小さいため、メモリトランジスタが遮断され、電流は電圧端子Ｑからビット
線Ｂへ流れない。選択トランジスタＡのゲート電極と選択トランジスタＡのソー
ス／ドレイン領域との間の電位差は、決して動作電圧ＶDD以上にならない（図２
参照）。
Ｂは選択トランジスタＡの負の閾値電圧ＶTに等しい読出電圧を印加される。ダ
イオードＤは阻止方向に極性化されるため、非常に少ない電荷だけがメモリトラ
ンジスタＳのゲート電極からビット線Ｂへ流れる。読出電圧は確かにメモリトラ
ンジスタＳのゲート電極の第１の電圧よりも小さいが、その差は閾値電圧ＶTよ
りも小さいため、メモリトランジスタが遮断され、電流は電圧端子Ｑからビット
線Ｂへ流れない。選択トランジスタＡのゲート電極と選択トランジスタＡのソー
ス／ドレイン領域との間の電位差は、決して動作電圧ＶDD以上にならない（図２
参照）。
【００４４】 論理値１に相当する第２の情報を書込むために、ワード線Ｗに動作電圧ＶDDが
印加されるため、選択トランジスタＡが通電される。ビット線Ｂは動作電圧ＶDD を印加されるため、メモリトランジスタＳのゲート電極に閾値電圧ＶTを差引い
た動作電圧ＶDDに等しい第２の電圧が設定される。第２の電圧は、選択トランジ
スタＡのゲート電極とそのソース／ドレイン領域の１つとの間の電位差が閾値電
圧ＶTより大きい間だけ選択トランジスタＡが通電されるので、動作電圧ＶDDと
等しくならない（図３参照）。
印加されるため、選択トランジスタＡが通電される。ビット線Ｂは動作電圧ＶDD を印加されるため、メモリトランジスタＳのゲート電極に閾値電圧ＶTを差引い
た動作電圧ＶDDに等しい第２の電圧が設定される。第２の電圧は、選択トランジ
スタＡのゲート電極とそのソース／ドレイン領域の１つとの間の電位差が閾値電
圧ＶTより大きい間だけ選択トランジスタＡが通電されるので、動作電圧ＶDDと
等しくならない（図３参照）。
【００４５】 第２の情報を読出すために、ワード線Ｗが閾値電圧ＶTを差引いた動作電圧ＶD D と等しい電圧を印加される。ビット線Ｂには読出電圧が印加される。ダイオー
ドＤは阻止方向に極性化されるため、電荷がメモリトランジスタＳのゲート電極
からビット線Ｂへ緩やかにしか流れない。読出電圧は第２の電圧より小さく且つ
その差、すなわちメモリトランジスタＳのゲート電極とビット線Ｂとの間の電位
差が閾値電圧ＶTより大きくなり、すなわち動作電圧ＶDDと等しくなるので、メ
モリトランジスタＳが通電され、電流が電圧端子Ｑからビット線Ｂへ流れる（図
４参照）。生じた信号電荷で、これが第２の情報であることが識別される。メモ
リトランジスタＳのゲート電極とそのソース／ドレイン領域との間の電位差は、
決して動作電圧ＶDDより大きくならない。
ドＤは阻止方向に極性化されるため、電荷がメモリトランジスタＳのゲート電極
からビット線Ｂへ緩やかにしか流れない。読出電圧は第２の電圧より小さく且つ
その差、すなわちメモリトランジスタＳのゲート電極とビット線Ｂとの間の電位
差が閾値電圧ＶTより大きくなり、すなわち動作電圧ＶDDと等しくなるので、メ
モリトランジスタＳが通電され、電流が電圧端子Ｑからビット線Ｂへ流れる（図
４参照）。生じた信号電荷で、これが第２の情報であることが識別される。メモ
リトランジスタＳのゲート電極とそのソース／ドレイン領域との間の電位差は、
決して動作電圧ＶDDより大きくならない。
【００４６】 メモリセルのビット線に読出電圧が印加されるもう１つのメモリセルの情報の
読出し時、ワード線Ｗは、好ましくはメモリトランジスタＳの負の閾値電圧ＶT
と等しくなる電圧を印加される。選択トランジスタＡの第１のソース／ドレイン
領域とそのゲート電極との間の電位差は、この場合最小になるため、読出トラン
ジスタを通るリーク電流は同様に最小になる。メモリセルの中に第２の情報が記
憶されているとき、選択トランジスタＡのゲート電極と選択トランジスタＡの第
２のソース／ドレイン領域との間の電位差は動作電圧ＶDDになる（図５参照）。
読出し時、ワード線Ｗは、好ましくはメモリトランジスタＳの負の閾値電圧ＶT
と等しくなる電圧を印加される。選択トランジスタＡの第１のソース／ドレイン
領域とそのゲート電極との間の電位差は、この場合最小になるため、読出トラン
ジスタを通るリーク電流は同様に最小になる。メモリセルの中に第２の情報が記
憶されているとき、選択トランジスタＡのゲート電極と選択トランジスタＡの第
２のソース／ドレイン領域との間の電位差は動作電圧ＶDDになる（図５参照）。
【００４７】 情報がメモリセルに書込まれる時間以外又は情報がメモリセルから読出される
時間以外は、ワード線Ｗに負の閾値電圧ＶTが印加され、且つビット線Ｂには０
Ｖが印加される。選択トランジスタＡのゲート電極とそのソース／ドレイン領域
との間の電位差及びメモリトランジスタＳのゲート電極とそのソース／ドレイン
領域との間の電位差は決して動作電圧ＶDDより大きくならないので、選択トラン
ジスタＡ及びメモリトランジスタＳのゲート誘電体の厚さを小さくすることがで
きる。この実施例において、ゲート誘電体の厚さは約４ｎｍになり且つＳｉＯ2
から成る。
時間以外は、ワード線Ｗに負の閾値電圧ＶTが印加され、且つビット線Ｂには０
Ｖが印加される。選択トランジスタＡのゲート電極とそのソース／ドレイン領域
との間の電位差及びメモリトランジスタＳのゲート電極とそのソース／ドレイン
領域との間の電位差は決して動作電圧ＶDDより大きくならないので、選択トラン
ジスタＡ及びメモリトランジスタＳのゲート誘電体の厚さを小さくすることがで
きる。この実施例において、ゲート誘電体の厚さは約４ｎｍになり且つＳｉＯ2
から成る。
【００４８】 メモリセル装置が配列されている基板上には論理回路も配列されている。選択
トランジスタＡとメモリトランジスタＳのゲート誘電体が薄いので、この論理回
路のトランジスタはメモリセル装置と同時に製作することができ、論理回路のト
ランジスタは、そのゲート誘電体の厚さが小さいため高いスティフネス(Steilhe
it) と高い性能とを有する。
トランジスタＡとメモリトランジスタＳのゲート誘電体が薄いので、この論理回
路のトランジスタはメモリセル装置と同時に製作することができ、論理回路のト
ランジスタは、そのゲート誘電体の厚さが小さいため高いスティフネス(Steilhe
it) と高い性能とを有する。
【００４９】 第２の実施例において、第１の情報と第２の情報とを書込むために、ワード線
Ｗは、動作電圧ＶDDと閾値電圧ＶTとの合計に等しい電圧が印加される。第１の
情報の書込み時にビット線Ｂは電圧０Ｖが印加される。選択トランジスタのゲー
ト電極とその第１のソース／ドレイン領域との間の電位差はＶDD＋ＶTになる（
図６参照）。
Ｗは、動作電圧ＶDDと閾値電圧ＶTとの合計に等しい電圧が印加される。第１の
情報の書込み時にビット線Ｂは電圧０Ｖが印加される。選択トランジスタのゲー
ト電極とその第１のソース／ドレイン領域との間の電位差はＶDD＋ＶTになる（
図６参照）。
【００５０】 第２の情報を書込むために、ビット線が動作電圧ＶDDを印加されるため、メモ
リトランジスタＳのゲート電極には動作電圧ＶDDが設定される（図７参照）。つ
まり、第２の電圧は、この実施例において第１の実施例よりも大きくなる。
リトランジスタＳのゲート電極には動作電圧ＶDDが設定される（図７参照）。つ
まり、第２の電圧は、この実施例において第１の実施例よりも大きくなる。
【００５１】 書込む場合と同様に、第１の情報若しくは第２の情報の読出し時にもワード線
Ｗには電圧ＶDD＋ＶTが印加される（図８及び図９参照）。ビット線Ｂには第１
の実施例の読出電圧に相当する読出電圧が印加される。つまり、この読出電圧は
ほぼ−ＶTになる。第１の実施例とは異なり、メモリトランジスタＳのゲート電
極と第２の情報の読出し時のビット線との間の電位差はＶDD＋ＶTになる（図９
参照）。つまり、メモリトランジスタＳの電気抵抗は第１の実施例の場合よりも
小さくなるため、より多くの電流が電圧端子Ｑからビット線Ｂへ流れ、その結果
、信号電荷がより大きくなる。
Ｗには電圧ＶDD＋ＶTが印加される（図８及び図９参照）。ビット線Ｂには第１
の実施例の読出電圧に相当する読出電圧が印加される。つまり、この読出電圧は
ほぼ−ＶTになる。第１の実施例とは異なり、メモリトランジスタＳのゲート電
極と第２の情報の読出し時のビット線との間の電位差はＶDD＋ＶTになる（図９
参照）。つまり、メモリトランジスタＳの電気抵抗は第１の実施例の場合よりも
小さくなるため、より多くの電流が電圧端子Ｑからビット線Ｂへ流れ、その結果
、信号電荷がより大きくなる。
【００５２】 第１の情報又は第２の情報の読出し時、選択トランジスタＡのゲート電極とビ
ット線Ｂとの間の電位差はＶDD＋２ＶTになる。この大きな電位差に基づき、選
択トランジスタＡのゲート誘電体は第１の実施例の場合よりも厚くなり、約８ｎ
ｍになる。メモリトランジスタＳの場合も、第２の情報の読出し時にゲート電極
とビット線Ｂとの間の電位差はＶDD＋ＶTで第１の実施例の場合よりも大きくな
るため、メモリトランジスタＳのゲート誘電体は第１の実施例の場合よりも厚く
しなければならない。メモリセル装置を少ないプロセスコストで製造できるよう
にするため、メモリトランジスタＳのゲート誘電体の厚さは選択トランジスタＡ
のゲート誘電体の厚さに等しくなる。
ット線Ｂとの間の電位差はＶDD＋２ＶTになる。この大きな電位差に基づき、選
択トランジスタＡのゲート誘電体は第１の実施例の場合よりも厚くなり、約８ｎ
ｍになる。メモリトランジスタＳの場合も、第２の情報の読出し時にゲート電極
とビット線Ｂとの間の電位差はＶDD＋ＶTで第１の実施例の場合よりも大きくな
るため、メモリトランジスタＳのゲート誘電体は第１の実施例の場合よりも厚く
しなければならない。メモリセル装置を少ないプロセスコストで製造できるよう
にするため、メモリトランジスタＳのゲート誘電体の厚さは選択トランジスタＡ
のゲート誘電体の厚さに等しくなる。
【００５３】 もう１つのメモリセルの情報の読出しは、第１の実施例に準じて実施される（
図１０参照）。
図１０参照）。
【００５４】 情報がメモリセルに書込まれる時間以外又は情報がメモリセルから読出される
時間以外は、ワード線Ｗには−ＶTが印加され、且つビット線Ｂには０Ｖが印加
される。
時間以外は、ワード線Ｗには−ＶTが印加され、且つビット線Ｂには０Ｖが印加
される。
【００５５】 これらの実施例の多くの変形を考えることができるが、同様にこれらも本発明
の枠内にある。つまり、動作電圧と閾値電圧はそれぞれの必要条件に合せること
ができる。ダイオードとメモリトランジスタのゲート電極との間に、メモリトラ
ンジスタのゲート電極の容量を高めるためにキャパシタを接続することができる
。
の枠内にある。つまり、動作電圧と閾値電圧はそれぞれの必要条件に合せること
ができる。ダイオードとメモリトランジスタのゲート電極との間に、メモリトラ
ンジスタのゲート電極の容量を高めるためにキャパシタを接続することができる
。
【００５６】 メモリセルは３トランジスタ−メモリセルとすることができる。
【図１】 第１の実施例による第１の情報の書込み時のメモリセルの回路図である。
【図２】 第１の実施例による第１の情報の読出し時のメモリセルの回路図である。
【図３】 第１の実施例による第２の情報の書込み時のメモリセルの回路図である。
【図４】 第１の実施例による第２の情報の読出し時のメモリセルの回路図である。
【図５】 第１の実施例による別のメモリセルの情報の読出し時のメモリセルの回路図で
ある。
ある。
【図６】 第２の実施例による第１の情報の書込み時のメモリセルの回路図である。
【図７】 第２の実施例による第２の情報の書込み時のメモリセルの回路図である。
【図８】 第２の実施例による第１の情報の読出し時のメモリセルの回路図である。
【図９】 第２の実施例による第２の情報の読出し時のメモリセルの回路図である。
【図１０】 第２の実施例による別のメモリセルの情報の読出し時のメモリセルの回路図で
ある。
ある。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１月１５日（２００１．１．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホフマン，フランツ ドイツ連邦共和国 80995 ミュンヘン ヘルベルクシュトラーセ 25ベー (72)発明者 ヴィラー，ヨーゼフ ドイツ連邦共和国 85521 リーメルリン ク フリードリヒ フレーベル シュトラ ーセ 62 Ｆターム(参考） 5F083 AD69 GA09 5M024 AA58 BB02 BB35 BB36 CC02 PP03
Claims (10)
- 【請求項１】 自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方法であ
って、 メモリセルがそれぞれ少なくとも１つのメモリトランジスタ（Ｓ）を包含し、 メモリセルの１つに第１の情報を書込むために帰属するメモリトランジスタ（
Ｓ）のゲート電極が、該ゲート電極に第１の電圧が印加されるように充電され、 メモリセルに第２の情報を書込むためにメモリトランジスタ（Ｓ）のゲート電
極が、該ゲート電極に第２の電圧が印加されるように充電され、 それぞれ第１の情報の読出しと第２の情報の読出しのためにメモリトランジス
タ（Ｓ）の第１のソース／ドレイン領域に動作電圧（ＶDD）が印加され、且つメ
モリトランジスタ（Ｓ）の第２のソース／ドレイン領域に読出電圧が印加され、 第１の電圧が第２の電圧と読出電圧との間にあり、 読出電圧がメモリトランジスタ（Ｓ）の閾値電圧（ＶT）を差引いた第１の電
圧とメモリトランジスタ（Ｓ）の閾値電圧（ＶT）を差引いた第２の電圧との間
にあり、 −動作電圧（ＶDD）が、第１の情報の読出し時にメモリトランジスタ（Ｓ）が遮
断されるように選ばれる方法。 - 【請求項２】 請求項１に記載の方法において、 読出電圧と閾値電圧との合計が近似的に０ボルトになる方法。
- 【請求項３】 請求項１又は２に記載の方法において、 第１の電圧が０ボルトになる方法。
- 【請求項４】 請求項１乃至３のいずれか１つに記載の方法において、 メモリセルが少なくとも１つの選択トランジスタ（Ａ）を包含し、その第１の
ソース／ドレイン領域がビット線（Ｂ）に、その第２のソース／ドレイン領域が
メモリトランジスタ（Ｓ）のゲート電極に、且つそのゲート電極がワード線（Ｗ
）に接続されており、 メモリセルに第１の情報を書込むために、ワード線（Ｗ）が駆動されるため、
メモリトランジスタ（Ｓ）のゲート電極がビット線（Ｂ）と電気的に接続されて
おり、且つメモリトランジスタ（Ｓ）のゲート電極に第１の電圧が印加されるよ
うにこのビット線（Ｂ）に第１のビット線電圧が印加され、 メモリセルに第２の情報を書込むためにワード線（Ｗ）が駆動されるため、メ
モリトランジスタ（Ｓ）のゲート電極がビット線（Ｂ）と電気的に接続され、且
つメモリトランジスタ（Ｓ）のゲート電極に第２の電圧が印加されるようにこの
ビット線（Ｂ）に第２のビット線電圧が印加される方法。 - 【請求項５】 請求項４に記載の方法において、 第２のビット線電圧が動作電圧（ＶDD）に等しく、 第１の情報の書込み時及び第２の情報の書込み時にワード線（Ｗ）を駆動する
ために、ワード線（Ｗ）が動作電圧（ＶDD）と選択トランジスタ（Ａ）の閾値電
圧（ＶT）との合計に等しい電圧が印加されることにより、第２の電圧が動作電
圧（ＶDD）に等しくなる方法。 - 【請求項６】 請求項４に記載の方法において、 第２のビット線電圧が動作電圧（ＶDD）に等しく、 第１の情報の書込み時及び第２の情報の書込み時にワード線（Ｗ）を駆動する
ために、ワード線（Ｗ）が動作電圧（ＶDD）を印加されることにより、第２の電
圧が選択トランジスタ（Ａ）の閾値電圧（ＶT）を差引いた動作電圧（ＶDD）に
等しくなる方法。 - 【請求項７】 請求項４乃至６のいずれか１つに記載の方法において、 メモリセルが少なくとも１つのダイオード（Ｄ）を包含し、このダイオードが
選択トランジスタ（Ａ）の第２のソース／ドレイン領域とメモリトランジスタ（
Ｓ）のゲート電極との間で、メモリトランジスタ（Ｓ）のゲート電極から選択ト
ランジスタ（Ａ）の第２のソース／ドレイン領域への電荷の流れが困難になるよ
うに接続されており、 選択トランジスタ（Ａ）の第２のソース／ドレイン領域がメモリトランジスタ
（Ｓ）の第２のソース／ドレイン領域に接続されており、 それぞれ第１の情報の読出しと第２の情報の読出しのためにワード線が駆動さ
れることにより、選択トランジスタ（Ａ）が読出トランジスタとして作用する方
法。 - 【請求項８】 請求項４乃至６のいずれか１つに記載の方法において、 メモリセルが１つの読出トランジスタを包含し、その第１のソース／ドレイン
領域がメモリトランジスタ（Ｓ）の第２のソース／ドレイン領域に接続されてお
り、 それぞれ第１の情報の読出しと第２の情報の読出しのために読出トランジスタ
のゲート電極が駆動される方法。 - 【請求項９】 請求項７又は８に記載の方法において、 それぞれ第１の情報の読出しと第２の情報の読出しのために読出トランジスタ
のゲート電極が動作電圧（ＶDD）と読出電圧との合計に等しい電圧を印加される
方法。 - 【請求項１０】 請求項７乃至９のいずれか１つに記載の方法において、 読出トランジスタがｎ−チャネル−トランジスタである場合に読出電圧よりも
大きくない電圧が印加され且つ読出トランジスタがｐ−チャネル−トランジスタ
である場合に読出電圧よりも小さくない電圧が印加される１つの基板にメモリセ
ル装置が配列されている方法。
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-
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