JP2001118384A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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Abstract
(57)【要約】
【課題】 ワード線に印加される電圧を電源電圧とした
ときであっても、強誘電体キャパシタに対して対称な電
圧が印加されるようにする。 【解決手段】 プレート線ＰＬ０にプレート線ドライバ
１４ａが接続されている。プレート線ドライバとして選
択トランジスタＴ０、Ｔ１と同じしきい値電圧を有する
ＮＭＯＳトランジスタＴ６が用いられる。このトランジ
スタの第１主電極は電源端子Ｖｃｃに接続されていて、
このトランジスタの第２主電極はプレート線に接続され
ている。このトランジスタの制御電極にドライバ起動信
号ＰＥ０が入力される。このプレート線ドライバは、電
源電圧よりも選択トランジスタのしきい値電圧分だけ低
い電圧をプレート線に印加する。
ときであっても、強誘電体キャパシタに対して対称な電
圧が印加されるようにする。 【解決手段】 プレート線ＰＬ０にプレート線ドライバ
１４ａが接続されている。プレート線ドライバとして選
択トランジスタＴ０、Ｔ１と同じしきい値電圧を有する
ＮＭＯＳトランジスタＴ６が用いられる。このトランジ
スタの第１主電極は電源端子Ｖｃｃに接続されていて、
このトランジスタの第２主電極はプレート線に接続され
ている。このトランジスタの制御電極にドライバ起動信
号ＰＥ０が入力される。このプレート線ドライバは、電
源電圧よりも選択トランジスタのしきい値電圧分だけ低
い電圧をプレート線に印加する。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体の分極
を利用する強誘電体メモリに関する。
を利用する強誘電体メモリに関する。
【０００２】
【従来の技術】図３は、従来の強誘電体メモリ（ＦｅＲ
ＡＭ）の構成を示す回路図である。図３には、一般的な
ＦｅＲＡＭのメモリアレイ構造が示されている。このＦ
ｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複数の
プレート線ＰＬ０およびＰＬ１と、複数のビット線ＢＬ
０〜ＢＬ３とを具えている。これら各線にメモリセルが
接続されている。また、ＦｅＲＡＭはセンスアンプ１０
を具えている。各ビット線ＢＬ０〜ＢＬ３は、このセン
スアンプ１０に接続されている。このセンスアンプ１０
は、センスアンプ活性化信号ＳＡＥに従い作動する。さ
らに、各プレート線ＰＬ０およびＰＬ１には、それぞれ
プレート線ドライバ１２ａおよび１２ｂが接続されてい
る。一般に、これらプレート線ドライバ１２ａおよび１
２ｂとしてＣＭＯＳインバータが用いられる。
ＡＭ）の構成を示す回路図である。図３には、一般的な
ＦｅＲＡＭのメモリアレイ構造が示されている。このＦ
ｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複数の
プレート線ＰＬ０およびＰＬ１と、複数のビット線ＢＬ
０〜ＢＬ３とを具えている。これら各線にメモリセルが
接続されている。また、ＦｅＲＡＭはセンスアンプ１０
を具えている。各ビット線ＢＬ０〜ＢＬ３は、このセン
スアンプ１０に接続されている。このセンスアンプ１０
は、センスアンプ活性化信号ＳＡＥに従い作動する。さ
らに、各プレート線ＰＬ０およびＰＬ１には、それぞれ
プレート線ドライバ１２ａおよび１２ｂが接続されてい
る。一般に、これらプレート線ドライバ１２ａおよび１
２ｂとしてＣＭＯＳインバータが用いられる。
【０００３】また、ＦｅＲＡＭを構成するメモリセルＭ
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。一般に、選択トランジスタとしてＮ
ＭＯＳトランジスタが用いられる。この選択トランジス
タＴ０の主電流路（チャネル）と強誘電体キャパシタＣ
０とは、ビット線ＢＬ０とプレート線ＰＬ０との間にビ
ット線ＢＬ０側からこの順序で直列に接続されていて、
選択トランジスタＴ０の制御電極（ゲート電極）はワー
ド線ＷＬ０に接続されている。また、選択トランジスタ
Ｔ１の主電流路と強誘電体キャパシタＣ１とは、ビット
線ＢＬ１とプレート線ＰＬ０との間にビット線ＢＬ１側
からこの順序で直列に接続されていて、選択トランジス
タＴ１の制御電極はワード線ＷＬ１に接続されている。
選択トランジスタＴ０と強誘電体キャパシタＣ０との接
続点を記憶ノードＳＮ０とし、選択トランジスタＴ１と
強誘電体キャパシタＣ１との接続点を記憶ノードＳＮ１
とする。
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。一般に、選択トランジスタとしてＮ
ＭＯＳトランジスタが用いられる。この選択トランジス
タＴ０の主電流路（チャネル）と強誘電体キャパシタＣ
０とは、ビット線ＢＬ０とプレート線ＰＬ０との間にビ
ット線ＢＬ０側からこの順序で直列に接続されていて、
選択トランジスタＴ０の制御電極（ゲート電極）はワー
ド線ＷＬ０に接続されている。また、選択トランジスタ
Ｔ１の主電流路と強誘電体キャパシタＣ１とは、ビット
線ＢＬ１とプレート線ＰＬ０との間にビット線ＢＬ１側
からこの順序で直列に接続されていて、選択トランジス
タＴ１の制御電極はワード線ＷＬ１に接続されている。
選択トランジスタＴ０と強誘電体キャパシタＣ０との接
続点を記憶ノードＳＮ０とし、選択トランジスタＴ１と
強誘電体キャパシタＣ１との接続点を記憶ノードＳＮ１
とする。
【０００４】また、ＦｅＲＡＭは、フローティング制御
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。そして、トラ
ンジスタＴ４およびＴ５の各制御電極がそれぞれ制御線
ＥＱ０に接続されている。
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。そして、トラ
ンジスタＴ４およびＴ５の各制御電極がそれぞれ制御線
ＥＱ０に接続されている。
【０００５】このようなＦｅＲＡＭからのデータの読み
出しは、一般に、文献「低消費電力、高速ＬＳＩ技術,p
p.234-236,（株）リアライズ社発行」に記載されている
方法に従って行われる。図４は、従来のＦｅＲＡＭにお
けるデータ読み出し動作を示すタイミングチャートであ
る。以下、図４を参照して、この読み出し動作につき説
明する。なお、図４中の記号「Ｌ」はグランド電位を表
し、記号「Ｈ」は電源電圧（Ｖｃｃ）を表している。
出しは、一般に、文献「低消費電力、高速ＬＳＩ技術,p
p.234-236,（株）リアライズ社発行」に記載されている
方法に従って行われる。図４は、従来のＦｅＲＡＭにお
けるデータ読み出し動作を示すタイミングチャートであ
る。以下、図４を参照して、この読み出し動作につき説
明する。なお、図４中の記号「Ｌ」はグランド電位を表
し、記号「Ｈ」は電源電圧（Ｖｃｃ）を表している。
【０００６】まず、時刻ｔ１において、フローティング
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
【０００７】次に、時刻ｔ２において、ワード線ＷＬ０
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
【０００８】次に、時刻ｔ３において、プレート線ＰＬ
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なるため、ビット線ＢＬ０
およびＢＬ１に生じる読み出し電位もその分極方向に応
じてそれぞれ異なる。
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なるため、ビット線ＢＬ０
およびＢＬ１に生じる読み出し電位もその分極方向に応
じてそれぞれ異なる。
【０００９】次に、時刻ｔ４において、センスアンプ活
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。この際、ワード線ＷＬ０およびＷＬ
１にそれぞれ電圧ＶＨが印加されているため、例えば、
ビット線ＢＬ０の電位がＶｃｃの場合、記憶ノードＳＮ
０の電位もＶｃｃとなる。
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。この際、ワード線ＷＬ０およびＷＬ
１にそれぞれ電圧ＶＨが印加されているため、例えば、
ビット線ＢＬ０の電位がＶｃｃの場合、記憶ノードＳＮ
０の電位もＶｃｃとなる。
【００１０】次に、時刻ｔ５において、プレート線ＰＬ
０を「Ｌ」に落とす。
０を「Ｌ」に落とす。
【００１１】次に、時刻ｔ６において、制御線ＥＱ０を
「Ｈ」とし、センスアンプ活性化信号ＳＡＥを「Ｌ」と
すると、ビット線ＢＬ０、ＢＬ１および記憶ノードＳＮ
０、ＳＮ１の電位はすべて「Ｌ」となる。
「Ｈ」とし、センスアンプ活性化信号ＳＡＥを「Ｌ」と
すると、ビット線ＢＬ０、ＢＬ１および記憶ノードＳＮ
０、ＳＮ１の電位はすべて「Ｌ」となる。
【００１２】最後に、時刻ｔ７において、ワード線ＷＬ
０およびＷＬ１を「Ｌ」として読み出し動作が完了す
る。
０およびＷＬ１を「Ｌ」として読み出し動作が完了す
る。
【００１３】図５は、強誘電体キャパシタのヒステリシ
スループを示すグラフである。図中、横軸に強誘電体キ
ャパシタに印加される電圧Ｖを取っており、縦軸に強誘
電体キャパシタの分極Ｐを取って示してある。図中、記
号ＡおよびＢで示した残留分極状態が、それぞれデータ
「１」および「０」が保持されている状態を表してい
る。また、記号ａおよびｂで表される線分は、各残留分
極状態ＡおよびＢに対応する負荷線を示しており、その
傾きはビット線容量Ｃｂの値で決まる。負荷線ａとヒス
テリシスループとの交点における電圧と、電源電圧Ｖｃ
ｃとの差Ｖ１は、データ「１」読み出し時のビット線電
位に相当する。また、負荷線ｂとヒステリシスループと
の交点における電圧と、電源電圧Ｖｃｃとの差Ｖ０は、
データ「０」読み出し時のビット線電位に相当する。こ
れらビット線電位Ｖ１およびＶ０の差ΔＶは、センスア
ンプの判別感度以上であることが必要である。
スループを示すグラフである。図中、横軸に強誘電体キ
ャパシタに印加される電圧Ｖを取っており、縦軸に強誘
電体キャパシタの分極Ｐを取って示してある。図中、記
号ＡおよびＢで示した残留分極状態が、それぞれデータ
「１」および「０」が保持されている状態を表してい
る。また、記号ａおよびｂで表される線分は、各残留分
極状態ＡおよびＢに対応する負荷線を示しており、その
傾きはビット線容量Ｃｂの値で決まる。負荷線ａとヒス
テリシスループとの交点における電圧と、電源電圧Ｖｃ
ｃとの差Ｖ１は、データ「１」読み出し時のビット線電
位に相当する。また、負荷線ｂとヒステリシスループと
の交点における電圧と、電源電圧Ｖｃｃとの差Ｖ０は、
データ「０」読み出し時のビット線電位に相当する。こ
れらビット線電位Ｖ１およびＶ０の差ΔＶは、センスア
ンプの判別感度以上であることが必要である。
【００１４】
【発明が解決しようとする課題】上述したように、従来
のＦｅＲＡＭでは、上記時刻ｔ４およびｔ５における再
書き込み時に、強誘電体キャパシタに対して対称な電圧
を印加する目的から、ワード線に対して電源電圧Ｖｃｃ
よりも選択トランジスタのしきい値電圧Ｖｔ程度高い電
圧ＶＨを加えている。この電圧ＶＨは、当然のことなが
らデバイス内部において発生させる必要がある。そのた
めには、例えばＤＲＡＭで利用されているようなチャー
ジポンプ回路を搭載するのが常套手段である。しかし、
チャージポンプ回路により昇圧を行う場合は、電圧が安
定になるまでにマイクロ秒オーダーの時間を要する。Ｆ
ｅＲＡＭは、非接触型ＩＣカードへの適用に対して有望
視されているデバイスであるが、セットアップ時間にマ
イクロ秒オーダーの時間を要したり、大電流を必要とす
る回路構成では、スピードおよび消費電力の面で致命的
な欠点となりうる。
のＦｅＲＡＭでは、上記時刻ｔ４およびｔ５における再
書き込み時に、強誘電体キャパシタに対して対称な電圧
を印加する目的から、ワード線に対して電源電圧Ｖｃｃ
よりも選択トランジスタのしきい値電圧Ｖｔ程度高い電
圧ＶＨを加えている。この電圧ＶＨは、当然のことなが
らデバイス内部において発生させる必要がある。そのた
めには、例えばＤＲＡＭで利用されているようなチャー
ジポンプ回路を搭載するのが常套手段である。しかし、
チャージポンプ回路により昇圧を行う場合は、電圧が安
定になるまでにマイクロ秒オーダーの時間を要する。Ｆ
ｅＲＡＭは、非接触型ＩＣカードへの適用に対して有望
視されているデバイスであるが、セットアップ時間にマ
イクロ秒オーダーの時間を要したり、大電流を必要とす
る回路構成では、スピードおよび消費電力の面で致命的
な欠点となりうる。
【００１５】しかしながら、ワード線に電源電圧Ｖｃｃ
を印加するようにした場合は、いわゆる「Ｖｔ落ち」の
ために、強誘電体キャパシタには図６に示すような非対
称な電圧が印加されることとなる。図６に示すように、
強誘電体キャパシタにはＶｃｃないし（−Ｖｃｃ＋Ｖ
ｔ）の範囲の電圧が印加されている。このような場合、
強誘電体特有の劣化現象であるインプリントなどが発生
してしまう。インプリントとは、強誘電体のヒステリシ
スループが電気的に非対称になる現象をいい、ＦｅＲＡ
Ｍの読み出し電位を不安定にして、誤読み出しのような
問題を招く。特に、低電圧動作時において問題が深刻に
なる。
を印加するようにした場合は、いわゆる「Ｖｔ落ち」の
ために、強誘電体キャパシタには図６に示すような非対
称な電圧が印加されることとなる。図６に示すように、
強誘電体キャパシタにはＶｃｃないし（−Ｖｃｃ＋Ｖ
ｔ）の範囲の電圧が印加されている。このような場合、
強誘電体特有の劣化現象であるインプリントなどが発生
してしまう。インプリントとは、強誘電体のヒステリシ
スループが電気的に非対称になる現象をいい、ＦｅＲＡ
Ｍの読み出し電位を不安定にして、誤読み出しのような
問題を招く。特に、低電圧動作時において問題が深刻に
なる。
【００１６】したがって、従来より、ワード線に印加さ
れる電圧を電源電圧としたときにも、強誘電体キャパシ
タに対して対称な電圧が印加されるような強誘電体メモ
リの出現が望まれていた。
れる電圧を電源電圧としたときにも、強誘電体キャパシ
タに対して対称な電圧が印加されるような強誘電体メモ
リの出現が望まれていた。
【００１７】
【課題を解決するための手段】そこで、この発明の強誘
電体メモリによれば、複数のワード線、複数のプレート
線、複数のビット線、および複数のメモリセルを具えて
いて、このメモリセルが強誘電体キャパシタおよび選択
用ＮＭＯＳトランジスタから構成されており、このメモ
リセルに記憶されたデータの読み出しが強誘電体キャパ
シタの分極状態に応じて発せられる信号を検知するセン
スアンプにより行われる強誘電体メモリにおいて、プレ
ート線を駆動するプレート線ドライバを、電源電圧より
も選択用ＮＭＯＳトランジスタのしきい値電圧分だけ低
い電圧をプレート線に印加するものとすることを特徴と
する。
電体メモリによれば、複数のワード線、複数のプレート
線、複数のビット線、および複数のメモリセルを具えて
いて、このメモリセルが強誘電体キャパシタおよび選択
用ＮＭＯＳトランジスタから構成されており、このメモ
リセルに記憶されたデータの読み出しが強誘電体キャパ
シタの分極状態に応じて発せられる信号を検知するセン
スアンプにより行われる強誘電体メモリにおいて、プレ
ート線を駆動するプレート線ドライバを、電源電圧より
も選択用ＮＭＯＳトランジスタのしきい値電圧分だけ低
い電圧をプレート線に印加するものとすることを特徴と
する。
【００１８】このように、プレート線には、電源電圧よ
りも選択用ＮＭＯＳトランジスタのしきい値電圧分低い
電圧を印加しているため、ワード線に電源電圧を印加し
ても強誘電体キャパシタに対して対称な電圧を加えるこ
とが可能となる。この結果、強誘電体キャパシタのイン
プリントを低減することができ、読み出しマージンを確
保することが可能となる。
りも選択用ＮＭＯＳトランジスタのしきい値電圧分低い
電圧を印加しているため、ワード線に電源電圧を印加し
ても強誘電体キャパシタに対して対称な電圧を加えるこ
とが可能となる。この結果、強誘電体キャパシタのイン
プリントを低減することができ、読み出しマージンを確
保することが可能となる。
【００１９】この発明の強誘電体メモリにおいて、好ま
しくは、プレート線ドライバは、選択用ＮＭＯＳトラン
ジスタと同じしきい値電圧を有するＮＭＯＳトランジス
タによって構成されると良い。
しくは、プレート線ドライバは、選択用ＮＭＯＳトラン
ジスタと同じしきい値電圧を有するＮＭＯＳトランジス
タによって構成されると良い。
【００２０】また、この発明の強誘電体メモリにおい
て、好ましくは、プレート線ドライバのＮＭＯＳトラン
ジスタの第１主電極が電源電圧供給用の電源端子に接続
されていて、このＮＭＯＳトランジスタの第２主電極が
プレート線に接続されていると良い。
て、好ましくは、プレート線ドライバのＮＭＯＳトラン
ジスタの第１主電極が電源電圧供給用の電源端子に接続
されていて、このＮＭＯＳトランジスタの第２主電極が
プレート線に接続されていると良い。
【００２１】通常のプレート線ドライバはＣＭＯＳイン
バータであり、したがって、ＰＭＯＳトランジスタが用
いられる。しかし、トランジスタのゲート寸法が同等な
場合、ＮＭＯＳトランジスタの方がＰＭＯＳトランジス
タに比べて電流駆動能力が高い。そこで、この発明では
プレート線ドライバをＮＭＯＳトランジスタにより構成
することで、従来に比べてプレート線の駆動速度を高速
化し、アクセス時間の短縮を図っている。また、電源駆
動能力を通常のドライバと同等にした場合は、ドライバ
設置面積の小面積化を実現することができる。
バータであり、したがって、ＰＭＯＳトランジスタが用
いられる。しかし、トランジスタのゲート寸法が同等な
場合、ＮＭＯＳトランジスタの方がＰＭＯＳトランジス
タに比べて電流駆動能力が高い。そこで、この発明では
プレート線ドライバをＮＭＯＳトランジスタにより構成
することで、従来に比べてプレート線の駆動速度を高速
化し、アクセス時間の短縮を図っている。また、電源駆
動能力を通常のドライバと同等にした場合は、ドライバ
設置面積の小面積化を実現することができる。
【００２２】さらに、この発明の強誘電体メモリにおい
て、好ましくは、ビット線とプレート線との間に、選択
用ＮＭＯＳトランジスタの主電流路と強誘電体キャパシ
タとがビット線側からこの順序で直列に接続されてい
て、この選択用ＮＭＯＳトランジスタの制御電極がワー
ド線に接続されていると良い。
て、好ましくは、ビット線とプレート線との間に、選択
用ＮＭＯＳトランジスタの主電流路と強誘電体キャパシ
タとがビット線側からこの順序で直列に接続されてい
て、この選択用ＮＭＯＳトランジスタの制御電極がワー
ド線に接続されていると良い。
【００２３】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。なお、図は、この発明が理
解できる程度に接続関係などを概略的に示しているに過
ぎず、よって、この発明は、この図示例に限定されるこ
とがない。
実施の形態につき説明する。なお、図は、この発明が理
解できる程度に接続関係などを概略的に示しているに過
ぎず、よって、この発明は、この図示例に限定されるこ
とがない。
【００２４】図１は、この実施の形態の強誘電体メモリ
（ＦｅＲＡＭ）の構成を示す回路図である。図１には、
ＦｅＲＡＭの主要部の構成が示されており、ワード線や
プレート線やビット線やメモリセルなどの一部は図示が
省略されている。図１に示すＦｅＲＡＭは、複数のワー
ド線ＷＬ０〜ＷＬ３と、複数のプレート線ＰＬ０および
ＰＬ１と、複数のビット線ＢＬ０〜ＢＬ３とを具えてい
る。これら各線にメモリセルが接続されている。また、
このＦｅＲＡＭはセンスアンプ１０を具えている。各ビ
ット線ＢＬ０〜ＢＬ３は、このセンスアンプ１０に接続
されている。このセンスアンプ１０は、センスアンプ活
性化信号ＳＡＥに従い作動する。
（ＦｅＲＡＭ）の構成を示す回路図である。図１には、
ＦｅＲＡＭの主要部の構成が示されており、ワード線や
プレート線やビット線やメモリセルなどの一部は図示が
省略されている。図１に示すＦｅＲＡＭは、複数のワー
ド線ＷＬ０〜ＷＬ３と、複数のプレート線ＰＬ０および
ＰＬ１と、複数のビット線ＢＬ０〜ＢＬ３とを具えてい
る。これら各線にメモリセルが接続されている。また、
このＦｅＲＡＭはセンスアンプ１０を具えている。各ビ
ット線ＢＬ０〜ＢＬ３は、このセンスアンプ１０に接続
されている。このセンスアンプ１０は、センスアンプ活
性化信号ＳＡＥに従い作動する。
【００２５】また、ＦｅＲＡＭを構成するメモリセルＭ
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。これら選択トランジスタＴ０および
Ｔ１として、それぞれＮＭＯＳトランジスタが用いられ
ている。
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。これら選択トランジスタＴ０および
Ｔ１として、それぞれＮＭＯＳトランジスタが用いられ
ている。
【００２６】この選択トランジスタＴ０の主電流路（チ
ャネル）と強誘電体キャパシタＣ０とは、ビット線ＢＬ
０とプレート線ＰＬ０との間にビット線ＢＬ０側からこ
の順序で直列に接続されていて、選択トランジスタＴ０
の制御電極（ゲート電極）はワード線ＷＬ０に接続され
ている。また、選択トランジスタＴ１の主電流路と強誘
電体キャパシタＣ１とは、ビット線ＢＬ１とプレート線
ＰＬ０との間にビット線ＢＬ１側からこの順序で直列に
接続されていて、選択トランジスタＴ１の制御電極はワ
ード線ＷＬ１に接続されている。さらに、選択トランジ
スタＴ０と強誘電体キャパシタＣ０との接続点を記憶ノ
ードＳＮ０とし、選択トランジスタＴ１と強誘電体キャ
パシタＣ１との接続点を記憶ノードＳＮ１としている。
ャネル）と強誘電体キャパシタＣ０とは、ビット線ＢＬ
０とプレート線ＰＬ０との間にビット線ＢＬ０側からこ
の順序で直列に接続されていて、選択トランジスタＴ０
の制御電極（ゲート電極）はワード線ＷＬ０に接続され
ている。また、選択トランジスタＴ１の主電流路と強誘
電体キャパシタＣ１とは、ビット線ＢＬ１とプレート線
ＰＬ０との間にビット線ＢＬ１側からこの順序で直列に
接続されていて、選択トランジスタＴ１の制御電極はワ
ード線ＷＬ１に接続されている。さらに、選択トランジ
スタＴ０と強誘電体キャパシタＣ０との接続点を記憶ノ
ードＳＮ０とし、選択トランジスタＴ１と強誘電体キャ
パシタＣ１との接続点を記憶ノードＳＮ１としている。
【００２７】また、ＦｅＲＡＭは、フローティング制御
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。そして、トラ
ンジスタＴ４およびＴ５の各制御電極がそれぞれ制御線
ＥＱ０に接続されている。
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。そして、トラ
ンジスタＴ４およびＴ５の各制御電極がそれぞれ制御線
ＥＱ０に接続されている。
【００２８】さらに、各プレート線ＰＬ０およびＰＬ１
には、それぞれプレート線ドライバ１４ａおよび１４ｂ
が接続されている。この実施の形態では、これらプレー
ト線ドライバ１４ａおよび１４ｂとしてＮＭＯＳトラン
ジスタが用いられている。この実施の形態では、プレー
ト線ドライバ１４ａおよび１４ｂを、電源電圧Ｖｃｃよ
りも選択用ＮＭＯＳトランジスタＴ０およびＴ１のしき
い値電圧Ｖｔ分だけ低い電圧をプレート線ＰＬ０および
ＰＬ１に印加するドライバとする。
には、それぞれプレート線ドライバ１４ａおよび１４ｂ
が接続されている。この実施の形態では、これらプレー
ト線ドライバ１４ａおよび１４ｂとしてＮＭＯＳトラン
ジスタが用いられている。この実施の形態では、プレー
ト線ドライバ１４ａおよび１４ｂを、電源電圧Ｖｃｃよ
りも選択用ＮＭＯＳトランジスタＴ０およびＴ１のしき
い値電圧Ｖｔ分だけ低い電圧をプレート線ＰＬ０および
ＰＬ１に印加するドライバとする。
【００２９】これらプレート線ドライバ１４ａおよび１
４ｂは、それぞれ選択用ＮＭＯＳトランジスタＴ０およ
びＴ１と同じしきい値電圧Ｖｔを有するＮＭＯＳトラン
ジスタＴ６およびＴ７によって構成されている。このＮ
ＭＯＳトランジスタＴ６の第１主電極は電源電圧供給用
の電源端子Ｖｃｃに接続されていて、このＮＭＯＳトラ
ンジスタＴ６の第２主電極はプレート線ＰＬ０に接続さ
れている。同様に、ＮＭＯＳトランジスタＴ７の第１主
電極は電源端子Ｖｃｃに接続されていて、このＮＭＯＳ
トランジスタＴ７の第２主電極はプレート線ＰＬ１に接
続されている。そして、これらトランジスタＴ６および
Ｔ７の各々の制御電極（ゲート電極）に、ドライバ起動
信号ＰＥ０およびＰＥ１がそれぞれ入力されるように構
成されている。
４ｂは、それぞれ選択用ＮＭＯＳトランジスタＴ０およ
びＴ１と同じしきい値電圧Ｖｔを有するＮＭＯＳトラン
ジスタＴ６およびＴ７によって構成されている。このＮ
ＭＯＳトランジスタＴ６の第１主電極は電源電圧供給用
の電源端子Ｖｃｃに接続されていて、このＮＭＯＳトラ
ンジスタＴ６の第２主電極はプレート線ＰＬ０に接続さ
れている。同様に、ＮＭＯＳトランジスタＴ７の第１主
電極は電源端子Ｖｃｃに接続されていて、このＮＭＯＳ
トランジスタＴ７の第２主電極はプレート線ＰＬ１に接
続されている。そして、これらトランジスタＴ６および
Ｔ７の各々の制御電極（ゲート電極）に、ドライバ起動
信号ＰＥ０およびＰＥ１がそれぞれ入力されるように構
成されている。
【００３０】次に、この実施の形態のＦｅＲＡＭからの
データ読み出し動作につき、図２を参照して説明する。
図２は、実施の形態のＦｅＲＡＭにおけるデータ読み出
し動作を示すタイミングチャートである。図２中の記号
「Ｌ」はグランド電位を表しており、記号「Ｈ」は電源
電圧（Ｖｃｃ）を表している。
データ読み出し動作につき、図２を参照して説明する。
図２は、実施の形態のＦｅＲＡＭにおけるデータ読み出
し動作を示すタイミングチャートである。図２中の記号
「Ｌ」はグランド電位を表しており、記号「Ｈ」は電源
電圧（Ｖｃｃ）を表している。
【００３１】まず、時刻ｔ１において、フローティング
制御線ＥＱ０を「Ｌ」として、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
制御線ＥＱ０を「Ｌ」として、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
【００３２】次に、時刻ｔ２において、ワード線ＷＬ０
およびＷＬ１をそれぞれ「Ｈ」とする。
およびＷＬ１をそれぞれ「Ｈ」とする。
【００３３】次に、時刻ｔ３において、ドライバ起動信
号ＰＥ０を「Ｈ」とする。すると、プレート線ドライバ
１４ａを構成するＮＭＯＳトランジスタＴ６のゲートが
開き、プレート線ＰＬ０に電圧ＶＬが印加される。プレ
ート線ＰＬ０に印加される電圧ＶＬは、選択トランジス
タＴ０およびＴ１のしきい値電圧Ｖｔ分だけ電源電圧Ｖ
ｃｃより低い電圧となる。この結果、強誘電体キャパシ
タＣ０およびＣ１を通じて、それぞれビット線ＢＬ０お
よびＢＬ１に強誘電体キャパシタの分極方向に応じた読
み出し電位が発生する。キャパシタＣ０およびＣ１は、
その分極方向によって容量が異なるため、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位もその分極方向に
応じてそれぞれ異なっている。
号ＰＥ０を「Ｈ」とする。すると、プレート線ドライバ
１４ａを構成するＮＭＯＳトランジスタＴ６のゲートが
開き、プレート線ＰＬ０に電圧ＶＬが印加される。プレ
ート線ＰＬ０に印加される電圧ＶＬは、選択トランジス
タＴ０およびＴ１のしきい値電圧Ｖｔ分だけ電源電圧Ｖ
ｃｃより低い電圧となる。この結果、強誘電体キャパシ
タＣ０およびＣ１を通じて、それぞれビット線ＢＬ０お
よびＢＬ１に強誘電体キャパシタの分極方向に応じた読
み出し電位が発生する。キャパシタＣ０およびＣ１は、
その分極方向によって容量が異なるため、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位もその分極方向に
応じてそれぞれ異なっている。
【００３４】次に、時刻ｔ４において、センスアンプ活
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。この際、ワード線ＷＬ０およびＷＬ
１にはそれぞれ電源電圧Ｖｃｃが印加されているため、
例えば、ビット線ＢＬ０の電位がＶｃｃの場合、記憶ノ
ードＳＮ０の電位は電源電圧Ｖｃｃよりも選択トランジ
スタＴ０のしきい値電圧Ｖｔ分だけ低い電位ＶＬとな
る。このとき、記憶ノードＳＮ１はグランド電位となっ
ており、プレート線ＰＬ０と記憶ノードＳＮ１との間の
強誘電体キャパシタＣ１には電圧ＶＬが印加されてい
る。
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。この際、ワード線ＷＬ０およびＷＬ
１にはそれぞれ電源電圧Ｖｃｃが印加されているため、
例えば、ビット線ＢＬ０の電位がＶｃｃの場合、記憶ノ
ードＳＮ０の電位は電源電圧Ｖｃｃよりも選択トランジ
スタＴ０のしきい値電圧Ｖｔ分だけ低い電位ＶＬとな
る。このとき、記憶ノードＳＮ１はグランド電位となっ
ており、プレート線ＰＬ０と記憶ノードＳＮ１との間の
強誘電体キャパシタＣ１には電圧ＶＬが印加されてい
る。
【００３５】次に、時刻ｔ５において、プレート線ＰＬ
０を「Ｌ」に落とす。この結果、プレート線ＰＬ０と記
憶ノードＳＮ０との間の強誘電体キャパシタＣ０に電圧
ＶＬが印加される。
０を「Ｌ」に落とす。この結果、プレート線ＰＬ０と記
憶ノードＳＮ０との間の強誘電体キャパシタＣ０に電圧
ＶＬが印加される。
【００３６】次に、時刻ｔ６において、制御線ＥＱ０を
「Ｈ」とし、センスアンプ活性化信号ＳＡＥを「Ｌ」と
すると、ビット線ＢＬ０、ＢＬ１および記憶ノードＳＮ
０、ＳＮ１の電位はすべて「Ｌ」となる。
「Ｈ」とし、センスアンプ活性化信号ＳＡＥを「Ｌ」と
すると、ビット線ＢＬ０、ＢＬ１および記憶ノードＳＮ
０、ＳＮ１の電位はすべて「Ｌ」となる。
【００３７】最後に、時刻ｔ７において、ワード線ＷＬ
０およびＷＬ１を「Ｌ」として読み出し動作が完了す
る。
０およびＷＬ１を「Ｌ」として読み出し動作が完了す
る。
【００３８】
【発明の効果】以上説明したように、この発明の強誘電
体メモリによれば、プレート線ドライバにより、プレー
ト線に対して電源電圧よりも選択用ＮＭＯＳトランジス
タのしきい値電圧分だけ低い電圧が印加される。このた
め、ワード線に電源電圧を印加しても強誘電体キャパシ
タに対して対称な電圧を加えることが可能となる。この
結果、強誘電体キャパシタのインプリントを低減するこ
とができ、読み出しマージンを確保することが可能とな
る。
体メモリによれば、プレート線ドライバにより、プレー
ト線に対して電源電圧よりも選択用ＮＭＯＳトランジス
タのしきい値電圧分だけ低い電圧が印加される。このた
め、ワード線に電源電圧を印加しても強誘電体キャパシ
タに対して対称な電圧を加えることが可能となる。この
結果、強誘電体キャパシタのインプリントを低減するこ
とができ、読み出しマージンを確保することが可能とな
る。
【００３９】また、プレート線ドライバをＮＭＯＳトラ
ンジスタにより構成したため、従来に比べてプレート線
の駆動速度が向上し、アクセス時間が短縮される。ある
いは電源駆動能力を通常のドライバと同等にした場合に
は、ドライバ設置面積の小面積化を実現することができ
る。
ンジスタにより構成したため、従来に比べてプレート線
の駆動速度が向上し、アクセス時間が短縮される。ある
いは電源駆動能力を通常のドライバと同等にした場合に
は、ドライバ設置面積の小面積化を実現することができ
る。
【図１】実施の形態の強誘電体メモリの構成を示す図で
ある。
ある。
【図２】実施の形態の強誘電体メモリのデータ読み出し
動作を示す図である。
動作を示す図である。
【図３】従来の強誘電体メモリの構成を示す図である。
【図４】従来の強誘電体メモリのデータ読み出し動作を
示す図である。
示す図である。
【図５】強誘電体キャパシタのヒステリシスループを示
すグラフである。
すグラフである。
【図６】課題の説明に供する図である。
１０：センスアンプ １２ａ，１２ｂ，１４ａ，１４ｂ：プレート線ドライバ
Claims (4)
- 【請求項１】 複数のワード線、複数のプレート線、複
数のビット線、および複数のメモリセルを具えていて、
該メモリセルが強誘電体キャパシタおよび選択用ＮＭＯ
Ｓトランジスタから構成されており、該メモリセルに記
憶されたデータの読み出しが前記強誘電体キャパシタの
分極状態に応じて発せられる信号を検知するセンスアン
プにより行われる強誘電体メモリにおいて、 前記プレート線を駆動するプレート線ドライバを、電源
電圧よりも前記選択用ＮＭＯＳトランジスタのしきい値
電圧分だけ低い電圧を前記プレート線に印加するものと
することを特徴とする強誘電体メモリ。 - 【請求項２】 請求項１に記載の強誘電体メモリにおい
て、 前記プレート線ドライバは、前記選択用ＮＭＯＳトラン
ジスタと同じしきい値電圧を有するＮＭＯＳトランジス
タによって構成されることを特徴とする強誘電体メモ
リ。 - 【請求項３】 請求項２に記載の強誘電体メモリにおい
て、 前記プレート線ドライバのＮＭＯＳトランジスタの第１
主電極が電源電圧供給用の電源端子に接続されていて、
該ＮＭＯＳトランジスタの第２主電極が前記プレート線
に接続されていることを特徴とする強誘電体メモリ。 - 【請求項４】 請求項１に記載の強誘電体メモリにおい
て、 前記ビット線と前記プレート線との間に、前記選択用Ｎ
ＭＯＳトランジスタの主電流路と前記強誘電体キャパシ
タとが前記ビット線側からこの順序で直列に接続されて
いて、該選択用ＮＭＯＳトランジスタの制御電極が前記
ワード線に接続されていることを特徴とする強誘電体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29940199A JP2001118384A (ja) | 1999-10-21 | 1999-10-21 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29940199A JP2001118384A (ja) | 1999-10-21 | 1999-10-21 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118384A true JP2001118384A (ja) | 2001-04-27 |
Family
ID=17872091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29940199A Abandoned JP2001118384A (ja) | 1999-10-21 | 1999-10-21 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001118384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107636763A (zh) * | 2015-05-20 | 2018-01-26 | 美光科技公司 | 虚拟接地感测电路及相关装置、系统及方法 |
| CN113314171A (zh) * | 2020-02-26 | 2021-08-27 | 格芯(美国)集成电路科技有限公司 | 具有对称裕量的数据相关感测放大器 |
-
1999
- 1999-10-21 JP JP29940199A patent/JP2001118384A/ja not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107636763A (zh) * | 2015-05-20 | 2018-01-26 | 美光科技公司 | 虚拟接地感测电路及相关装置、系统及方法 |
| US10297303B2 (en) | 2015-05-20 | 2019-05-21 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| CN107636763B (zh) * | 2015-05-20 | 2019-07-02 | 美光科技公司 | 虚拟接地感测电路及相关装置、系统及方法 |
| US10360965B2 (en) | 2015-05-20 | 2019-07-23 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| US10438644B2 (en) | 2015-05-20 | 2019-10-08 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| US10541015B2 (en) | 2015-05-20 | 2020-01-21 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| US10854267B2 (en) | 2015-05-20 | 2020-12-01 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| US11094362B2 (en) | 2015-05-20 | 2021-08-17 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| CN113314171A (zh) * | 2020-02-26 | 2021-08-27 | 格芯(美国)集成电路科技有限公司 | 具有对称裕量的数据相关感测放大器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060929 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070724 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070831 |