JP3431122B2

JP3431122B2 - 半導体記憶装置

Info

Publication number: JP3431122B2
Application number: JP04431497A
Authority: JP
Inventors: 栄和高田; ムニッチトーマス; ノボセルデビッド
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-09-26
Filing date: 1997-02-27
Publication date: 2003-07-28
Anticipated expiration: 2017-02-27
Also published as: US5703804A; JPH10106272A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、強誘電体キャパシタの電極間に介在させて
いる強誘電体材料の分極状態によって情報を記憶する不
揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】強誘電体材料を情報の記憶に利用する半
導体記憶装置（フェロエレクトリック・ランダム・アク
セス・メモリ；以下では、「ＦＲＡＭ」或いは「強誘電
体メモリ」と称する）は、強誘電体材料の分極の方向に
よって２値の情報を記憶する不揮発性メモリである。図
３は、典型的な強誘電体メモリの構成の一例を示す図で
ある。

【０００３】具体的には、図３には強誘電体メモリの構
成の一部として、列方向に互いに平行に配置される複数
のビット線のうちの隣接する一対（２本）のビット線Ｂ
Ｌ及び／ＢＬ、ならびにその周辺の構成が示されてい
る。

【０００４】対を成すビット線ＢＬ及び／ＢＬにおい
て、一方のビット線ＢＬに対して他方のビット線／ＢＬ
を「相補ビット線」とも称する。なお、以下の説明では
相補ビット線を示す符号として「／ＢＬ」を使用してい
るが、図面では、「ＢＬ」の上に「￣」を引いた符号に
よって相補ビット線を表している。

【０００５】ビット線ＢＬ及び相補ビット線／ＢＬの一
端は、ビット線ＢＬ及び相補ビット線／ＢＬの間の電位
差を増幅して検出するセンス増幅器３０に接続されてい
る。また、ビット線に直交する行方向には、互いに平行
な複数のワード線２８と互いに平行な複数のドライブ線
ＤＬとが配置されている。ワード線２８とドライブ線Ｄ
Ｌとは、１本ずつ交互に配置されている。

【０００６】隣接するビット線ＢＬ及び相補ビット線／
ＢＬの間には、複数のメモリセル２５が接続されてい
る。これらのメモリセル２５は、ビット線ＢＬ及び／Ｂ
Ｌとワード線２８及びドライブ線ＤＬとの交点に対応し
て、全体としてマトリクス状に配置されている。

【０００７】それぞれのメモリセル２５は、対向して配
置されている２つの電極間に強誘電体膜が配されること
によってそれぞれ形成されている２つの強誘電体キャパ
シタ２３及び２４（以下では、単に「キャパシタ」とも
称する）と、それぞれのキャパシタ２３及び２４とビッ
ト線ＢＬ及び相補ビット線／ＢＬとの間にそれぞれ接続
されたＮチャネルＭＯＳトランジスタ２１及び２２と、
を含んでいる。一方のＭＯＳトランジスタ２１のドレイ
ンはビット線ＢＬに、ゲートはワード線２８に、ソース
はキャパシタ２３の一方の電極に、それぞれ接続されて
いる。他方のＭＯＳトランジスタ２２のドレインは相補
ビット線／ＢＬに、ゲートはワード線２８に、ソースは
キャパシタ２４の一方の電極に、それぞれ接続されてい
る。また、それぞれのキャパシタ２３及び２４の他方の
電極は、ドライブ線ＤＬに接続されている。

【０００８】上記の構成を有する従来技術の強誘電体メ
モリにおいて、２値データ「０」及び「１」のメモリセ
ルへの書き込みは、以下のようにして行われる。

【０００９】まず、データ「１」の書き込みを、図４
（ａ）及び（ｂ）ならびに図５（ａ）及び（ｂ）を参照
して説明する。

【００１０】データ「１」の書き込みにあたっては、図
４（ａ）に示すように、書き込み対象になるメモリセル
に対応するビット線ＢＬに正の電源電圧Ｖｃｃを供給
し、同時に、相補ビット線／ＢＬにはＧＮＤレベルの電
位（具体的には０Ｖ）を供給する。さらに、対応するワ
ード線２８をＨｉｇｈレベルに設定して、書き込み対象
のメモリセルに含まれるＭＯＳトランジスタ２１及び２
２をＯＮする。これによって、キャパシタ２３の一方の
電極には電源電圧Ｖｃｃが供給され、キャパシタ２４の
一方の電極には接地電位であるＧＮＤレベルの電位が供
給される。

【００１１】このとき、対応するドライブ線ＤＬには、
図４（ｂ）に示すように、ＧＮＤレベルからＶｃｃレベ
ルに立ち上がり再びＧＮＤレベルに立ち下がるパルス状
の電圧を印加する。ドライブ線ＤＬの電位がＧＮＤレベ
ルにあるときには、キャパシタ２３の両電極の間には電
源電圧Ｖｃｃに相当するレベルの電圧が印加されて、こ
れに対応する電界Ｅｖｃｃが両電極間に生じる。この電
界Ｅｖｃｃによって、図５（ａ）に示す電荷Ｐｓがキャ
パシタ２３に蓄積される。この状態でドライブ線ＤＬの
電位がＶｃｃレベルになると、キャパシタ２３の両電極
間には電圧が印加されなくなるので、電界Ｅｖｃｃも印
加されなくなる。しかし、この状態でも、キャパシタ２
３に含まれる強誘電体膜の分極現象によって、図５
（ａ）に示す電荷Ｐｒが、キャパシタ２３に残存する。

【００１２】一方、ドライブ線ＤＬの電位がＧＮＤレベ
ルにあるときには、キャパシタ２４の両電極の間には電
圧は印加されない。この状態で、ドライブ線ＤＬの電位
がＶｃｃレベルになると、キャパシタ２４の両電極間に
は負の電圧−Ｖｃｃが印加されて、これに対応する負の
電界−Ｅｖｃｃが両電極間に生じる。この電界−Ｅｖｃ
ｃによって、図５（ｂ）に示す電荷−Ｐｓがキャパシタ
２４に蓄積される。この状態でドライブ線ＤＬの電位が
ＧＮＤレベルになると、キャパシタ２４の両電極間には
電圧が印加されなくなるので、電界−Ｅｖｃｃも印加さ
れなくなる。しかし、この状態でも、キャパシタ２４に
含まれる強誘電体膜の分極現象によって、図５（ｂ）に
示す電荷−Ｐｒがキャパシタ２４に残存する。

【００１３】上記のようにしてキャパシタ２３及び２４
に与えられる残留電荷Ｐｒ及び−Ｐｒは、電源電圧Ｖｃ
ｃがメモリセルに印加されなくなっても保持される。従
って、この残存電荷Ｐｒ及び−Ｐｒを利用することによ
って、不揮発的にメモリセルに情報が記憶される。

【００１４】以上ではデータ「１」の書き込みを説明し
たが、データ「０」の書き込みは、ビット線ＢＬ及び相
補ビット線／ＢＬへ供給する電圧レベルを、上記で説明
したデータ「１」の書き込みの場合とは逆にすることに
よって実現される。すなわち、ビット線ＢＬにＧＮＤレ
ベルを供給し、相補ビット線／ＢＬに電源電圧Ｖｃｃを
供給することによって、上記のデータ「１」の書き込み
の場合とは逆に、キャパシタ２３には残留電荷−Ｐｒが
残存し、キャパシタ２４には残留電荷Ｐｒが残存する。
これによって、データ「０」がメモリセルに書き込まれ
る。

【００１５】一方、上記のようにして書き込まれたデー
タの読み出しは、以下のようにして行う。

【００１６】まず、図６（ａ）及び（ｂ）ならびに図７
（ａ）及び（ｂ）を参照して、データ「１」の読み出し
を説明する。

【００１７】読み出し動作に先立って、まず図６（ａ）
に示すようにビット線ＢＬ及び相補ビット線／ＢＬをデ
ィスチャージして、それぞれの電位レベルをＧＮＤレベ
ルに設定する。続いて、ワード線２８の電位をＨｉｇｈ
レベルにしてＭＯＳトランジスタ２１及び２２をＯＮ
し、読み出し動作を開始する。この時点ではドライブ線
ＤＬの電位はＧＮＤレベルにあるが、図６（ｂ）に示す
ように、適切なタイミングでこれをＶｃｃレベルに立ち
上げる。

【００１８】データ「１」の読み出しの場合、このドラ
イブ線の電位の変化によって、キャパシタ２３には書き
込み時とは逆方向の電界が印加されて、そこに含まれる
強誘電体膜の分極が反転する。これによって、図７
（ａ）に示すように、キャパシタ２３における電荷の蓄
積状態が反転する。一方、キャパシタ２４には書き込み
時とは同方向の電界が印加されるので、そこに含まれる
強誘電体膜の分極は反転しない。従って、図７（ｂ）に
示すように、キャパシタ２４における電荷の蓄積状態の
反転は生じない。但し、電界の印加にともなって、電荷
の蓄積量は僅かに変化する。

【００１９】ビット線ＢＬ及び相補ビット線／ＢＬに
は、キャパシタ２３及び２４におけるこのような蓄積電
荷の変化に応じた量の電荷が流れ込む。このとき、ビッ
ト線ＢＬ及び相補ビット線／ＢＬに流れ込む電荷量の差
に起因して、ビット線ＢＬの電位は、相補ビット線／Ｂ
Ｌの電位よりも僅かに大きくなる。このビット線ＢＬと
相補ビット線／ＢＬとの間の電位差をセンス増幅器３０
（図３参照）で増幅して検出することによって、記録さ
れていたデータ「１」が読み出される。

【００２０】データ「０」の読み出しの場合、上記のド
ライブ線ＤＬの電位の変化によって、キャパシタ２４に
は書き込み時とは逆方向の電界が印加されて、そこに含
まれる強誘電体膜の分極が反転する。これによって、キ
ャパシタ２４における電荷の蓄積状態が反転する。一
方、キャパシタ２３には書き込み時とは同方向の電界が
印加されるので、そこに含まれる強誘電体膜の分極は反
転しない。但し、電界の印加にともなって、電荷の蓄積
量は僅かに変化する。

【００２１】ビット線ＢＬ及び相補ビット線／ＢＬに
は、キャパシタ２３及び２４におけるこのような蓄積電
荷の変化に応じた量の電荷が流れ込む。このとき、ビッ
ト線ＢＬ及び相補ビット線／ＢＬに流れ込む電荷量の差
に起因して、相補ビット線／ＢＬの電位は、ビット線Ｂ
Ｌの電位よりも僅かに大きくなる。このビット線ＢＬと
相補ビット線／ＢＬとの間の電位差をセンス増幅器３０
（図３参照）で増幅して検出することによって、記録さ
れていたデータ「０」が読み出される。

【００２２】強誘電体メモリでは、上記のように、書き
込み動作及び読み出し動作に際して強誘電体膜の分極反
転現象が繰り返して発生する。分極反転の回数が増加し
ていくと、次第に分極特性が劣化して、電源電圧がメモ
リセルに印加されていない場合に分極を維持することが
困難になる。また、分極反転には、一定の時間を必要と
する。このため、読み出し速度の高速化に、ある程度の
上限が存在することになる。

【００２３】これに対して、特開平３−２８３１７６号
公報や特開平７−１８２８７２号公報には、強誘電体メ
モリを、電源投入時点では不揮発性メモリである強誘電
体メモリとしてそのまま機能させ、電源投入後の通常の
動作時には揮発性メモリ（すなわちＤＲＡＭ）として動
作させ、電源ＯＦＦの直前で再び不揮発性メモリである
強誘電体メモリとして機能させる手法が開示されてい
る。強誘電体メモリがＤＲＡＭとして機能している場合
には、書き込み及び読み出し動作は、電荷の注入（蓄
積）及び放出によって行われる。従って、上記の手法に
よれば、通常動作時の書き込み及び読み出し動作に際し
て分極反転現象は生じないので、強誘電体膜の分極特性
の劣化があまり生じない。

【００２４】具体的には、通常の動作時には、ドライブ
線の電位を例えば電源電圧Ｖｃｃとして、強誘電体メモ
リをＤＲＡＭとして機能させる。一方、電源をＯＦＦす
る前に、以上で説明した強誘電体メモリとしての分極反
転現象を利用した書き込み動作を行って、不揮発情報を
メモりセルに格納する。ドライブ線の電位を電源電圧Ｖ
ｃｃとすれば、キャパシタの電荷蓄積ノードに印加され
る電圧がＧＮＤ或いはＶｃｃのいずれであっても、情報
が反転することはない。これによって、強誘電体キャパ
シタを構成する強誘電体材料の劣化が回避され、さらに
は読み出し速度の高速化に対する制約の問題も回避が可
能である。

【００２５】次に、電源をＯＮする場合には、以上で説
明した強誘電体メモリとしての分極反転現象を利用した
読み出し動作を行って、記録されている不揮発情報をメ
モリセルから読み出す。これによって、実効的に不揮発
性メモリとしての機能が実現される。

【００２６】さらに、ＤＲＡＭとしての機能に際して
は、従来からＤＲＡＭ分野で行われてきているように、
メモリが形成されている基板に負電圧を印加することが
望ましい。これは、メモリセルに含まれるトランジスタ
のサブスレッショルド電流を低減するため、及び、ビッ
ト線接合容量の削減によってメモリセルからビット線へ
の読み出し電圧を増大させるためである。

【００２７】

【発明が解決しようとする課題】しかし、上記のような
特徴を有する従来技術の強誘電体メモリでは、電源の投
入時に以下のような問題が生じ得る。

【００２８】すなわち、電源の投入時には、ワード線、
ビット線及びドライブ線は、すべて接地電位レベルであ
るＧＮＤレベルに接続される。一方、強誘電体キャパシ
タの電荷蓄積ノードは、外部電界が印加されないので不
揮発データの状態には無関係に分極のみ存在して、その
電位はフローティング状態にある。しかし、メモリセル
に含まれているトランジスタがＯＦＦ状態にあるため
に、強誘電体キャパシタは高インピーダンス状態にあ
る。このため、外乱によって、その電荷蓄積ノードの電
位状態が変動しやすい。

【００２９】この状態において負の基板電圧ＶＢＢが発
生し始めると、基板上に形成されている強誘電体キャパ
シタの電荷蓄積ノードの電位は、基板との接合容量を介
して負方向に引き下げられる。この負電圧ＶＢＢが、強
誘電体キャパシタに含まれる強誘電体膜の抗電界（すな
わち、強誘電体膜の構成材料の自発分極が反転する最低
電界）に相当する電圧レベルよりも大きくなると、デー
タ「１」に相当する分極方向が反転して、記録されてい
る不揮発性データが破壊される可能性がある。

【００３０】この抗電界（及び、それに相当する電圧レ
ベル）の値は強誘電体材料によって異なるが、半導体プ
ロセスの微細化に伴って強誘電体メモリの電源電圧の低
減化が進むにつれて、減少している。従って、僅かな負
の基板電圧ＶＢＢの発生が、不揮発性データの破壊をも
たらす可能性がある。

【００３１】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、強誘電体キャパシタを構
成する強誘電体膜の分極現象を利用して不揮発性データ
を記録する強誘電体メモリにおいて、分極方向の反転現
象の望ましくないタイミングでの発生を抑制して、記録
されている不揮発データの破壊を防ぐことができる半導
体記憶装置を提供すること、である。

【００３２】

【課題を解決するための手段】本発明の半導体記憶装置
は、基板上に配置された複数のビット線と、該基板上に
該ビット線と交差する方向に配置された複数のワード線
及び複数のデータ線と、該ビット線と該ワード線との各
交点に相当する箇所に配置されたマトリクス状の複数の
メモリセルであって、該複数のメモリセルのそれぞれが
スイッチングトランジスタと強誘電体膜を絶縁膜として
含む強誘電体キャパシタとを少なくとも一つずつ有して
いて、該強誘電体膜の分極方向によって情報を記憶する
不揮発性強誘電体メモリを構成する、複数のメモリセル
と、該基板に負の基板電圧を供給する基板電圧発生回路
と、電源投入時から該基板電圧が安定する迄の期間に、
所定の正の電圧である出力を、該複数のワード線のうち
の少なくとも一つに選択的に印加するパワーオンリセッ
ト回路と、を備えていて、そのことによって上記目的が
達成される。

【００３３】好ましくは、前記パワーオンリセット回路
の前記出力は、電源投入時から前記基板電圧が安定する
迄の前記期間はＨｉｇｈレベルであり、それ以降はＬｏ
ｗレベルである。

【００３４】好ましくは、前記ワード線にブースト電圧
を印加する第１の接続手段と、前記パワーオンリセット
回路の出力を該ワード線に印加する第２の接続手段と、
をさらに備える。

【００３５】好ましくは、前記パワーオンリセット回路
の前記出力が前記ワード線に印加されている前記期間に
おいて、前記複数のメモリセルのうちの選択されたメモ
リセルに対応する前記複数のビット線のうちの選択され
たビット線の電位を所定のレベルに設定して、該選択さ
れたメモリセルに含まれる前記強誘電体キャパシタの前
記強誘電体膜に印加される電圧を該強誘電体膜の分極反
転が生じる最小電圧よりも小さい値に設定する手段をさ
らに備えている。さらに好ましくは、前記選択されたビ
ット線の電位の前記所定のレベルは、接地電位である。

【００３６】以下、作用について説明する。

【００３７】上記のように、本発明の半導体記憶装置
は、電源投入時から基板電圧が安定に発生し終えるまで
の期間にワード線に選択的に所定の正の電圧を印加する
パワーオンリセット回路を有している。電源投入時に、
基板電圧が発生し始めてから十分に安定するまでの間
に、パワーオンリセット回路の作用によってワード線に
選択的に正電圧を印加してワード線を立ち上げることに
よって、メモリセルに含まれるスイッチングトランジス
タがオン状態になり、これを介してビット線と強誘電体
キャパシタの電荷蓄積ノードとが電気的に導通する。こ
れによって、強誘電体キャパシタの電荷蓄積ノードの電
位は、ビット線と同電位にクランプされる。

【００３８】好ましくは、パワーオンリセット回路の出
力（所定の正の電位）がワード線に印加されている期間
において、ビット線（具体的には、強誘電体キャパシタ
が接続されていないビット線）の電位を所定のレベルに
設定して、強誘電体キャパシタに含まれる強誘電体膜に
印加される電圧を強誘電体膜の分極反転が生じる最小電
圧よりも小さい値に設定する手段を、さらに設ける。具
体的には、ビット線の電位を、例えば接地電位に設定す
る。上記プロセスにおいては、強誘電体キャパシタの電
荷蓄積ノードの電位はビット線と同じ電位（例えば接地
電位）にクランプされるが、ビット線電位を以上のよう
に設定することによって、基板電圧の降下に伴って強誘
電体キャパシタの接合部の電位が基板とのカップリング
によって引き下げられようとしても、そのカップリング
の影響を打ち消して、強誘電体キャパシタの電荷蓄積ノ
ードの電位の負方向への変化を防ぐことができる。

【００３９】従って、負の基板電圧が発生し始めても、
それに伴って強誘電体キャパシタの電荷蓄積ノードの電
位が負方向に引き下げられることはない。この結果、強
誘電体キャパシタに含まれる強誘電体膜にはその抗電界
を越える電界が印加されることはなく、強誘電体膜の分
極方向が反転して記録されている不揮発性データが破壊
されるという現象の発生が、抑制される。

【００４０】

【発明の実施の形態】図１は、本発明に従って構成され
たワード線駆動回路１００の構成を示す回路図である。
このワード線駆動回路１００は、強誘電体メモリのワー
ド線ＷＬに接続される。なお、強誘電体メモリの構成
は、先に図３を参照して説明した典型的な強誘電体メモ
リの構成と同様にすることができる。以下に示すワード
線ＷＬは、図３のワード線２８に相当するものである。

【００４１】ワード線駆動回路１００は、行デコーダ
1、レベルシフト回路２、パワーオンリセット回路３、
トランジスタ対８及び９を含んでいる。行デコーダ１の
出力は、インバータを介してレベルシフト回路２に供給
される。レベルシフト回路２の出力は、トランジスタ対
８を構成する１対のＮチャネルトランジスタＱＮ３及び
ＰチャネルトランジスタＱＰ３のゲートに、それぞれ接
続されている。一方、パワーオンリセット回路３の出力
は、インバータを介して、トランジスタ対９を構成する
１対のＮチャネルトランジスタＱＮ４及びＰチャネルト
ランジスタＱＰ４のゲートに、それぞれ接続されてい
る。ワード線ＷＬは、トランジスタ対８を構成するＮチ
ャネルトランジスタＱＮ３及びＰチャネルトランジスタ
ＱＰ３の接続点に接続されている。

【００４２】電源投入時には、ワード線及びドライブ線
は、どちらも接地電位ＧＮＤに接続される。また、不揮
発性データの読み出しにあたって、ビット線ＢＬ及び相
補ビット線／ＢＬは、それぞれ接地電位ＧＮＤにプリチ
ャージされる。

【００４３】さらに、本発明の強誘電体メモリは、メモ
リが設けられている基板に所定の基板電圧を与える基板
電圧発生回路を備えている。但し、この基板電圧発生回
路の構成や機能は当該技術分野においては知られている
ので、ここではその説明を省略する。

【００４４】通常のアクセス動作においては、まず行デ
コーダ１によって、１つの行アドレスが選択される。選
択された行アドレスに対応する１本のワード線ＷＬに
は、レベルシフト回路２及び１対の出力トランジスタＱ
Ｐ３及びＱＮ３を介して、Ｖｐｐレベルの電圧が印加さ
れる。ここで、Ｖｐｐレベルとは、電源電圧Ｖｃｃを昇
圧したブースト電圧である。一方、アクセスされないワ
ード線に関しては、行デコーダ１の出力及びパワーオン
リセット回路３の出力はいずれもＬｏｗレベルであるの
で、ＧＮＤレベルが印加される。

【００４５】図２は、図１に示したパワーオンリセット
回路３の詳細な回路構成を示す図である。

【００４６】電源の投入前には、ノードＡの電位は０Ｖ
である。電源が投入されて、電源電圧Ｖｃｃが電圧レベ
ル検知部５に含まれるＮチャネルトランジスタ１１のし
きい電圧よりも大きくなると、Ｎチャネルトランジスタ
１１がオンして、ノードＡの電位が上昇し始める。

【００４７】ノードＡの電位は、Ｎチャネルトランジス
タ１３のゲートに与えられる。ノードＡの電位がＮチャ
ネルトランジスタ１３のしきい電圧に到達するまでは、
Ｎチャネルトランジスタ１３はオフ状態にあり、代わり
にＰチャネルトランジスタ１２がオンしている。この結
果、ノードＢの電位が、電源電圧Ｖｃｃの変化にほぼ追
随して上昇する。これにともなって、Ｐチャネルトラン
ジスタ１４を介して得られるノードＣの電位は、電源投
入直後にはＨｉｇｈレベルにある。

【００４８】しかし、ノードＡの電位の上昇に伴って、
Ｎチャネルトランジスタ１３が導通し始めるので、ノー
ドＢの電位は次第に下降する。この結果、トランジスタ
１３が電気的に導通し始める一方で、トランジスタ１２
の電気的導通が確保され難くなり、ノードＡの電位上昇
速度が速まる。この結果、電源電圧Ｖｃｃの上昇に伴っ
て、ノードＡ及びＣの電位は、最終的にはそれぞれＶｃ
ｃ及び０Ｖになる。

【００４９】図２に示されているＶＢＢ検知回路４は、
基板電圧ＶＢＢが所定の電圧（例えば−２Ｖ）以上の場
合にはＬｏｗレベルの信号を出力し、所定の電圧以下で
ある場合には、Ｈｉｇｈレベルの信号を出力するように
構成されている。ＶＢＢ検知回路４は、具体的には、例
えば図８に示すような回路構成とすることができる。図
８に示す回路構成では、基板電圧ＶＢＢ及び制御信号Ｓ
Ｅを受け取って、基板電圧ＶＢＢのレベルに応じてＨｉ
ｇｈレベル或いはＬｏｗレベルの信号を出力する。

【００５０】電源投入直後には、電圧レベル検知部５か
らの出力に相当するノードＣの電位はＨｉｇｈレベルで
ある一方で、ＶＢＢ検知回路４からフリップフロップ回
路７に与えられる出力信号の電位はＬｏｗレベルであ
る。この結果、フリップフロップ回路７の出力ノードＤ
の電位は、電源投入直後にはＨｉｇｈレベルにある。こ
の後にノードＣの電位がＬｏｗレベルに変化してもノー
ドＤの電位は反転しないが、基板電圧ＶＢＢのレベルが
十分に低下してＶＢＢ検知回路４の出力信号がＨｉｇｈ
レベルに変化すると、ノードＤの電位はＬｏｗレベルに
変化する。

【００５１】すなわち、パワーオンリセット回路３から
は、電源投入直後から基板電圧ＶＢＢが十分に下降して
安定するまでの間は、一時的にＨｉｇｈレベルの信号が
出力される。ここで、基板電圧ＶＢＢの安定したレベル
とは、例えば約−２Ｖ〜約−３Ｖである。このようにパ
ワーオンリセット回路３からＨｉｇｈレベルの出力が得
られる間には、図１に示す回路構成において、トランジ
スタ対９に含まれるＰチャネルトランジスタＱＰ４が導
通して、トランジスタ対８に含まれるワード線駆動トラ
ンジスタ（Ｎチャネルトランジスタ）ＱＮ３のソースに
電源電圧Ｖｃｃが供給される。この結果、ワード線ＷＬ
には、電源電圧Ｖｃｃ、或いはレベルシフト回路２の出
力電圧からトランジスタＱＮ３のしきい電圧を引いた電
圧のうちで、いずれか低いほうの電圧が供給される。

【００５２】このとき、メモリセルに含まれていてワー
ド線ＷＬに接続されている強誘電体キャパシタ２３及び
２４（図６参照）の電荷蓄積ノードの電位は、電荷蓄積
ノードに形成される接合部と負電位に引き下げられよう
とする基板とのカップリングにより、０Ｖ以下に引き下
げられようとしている。従って、ワード線ＷＬの電位が
このように低いレベルであっても、メモリセルに含まれ
ているＭＯＳトランジスタ２１及び２２（図６参照）は
導通される。従って、強誘電体キャパシタ２３及び２４
の電荷蓄積ノードは、ビット線ＢＬ或いは相補ビット線
／ＢＬに接続され、その電位は、接続されるビット線Ｂ
Ｌ或いは相補ビット線／ＢＬの電位であるＧＮＤレベル
に等しくなる（すなわち、クランプされる）。

【００５３】このように、ビット線と強誘電体キャパシ
タの電荷蓄積ノードとが電気的に導通して、電荷蓄積ノ
ードの電位がビット線と同電位のＧＮＤレベルにクラン
プされることによって、基板電圧が発生し始めて負電位
になっても、電荷蓄積ノードの電位が負方向に引き下げ
られることはない。この結果、強誘電体キャパシタに含
まれる強誘電体膜にはその抗電界を越える電界が印加さ
れることはなく、強誘電体膜の分極方向が反転して記録
されている不揮発性データが破壊される現象の発生が、
抑制される。

【００５４】なお、通常の書き込み・読み出し動作にお
いては、ビット線やドライブ線の電位は従来技術におい
てと同様に制御され、電源投入時にはそれぞれＧＮＤレ
ベルに設定される。

【００５５】上記の説明では、ビット線の電位をＧＮＤ
レベルに設定し、強誘電体キャパシタの電荷蓄積ノード
の電位をビット線電位と同じＧＮＤレベルにクランプす
ることによって、強誘電体キャパシタに抗電界を越える
レベルの電界（すなわち、それに相当するレベルの電
圧）が印加されることを防いでいる。これによって、強
誘電体キャパシタに含まれる強誘電体膜の分極反転の発
生を、防ぐ。しかし、上記のプロセスで、ビット線電位
は必ずしもＧＮＤレベルに設定する必要はない。強誘電
体キャパシタに含まれる強誘電体膜に印加される電界が
その抗電界よりも小さくなる（すなわち、強誘電体膜の
分極反転が生じる最小電圧よりも小さい電圧が強誘電体
キャパシタに印加される）ようであれば、他の電圧レベ
ルにビット線電位を設定することも可能である。

【００５６】一方、基板電圧ＶＢＢが所定のレベル以下
にまで下降すると、パワーオンリセット回路３からはＬ
ｏｗレベルの信号が出力される。これによって、トラン
ジスタ対９に含まれるＮチャネルトランジスタＱＮ４が
導通して、トランジスタ対８に含まれるワード線駆動ト
ランジスタ（Ｎチャネルトランジスタ）ＱＮ３のソース
にはＧＮＤレベルが供給されて、ワード線ＷＬにも、Ｇ
ＮＤレベルが印加される。

【００５７】電源投入時に強誘電体キャパシタの電荷蓄
積ノードの電位をＧＮＤレベルにクランプするために
は、以上のような構成の他に、例えばキャパシタに並列
にＮチャネルトランジスタを接続し、電源投入時にはこ
の並列Ｎチャネルトランジスタをオンする構成とするこ
とも考えられる。しかし、この方法では、Ｎチャネルト
ランジスタを並列に配置するために、チップの占有面積
が増大する。これに対して本発明の構成によれば、その
ようなチップ占有面積の増大を招くことなく、電源投入
時に強誘電体キャパシタの電荷蓄積ノードの電位をＧＮ
Ｄレベルにクランプして、望ましくない分極反転の発生
を抑制することが可能になる。

【００５８】なお、以上の説明では、メモリセルが２つ
の強誘電体キャパシタと２つのスイッチングトランジス
タとを含む場合を例にして、本発明を説明している。し
かし。本発明は、その他の構成を有するメモリセルに対
しても適用可能である。例えば、本発明は、１トランジ
スタ−１キャパシタ構造として１つのスイッチングトラ
ンジスタと１つの強誘電体キャパシタとを含むメモリセ
ルに対しても、適用可能である。さらに、スイッチング
トランジスタは、ＭＯＳトランジスタ以外の他のタイプ
であってもよい。

【００５９】

【発明の効果】以上に説明したように、本発明の半導体
記憶装置の構成によれば、電源投入時に、基板電圧ＶＢ
Ｂの変化などの外乱によって変動しやすい強誘電体キャ
パシタの電荷蓄積ノードの電位が、ドライブ線と同じＧ
ＮＤレベルにクランプされる。これによって、強誘電体
キャパシタに含まれる強誘電体膜の分極方向が望ましく
ないタイミングで反転することがなく、分極方向として
記録されている不揮発性データの破壊が抑制される。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置に含まれるワ
ード線駆動回路の構成図である。

【図２】図１のワード線駆動回路に含まれるパワーオン
リセット回路の詳細な回路構成を示す回路図である。

【図３】不揮発性半導体記憶装置の典型的な構成を示す
図である。

【図４】（ａ）及び（ｂ）は、不揮発性半導体記憶装置
のメモリセルへのデータ「１」の書き込み動作を説明す
るための図である。

【図５】（ａ）及び（ｂ）は、不揮発性半導体記憶装置
のメモリセルへのデータ「１」の書き込み時における、
メモリセルに含まれる強誘電体キャパシタの蓄積電荷の
変化を示す図である。

【図６】（ａ）及び（ｂ）は、不揮発性半導体記憶装置
のメモリセルからのデータ「１」の読み出し動作を説明
するための図である。

【図７】（ａ）及び（ｂ）は、不揮発性半導体記憶装置
のメモリセルからのデータ「１」の読み出し時におけ
る、メモリセルに含まれる強誘電体キャパシタの蓄積電
荷の変化を示す図である。

【図８】図１のワード線駆動回路に含まれるＶＢＢ検知
回路の詳細な回路構成の一例を示す回路図である。

【符号の説明】

１行デコーダ２レベルシフト回路３パワーオンリセット回路４ＶＢＢ検知回路５電圧レベル検知部７フリップフロップ回路２１、２２ＮチャネルＭＯＳトランジスタ２３、２４強誘電体キャパシタ２５メモリセル２８、ＷＬワード線３０センス増幅器１００ワード線駆動回路ＢＬビット線／ＢＬ相補ビット線ＤＬドライブ線

フロントページの続き (56)参考文献特開平８−124379（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/22

Claims

(57)【特許請求の範囲】

【請求項１】基板上に配置された複数のビット線と、該基板上に該ビット線と交差する方向に配置された、複
数のワード線及び複数のデータ線と、該ビット線と該ワード線との各交点に相当する箇所に配
置されたマトリクス状の複数のメモリセルであって、該
複数のメモリセルのそれぞれがスイッチングトランジス
タと強誘電体膜を絶縁膜として含む強誘電体キャパシタ
とを少なくとも一つずつ有していて、該強誘電体膜の分
極方向によって情報を記憶する不揮発性強誘電体メモリ
を構成する、複数のメモリセルと、該基板に負の基板電圧を供給する基板電圧発生回路と、電源投入時から該基板電圧が安定する迄の期間に、所定
の正の電圧である出力を、該複数のワード線のうちの少
なくとも一つに選択的に印加するパワーオンリセット回
路と、を備えている半導体記憶装置。
【請求項２】前記パワーオンリセット回路の前記出力
は、電源投入時から前記基板電圧が安定する迄の前記期
間はＨｉｇｈレベルであり、それ以降はＬｏｗレベルで
ある、請求項１に記載の半導体記憶装置。
【請求項３】前記ワード線にブースト電圧を印加する
第１の接続手段と、前記パワーオンリセット回路の出力を該ワード線に印加
する第２の接続手段と、をさらに備える、請求項２に記
載の半導体記憶装置。
【請求項４】前記パワーオンリセット回路の前記出力
が前記ワード線に印加されている前記期間において、前
記複数のメモリセルのうちの選択されたメモリセルに対
応する前記複数のビット線のうちの選択されたビット線
の電位を所定のレベルに設定して、該選択されたメモリ
セルに含まれる前記強誘電体キャパシタの前記強誘電体
膜に印加される電圧を該強誘電体膜の分極反転が生じる
最小電圧よりも小さい値に設定する手段をさらに備えて
いる、請求項１に記載の半導体記憶装置。
【請求項５】前記選択されたビット線の電位の前記所
定のレベルは接地電位である、請求項４に記載の半導体
記憶装置。