JPS6314505B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、不揮発性の半導体メモリ・セルに関
するものであり、特にフローテイング・ゲート並
びに、好ましくは電気伝導（conduction）が向
上された絶縁体を有する装置を使用したセルに関
するものである。

〔先行技術〕

電荷をストア即ち貯蔵するために、従つてメモ
リ・セルとして用いるために、電界効果トランジ
スタ（FET）の能力を利用した数多くの回路が、
開発されてきた。このようなセルは、ダイナミツ
クかスタテイツクかのいずれかである。周知のよ
うに、ダイナミツク・セルは単一のFETのみを
使用することがあり、そしてスタテイツク・セル
は、フリツプ・フロツプ構成で配置されることが
ある。これらのセルにストアされた情報は、メモ
リに印加された電源電圧が失なわれる即ちター
ン・オフされるときに、失なわれるので、これら
のタイプのセルは各々、揮発性のセルと呼ばれ得
るものである。ストアされた揮発性情報が維持さ
れねばならないような場合には、主電源がなくな
る場合に用いるために、バツテリー・システムの
ような代わりの電源が、メモリに結合させねばな
らない。

金属−窒化物−酸化物−シリコン（MNOS）
を有するFET並びにフローテイング・ゲートを
有するFETのような、可変しきい電圧を提供可
能な公知の装置は、長時間の間、不揮発的に、情
報をストアすることができる。このような不揮発
性装置をメモリ・セルに組込むことにより、主電
源で電力の中断即ちなくなることが起るときに情
報を保存するのに、バツクアツプの即ち代替の電
源を必要としないような、通常に動作する揮発性
のセルが提供されてきた。

不揮発性のMNOSトランジスタ装置を用いる
不揮発性メモリ・セルは、揮発的にセルにストア
された情報を長時間の間、維持することができる
が、しかし、これらの装置は、情報を書込みそし
て消去するのに、高い電圧パルスを必要とする
し、それらは、動作速度が遅く、しかも、それら
の製造には、むしろ複雑なプロセスを必要とす
る。不揮発性半導体メモリ・セルの１例が、米国
特許第3676717号に示されている。

通常に配置されたフローテイング・ゲート装置
を用いる公知の不揮発性メモリ・セルもまた、揮
発的にセルにストアされた情報を長時間の間、保
持することができるが、しかし、これらの装置も
同様に、情報を書込みそして消去するのに高い電
圧パルスを必要としたし、それらは、動作速度が
遅くて、しかも、書込むのに、装置当りほぼ１ミ
リアンペアの大きな電流を必要としていた。フロ
ーテイング・ゲートを組込んだ公知の不揮発性半
導体メモリ・セルの１例が米国特許第4207615号
に示されている。

1980年９月30日出願の米国特許出願通し番号第
192579号には、フローテイング・ゲート、並びに
フローテイング・ゲートに電荷注入構造体で容量
的に結合された第１及び第２の制御ゲートを有す
る不揮発性装置に結合された揮発性回路を含む、
不揮発性のスタテイツク・メモリが開示されてい
る。前記電荷注入構造体は、フローテイング・ゲ
ートと２つの制御ゲートのうちの１つのものとの
間に設けられた、電気伝導の向上された絶縁体を
含む。電気伝導の向上された絶縁体の詳細な議論
は、“High Current Injection into SiO₂ from
Si Rich SiO₂ Films and Experimental
Applications”by D.J.DiMaria and D.W.
Dong、Journal of Applied Physics51(5)、
May1980、pp.2722−2735の論文に見出すことが
できる。そして、２重即ち２重構造の電子注入構
造体を使用する基本的なメモリ・セルは、
“Electrically−Alterable Memory Using ａ
Dual Electron Injector Structure”by D.J.
DiMaria、K.M.DeMeyer and D.W.Dong、
IEEE Electron Device Letters、Vol.EDL−１、
No.９、September1980、pp.179−181の論文に示
されている。

単一のストーレツジ・キヤパシタ及び単一のス
イツチ即ちトランジスタのみを有する、高密度ダ
イナミツク・ランダム・アクセス・メモリ
（RAM）・セルが、米国特許第3387286号及び第
3811076号に開示されている。

データを不揮発的にストアする可能性を有す
る、ワン・デバイスのダイナミツク揮発性メモ
リ・セルは公知である。例えば、米国特許第
3916390号は、電力のない間に、情報を不揮発的
にストアするため、二酸化シリコン及び窒化シリ
コンより成る２重の絶縁体を用いることを開示し
ている。MNOS構造体を用いることにより、情
報を不揮発的にストアすることができるダイナミ
ツク・セルの他の例としては、米国特許第
4055837号及び第4175291号がある。不揮発性の能
力を有するこれらのダイナミツク・セルは、満足
に動作し得るが、しかし、それらは、より大きな
セル領域、並びに揮発動作モード即ちバツクアツ
プ・メモリ用のより大きな電圧を一般的に必要と
する。

最近、1980年12月22日出願の米国特許通し番号
第219285号においてデータを不揮発的にストアす
ることができる、改良されたワン・デバイス・ダ
イナミツク揮発性メモリ・セルが提供されてい
る。この装置は、電力のない間に、情報を不揮発
的にストアするためのフローテイング・ゲートを
用いている。電力が復元された後にデータを回復
するために、電荷がフローテイング・ゲートから
ストーレツジ・ノードへ転送され、これにより、
電荷は部分的に減らされる。理想的条件での最適
な場合でも、結果として生ずる電荷は、最初のス
トアされた電荷のわずかに25％である。それ故
に、結果として生ずる信号が感知するのに十分な
大きさであることを保証するためにストーレツジ
のキヤパシタンスは、検出されるのに十分な強さ
の信号を保証する通常のものよりも少なくとも４
倍よりも大きくなければならない。この結果、大
きなセル・サイズが必要とされる。第９図は、前
記米国特許出願通し番号第219285号の不揮発性メ
モリ・セルの概略的な回路図である。この図は、
データの検索動作の後に結果として生ずる電荷
が、理想的条件での最適な場合でも、最初のスト
アされた電荷のわずかに25％しかないことを示す
ために、ここでは参照される。このセルは、スト
ーレツジ・キヤパシタC_s、並びに、好ましくは電
界効果トランジスタであるスイツチング装置１４
により相互接続されることがある入力／出力ライ
ンＩ／Ｏを含む。電圧V_Pが、キヤパシタの電極
１２に接続された端子Ｐに印加される。直列に接
続された第１及び第２のキヤパシタＣ１及びＣ２
を各々有する電圧分割回路１６は、ストーレツ
ジ・ノード１０と制御電圧V_Cが印加される端子
Ｃとの間に接続される。端子FGにより認識され
るフローテイング・ゲートは、第１及び第２のキ
ヤパシタＣ１及びＣ２の間に設けられる。一般的
には存在する寄生容量C_pは、ストーレツジ・ノ
ード１０とＳで示されている半導体基板との間に
設けられるように示されている。第１のキヤパシ
タＣ１は、好ましくは、前記IEEE Electron
Device Lettersの論文に述べられているような、
２重構造の電荷即ち電子注入構造体であると良
い。

検索動作後に結果として生じる電荷を計算する
のに、最良の場合の条件C₂≫C₁、C₂≫C_p、C_s≫
C₁及びC_s≫C_pが用いられた。通常の動作では、
ストーレツジ・ノード１０における電圧が０ボル
トであり、V_P及びV_CがともにV_DDであるときは、
フローテイング・ゲートFGの電圧はV_FGである。
ストーレツジ・ノード１０の電圧が２進ビツトの
“１”を表わすV_DDであるときは、フローテイン
グ・ゲートFGの電圧は、V_FG＋V_DDとなる。“０”
及び“１”を区別するのに利用できるストアされ
る電荷は、C_sV_DDである。電力のないこと即ち電
力がオフにされることが検出されるときは、スト
ーレツジ・キヤパシタの電極１２は、端子Ｐを通
して適当な正の電圧V_DD＋ΔV_Pを印加され、そし
て端子Ｃの電圧は０ボルトである。この結果、フ
ローテイング・ゲートFGの電圧は、２進ビツト
の“０”及び“１”に対するV_FG＋ΔV_P又はV_FG
＋ΔV_P＋V_DDへ各々上昇する。最も可能な設計で
は、Ｃ１の２重電荷注入構造体の負のしきい電圧
は、−（V_FG＋ΔV_P）に等しい。従つて、２進ビツ
トの“０”については、何も電荷の転送は起こら
ない。２進ビツトの“１”については、電流はＣ
１を通つて流れ、そしてフローテイング・ゲート
FGをV_FG＋ΔV_Pまで放電することになる。Ｃ２に
よる容量性結合のために、ストーレツジ・ノード
１０の電圧は、V_DD＋ΔV_P−C₂／C₂＋C₅V_DDまで減少 することになる。この動作における全部の荷電転
送は、C₂／C₂＋C₅C_sV_DDに等しい。このように、ノ ード１０からのデータは、フローテイング・ゲー
トFGの不揮発性ノードにストアされる。

フローテイング・ゲートFGからのデータを最
初に検索するために、ストーレツジ・ノード１０
は、０ボルトにセツトされ、一方、V_P及びV_Cは
ともにV_DDにセツトされる。フローテイング・ゲ
ートFGは、“０”又は“１”のデータに対して
各々V_FG又はV_FG−C_s／C₂＋C_sV_DDの電圧を有するこ とになる。次に、制御端子Ｃは、適当な正の電圧
ΔV_Cを有するパルスを印加される。その結果、Ｃ
１間の電圧は、２進の“０”に対してはΔV_C−
V_FGであり、２進の“１”に対してはΔV_C−V_FG
＋C_s／C₂＋C_sV_DDである。最も可能な設計では、Ｃ １の２重電荷注入構造体の正のしきい電圧は、
ΔV_C−V_FGである。それ故に、電流はＣ１を通つ
て流れて、そしてフローテイング・ゲートFGを
V_FGまで充電することになる。ストーレツジ・ノ
ード１０の電圧は、（C₂／C₂＋C_s）（C_s／C₂＋C_s）V_DD
ま で増加することになる。（C₂／C₂＋C_s）（C_s／C₂＋C_s） の最大値は、C₂＝C_sのときに生じる0.25に等し
い。それ故に、ストーレツジ・ノード１０の信号
はせいぜい、初めの信号振幅V_DDの25％にすぎな
い。

〔本発明の目的並びに要旨〕

本発明の目的は、公知のメモリよりも高密度で
より多用性のある、改良された不揮発性ダイナミ
ツク半導体メモリを提供することである。

本発明を実施することにより、揮発モードでは
より低い電圧で動作し、揮発及び不揮発のモード
間のデータの転送の間はより少ない電力で済むよ
うな、改良された不揮発性ダイナミツク半導体メ
モリが提供される。

また、本発明を実施することにより、公知の不
揮発性メモリよりもより速く動作する、好ましく
は、電気伝導が向上された即ちシリコンの豊富な
絶縁体を用いると良い、改良された不揮発性ダイ
ナミツク半導体メモリが提供される。

さらに、本発明を実施することにより、先にス
トアされていたデータを不揮発的にストアするこ
とができ、さらに新しいデータを揮発モードでス
トアすることができ、これによつて効果的に２倍
の密度のメモリ・システムを得ることができるよ
うなダイナミツク・メモリ・システムが提供され
る。

そして、本発明を実施することにより、全ての
セルからの全ての揮発データが、好ましくは並列
動作で又は１サイクルの動作で不揮発性モードに
転送されるような不揮発性メモリ・システムが提
供される。

その上、本発明を実施することにより、不揮発
性メモリの消去動作並びに揮発データの復元動作
の両方が、システムの全てのセルに対して同時に
起こるような不揮発性メモリ・システムが提供さ
れる。

本発明の実施により、スイツチング装置と通常
のワン・デバイス・ダイナミツク揮発メモリのス
トーレツジ・ノードとの間にフローテイング・ゲ
ートFETが設けられたワン・デバイス・ダイナ
ミツク揮発性メモリ回路を含む、改良された不揮
発性半導体メモリが提供される。フローテイン
グ・ゲートFETは、通常は導電状態であり、従
つて、メモリ・セルの動作は、通常のワン・デバ
イス・ダイナミツク・メモリのものと全く同じで
ある。電力のないときは、メモリ・セルにストア
されているデータに従つて、フローテイング・ゲ
ートFETは、２重構造の電子注入構造体により
放電される。電力がもとに戻ると、フローテイン
グ・ゲートFETが導電状態又は非導電状態のい
ずれであるかを感知することにより、データは検
索され得る。

〔本発明の実施例〕

本発明の前記目的、特徴並びに利点は、添付図
面に示されている、本発明の好実施例に関しての
以下のより特定した記述から明らかになるであろ
う。

第１図を参照するに、この図には、本発明の不
揮発性ダイナミツク・メモリ・セルの回路図が示
されている。このセルは、ストーレツジ・キヤパ
シタC_sと、好ましくは電界効果トランジスタであ
ると良いスイツチング装置１４により相互接続さ
れるビツト線とを含む。電圧V_Pが、キヤパシタ
の電極即ち制御ゲート２４に接続されている端子
Ｐに印加される。キヤパシタＣ１は、キヤパシタ
Ｃ２に直列に接続され、そして電圧分割回路１６
を形成する。キヤパシタＣ２は、ストーレツジ・
ノード１０とフローテイング・ゲートFGとの間
に接続される。フローテイング・ゲートFET３
は、スイツチング装置１４とストーレツジ・ノー
ド１０との間に設けられる。フローテイング・ゲ
ートFET３は、スイツチング・ノード４により
スイツチング装置１４に接続されている。ストー
レツジ・キヤパシタC_sの上部電極１２は、電源電
圧V_DDのような一定の電圧又は接地電位にバイア
スされた端子Ａに接続される。一般的には存在す
る寄生容量C_pは、ストーレツジ・ノード１０と
半導体基板Ｓとの間に位置するように示されてい
る。第１のキヤパシタＣ１は、好ましくは前記
IEEE Electron Device Lettersに述べられてい
るようなタイプである、２重構造の電子注入構造
体（Dual Electron Injector Structure略して
DEIS）であると良い。

第１図の回路即ちセルの通常の動作において
は、フローテイング・ゲートFET３は常に導電
状態にあるので、スイツチング装置１４とストー
レツジ・ノード１０は接続されている。ストーレ
ツジ・キヤパシタC_s、ビツト線BL及びスイツチ
ング装置１４は、揮発性ダイナミツク・ワン・デ
バイス・メモリ・セルとして機能する。電力のな
いことが検出されるときは、制御ゲート２４は、
端子Ｐを通して適当な負の電圧を印加される。こ
の負の電圧の結果として、電圧がキヤパシタＣ１
間に現われる。もしストーレツジ・ノード１０の
電圧が２進ビツト“１”を表わす＋5.0ボルトで
あるなら、キヤパシタＣ１間の電圧は、DEISを
通る電流の流れを生じるのに十分な値である。こ
れによつて、通常正に充電されているフローテイ
ング・ゲートFGは、より小さな正になるように
される。一方、もしストーレツジ・ノード１０の
電圧が２進ビツトの“０”を表わす０ボルトであ
るなら、制御ゲート２４とフローテイング・ゲー
トFGとの間では、電荷の転送は何も起らない。
このように、ノード１０からのデータは、フロー
テイング・ゲートFGに不揮発性モードでストア
される。

電力が回復したときにフローテイング・ゲート
FGからデータを検索するために、制御ゲート２
４がV_DDにバイアスされる。それから、ノード４
及びノード１０の電位を接地電位にセツトするた
めに、ワン・デバイスFETダイナミツクRAMセ
ルに“０”を書込む通常の方法が実行される。し
かしながら、ノード１０は、フローテイング・ゲ
ートFET３が導電状態にされるときにのみ、接
地電位にセツトされ得る。それから、セルは、通
常の方法により読取られる。フローテイング・ゲ
ートFET３が導電状態のとき“０”が読出され
ることになる。フローテイング・ゲートFGが不
揮発性書込みの間に負に充電されるときは、フロ
ーテイング・ゲートFETは導電状態になく、従
つて、“１”が読出されることになる。

通常の動作の間、フローテイング・ゲート
FET３は、導電状態へリセツトされる必要があ
る。フローテイング・ゲートFET３をリセツト
するために、メモリ・セルが周期的にリフレツシ
ユされる間、ノードＰに印加される電圧は徐々に
増加される。各リフレツシユ周期の間、ノードＰ
における電位変化が十分小さい限り、データは妨
げられることはない。フローテイング・ゲート
FGが明確な変化を有するようにリセツトされた
後は、メモリ・セルが周期的にリフレツシユされ
る間、ノードＰの電圧は徐々に減少される。ま
た、各リフレツシユ周期の間、ノードＰにおける
電位変化が十分小さい限り、データは妨げられる
ことはない。ノードＰの電圧がV_DDに戻されると
き、装置は通常の動作の準備ができている。

ストーレツジ・ノード１０の電圧が２進ビツト
の“１”を表わす高い値にあるときにのみ、不揮
発性書込み動作、即ち電荷転送が起こるので、第
２キヤパシタＣ２は、第１キヤパシタＣ１よりも
非常に大きなキヤパシタンスを有するべきであ
る。この配置により、ストーレツジ・ノード１０
に現われる電圧の大部分が、確実に、フローテイ
ング・ゲートFGを容量的に結合される。結果と
して、２進ビツトの“１”と“０”とを容易に区
別し得る大きな差電圧が提供される。不揮発性書
込み動作の間におけるノード１０の電位の実質的
な変化を避けるため、キヤパシタンスC_sは、Ｃ１
よりもずつと大きくあるべきである。

本発明が先行技術よりも優れている主な点は、
フローテイング・ゲートFET３を含むことであ
る。フローテイング・ゲートFETは、ストーレ
ツジ・ノードで十分な電圧振幅を生じる、Ｃ２の
ブーステイング効果（boosting effect）を利用
するように提供される。例えば、前記の米国特許
出願通し番号第192579号では、このブーステイン
グ効果は、装置の動作に有害であつた。本発明の
装置では、それは、良い利点を生じるべく用いら
れている。フローテイング・ゲートFET３の付
加のために、構造体の設計においてより大きな密
度が達成され得る。この付加により、キヤパシタ
Ｃ２のサイズは４分の１に縮小され得る。

本発明の回路即ちセルの実施例が、第２図の断
面図に示されている。Ｐ型のシリコン基板１８
は、ストーレツジ・ノード１０を形成するＮ＋拡
散領域、スイツチング・ノード４、並びにビツト
線を形成するＮ＋拡散領域２０を有している。フ
ローテイング・ゲートFGは、第２キヤパシタＣ
２を形成する、好ましくは二酸化シリコンより成
る薄い絶縁層２２により、ストーレツジ・ノード
１０から分離されている。第１キヤパシタＣ１
は、フローテイング・ゲートFG、並びに制御端
子Ｐに接続されているキヤパシタ電極２４により
形成される。二酸化シリコン層３２により分離さ
れた、第１及び第２のシリコン豊富な二酸化シリ
コン層２８及び３０を含む２重構造の電子注入構
造体２６（DEIS）は、フローテイング・ゲート
FGと制御ゲート２４との間に設けられる。スト
ーレツジ・キヤパシタC_sは、キヤパシタ電極１
２、ストーレツジ・ノード１０、並びに二酸化シ
リコン層２３により形成される。スイツチング装
置即ちトランジスタ１４は、ゲート電極３４によ
り形成される。このゲート電極は、ビツト／セン
ス線の拡散領域２０とノード４との間に設けら
れ、そしてシリコン基板１８の表面から二酸化シ
リコン層２５により分離されている。ゲート電極
３４は、ワード線端子WLに接続されている。フ
ローテイング・ゲートFGは、キヤパシタＣ２を
形成するために、ストーレツジ・ノード１０の上
に伸びている。フローテイング・ゲートFET３
は、ノード４と１０との間の基板領域中に形成さ
れる。

第３図は、第１図及び第２図に示されたタイプ
の不揮発性メモリ・セルの２×２アレイを示して
いる。この図では、第１図及び第２図と類似する
成分は、同じ参照記号により示されている。アレ
イは、第１及び第２のセルＡ１及びＡ２が接続さ
れている第１のワード線WL１、並びに第３及び
第４のセルＢ１及びＢ２が接続されている第２の
ワード線WL２を含む。第１及び第３のセルＡ１
及びＢ１は、第１ビツト線BL１に接続され、そ
して第２及び第４のセルＡ２及びＢ２は、第２ビ
ツト線BL２に接続されている。第１及び第２の
ワード線WL１及びWL２は、通常の回路を使用
しても良い、ワード線デコーダ及びドライバの回
路３６に接続されている。そして、第１及び第２
のビツト線BL１及びBL２は、また通常の回路を
使用しても良い、ビツト線のデコーダ、プリチヤ
ージ並びにセンス・アンプの回路３８に接続され
ている。制御端子即ち線Ｐは、公知のタイプでも
良い、不揮発性の書込み及び消去の回路４０に接
続されている。

第１図及び第２図に示されている不揮発性メモ
リ・セル、並びに第３図に示されているシステム
の動作をより良く理解するために、第４図に示さ
れたパルス・プログラムが参照される。第４図で
は、電圧V_DD並びに−3Vの基板バイアス電圧が仮
定された。その他の便利な電圧レベルもまた、使
用され得る。例えば、第３図のセルＡ１のような
示された不揮発性のメモリ・セルの通常の動作の
間では、セルは、第１ビツト線BL１並びに第１
ワード線WL１に結合された通常のワン・デバイ
ス・ストーレツジ回路として働らく。そして、電
圧は、時間ｔ１とｔ２との間における第４図に示
されたものであつても良い。例えば、＋５ボルト
の大きさを有する定電圧が、端子Ｐに印加され
る。ストアされる２進ビツトの“０”に対して
は、ストーレツジ・ノード１０の電圧は、例えば
０ボルトであり、それで、フローテイング・ゲー
トFGの電圧は、ほぼ3.5ボルトになる。ストアさ
れる２進ビツトの“１”に対しては、ストーレツ
ジ・ノード１０は、好ましくは、例示のために＋
５ボルトであるを良い。フローテイング・ゲート
FGの電位は、キヤパシタＣ２による容量性結合
によつて3.5Vから約8.5Vまでブーストされる。
このブースト機構は、装置の動作にとつて臨界的
である。なぜなら、“１”がセルに書込まれると
きに、ストーレツジ・ノードが5Vまで充電され
るようにするブースト機構だからである。第４図
に示されているように、ビツト／センス線BLに
印加される電圧V_BL、ストーレツジ・ノード１０
に生じる電圧V₁₀、フローテイング・ゲートFG
に生じる電圧V_FG、並びに２重構造の電子注入構
造体即ちキヤパシタＣ１間に生じる電圧V_FG−V_P
がストアされる２進ビツト“１”に対しては実線
で、そしてストアされる２進ビツト“０”に対し
ては破線で示されている。

電力のないことが検出されると、制御ゲート２
４の電圧は、第４図において時間ｔ２に示されて
いるように、5Vから−3V（基板バイアス電圧）
まで減少される。Ｃ１がＣ２及びC_sよりもずつと
小さいので、フローテイング・ゲートFG及びス
トーレツジ・ノード１０の電位は、実質的に変化
しない。Ｃ１間の電圧は、２進ビツト“１”をス
トアするセルについては、12Vになり、そしてフ
ローテイング・ゲートFGから制御ゲート２４へ
の電流の放電を行なうのに十分である。この結
果、フローテイング・ゲートFGの正の電荷が放
電される。２進ビツトの“０”をストアする場合
には、C1間の電圧が２重構造の電子注入構造体
２６のターン・オン電圧以下であるので、この電
圧は、フローテイング・ゲートFGの電荷を実質
的に変化させるのに設計的には十分でない7Vに
しかならないことになる。

時間ｔ３及びｔ４の間では、全ての印加電圧は
0Vになる。ストーレツジ・ノード１０の電位も
また、漏れ電流により0Vに戻されることになる。
Ｃ１間の電圧は4V以下であり、従つて、フロー
テイング・ゲートFGの電位（２進ビツト“０”
がストアされたセルについては3.5V、そして２
進ビツト“１”がストアされたセルについては
0.5V）は、非常に長い時間の間、維持されるこ
とになる。

電力が時間ｔ４で再びターン・オン即ち回復さ
れると、制御ゲートは、再び5Vにバイアスされ
る。電力が下がる前にストアされたデータを検索
するために、“０”を書込む通常の方法が時間ｔ
５及びｔ６の間に実行され、ノード４及びノード
１０の電位が接地電位にセツトされる。しかしな
がら、“１”がストアされるセルについては、フ
ローテイング・ゲートFET３が非導電状態にな
るので、ノード１０は絶縁される。時間ｔ７及び
ｔ９の間に、セルは、通常の方法により読取られ
る。フローテイング・ゲートFET３が導電状態
のとき、ビツト線BL（5Vに充電されている）と
ストーレツジ・ノード１０（接地電位にある）と
の間の電荷の分配は、結果としてビツト線BLの
電圧降下を生じることになる。従つて、通常のダ
イナミツク・ワン・デバイスFET RAM動作に
おけるように、基準セルにより提供される基準信
号に対しては、負の差信号が提供されることにな
る。時間ｔ８では、ビツト線を接地電位まで引き
下げ、そしてストーレツジ・ノード１０の電位を
０にするために、センス・アンプが付勢される。
この場合には、“０”が読取られる。電力が下が
る前に“１”がストアされたセルについてはフロ
ーテイング・ゲートFET３が非導電状態に放電
されているので、BLの電位はV_DDに維持される
ことになり、結果として、基準信号に対しては正
の差信号を生じる。センス・アンプが付勢される
ときは、この正の差信号により、BLはV_DDに維
持される。この場合、“１”が読取られる。それ
故に、電力が下がる前にストアされたデータは検
索され得る。

電力が下がる前に“１”がストアされ、そして
フローテイング・ゲートFET３が非導電状態に
放電された場合には、通常の動作に対して、フロ
ーテイング・ゲートFET３を導電状態にリセツ
トすることが必要である。一時的なストーレツジ
の必要を避けるために、リセツト動作は、メモ
リ・セルにストアされた情報を乱してはならな
い。ノードＰの電位が上昇すると、Ｃ１間の電圧
は減少する。時間ｔ１０では、Ｃ１間の電圧は、
制御ゲート２４からフローテイング・ゲートFG
への電荷の流れ、並びにFGを1.5Vに充電するこ
とを生じるのに十分である。時間ｔ１１では、フ
ローテイング・ゲートFGは、2.5Vまで充電され
そしてフローテイング・ゲートFET３は、もは
や導電状態になる。ワード線WLが時間ｔ１２で
付勢されるときは、ストーレツジ・ノード１０
は、2.5Vまで充電されることになり、一方、フ
ローテイング・ゲートFGは、ほぼ5Vまでブース
トされる。

しかしながら、フローテイング・ゲートFGの
ブースト・アツプのために、V_Pがｔ１３で再び
増加するときは、Ｃ１間の電圧は時間ｔ１０及び
ｔ１１におけるＣ１間の電圧よりも小さくなり、
その結果、電流を増加することは生じない。この
問題を解決するために、通常のリフレツシユ動作
が変更された。時間ｔ１４におけるセンス・アン
プの付勢後に、センス・アンプは、BLから分離
され、そしてBLは、時間ｔ１５で接地電位に接
続される。BLが接地電位に放電されるとき、ス
トーレツジ・ノード１０は、時間ｔ１６で接地電
位に放電されることになり、従つてフローテイン
グ・ゲートFGの電圧のブーストを排除すること
になる。時間ｔ１６では、Ｃ１間の電圧は、フロ
ーテイング・ゲートを初期条件に充電するのに十
分となる。時間ｔ１７では、BLは、センス・ア
ンプ回路に接続される。

“１”がセンス・アンプにラツチされる場合に
は、BLは5Vまで充電されることになり、従つ
て、ストーレツジ・ノード１０は、5Vまで充電
されることになり、フローテイング・ゲートFG
は、8.5Vまでブーストされる。それから、時間
ｔ１８において、制御ゲート・バイアスV_Pが
徐々に5Vまで減少し、装置は、通常動作の準備
ができている。

以上示したように、第３図のシステムにおける
各セルＡ１，Ａ２，Ｂ１及びＢ２は、第４図に示
された例示のパルス・プログラムに従つて、動作
され得る。また、セルＡ１は、ワード線WL１及
びビツト／センス線BL１を選択することにより
動作し、セルＡ２は、ワード線WL１及びビツ
ト／センス線BL２を選択することにより動作し、
セルＢ１は、ワード線WL２及びビツト／センス
線BL１を選択することにより動作し、セルＢ２
は、ワード線WL２及びビツト／センス線BL２
を選択することにより動作する。電圧V_Pは、オ
ン・チツプで即ち本発明のメモリを用いるシステ
ムにより提供されると良い、不揮発性の書込み及
び消去の回路４０で発生され、そして全てのセル
Ａ１，Ａ２，Ｂ１及びＢ２に共通である制御端子
Ｐに印加される。

通常のワン・デバイス・ダイナミツク揮発性メ
モリに関し、スイツチング装置１４とストーレツ
ジ・ノード１０との間にフローテイング・ゲート
FET３を設ける他の実施例が、第５図に示され
ている。

このセルは、ストーレツジ・キヤパシタC_s、並
びに好ましくは電界効果トランジスタであると良
いスイツチング装置１４により相互接続されるビ
ツト線BLを含む。電圧V_Pが、キヤパシタ電極２
４、即ち直列に接続された第１及び第２のキヤパ
シタＣ１及びＣ２を有する制御ゲート電圧分割回
路１６に接続された端子Ｐに印加される。

フローテイング・ゲートFET３は、ノード４
とストーレツジ・ノード１０との間に設けられ
る。ストーレツジ・キヤパシタC_sの上部電極は、
電源電圧V_DD又は接地電位にバイアスされている
端子Ａに接続される。

一搬的には存在する寄生容量（C_P1）及び
（C_P2）が、半導体基板とストーレツジ・ノード１
０及びスイツチング・ノード４との間に位置する
ように示されている。第２のキヤパシタＣ２は好
ましくは先に引用したIEEE Electron Device
Lettersの論文に述べられているタイプの２重構
造の電子注入構造体であると良い。

第５図のセルの通常の動作では、フローテイン
グ・ゲートFET３は導電状態であり、従つて、
ノード４及びストーレツジ・ノード１０は接続さ
れている。ストーレツジ・キヤパシタC_s、ビツト
線BL並びにスイツチング装置１４は、揮発性の
ダイナミツク・ワン・デバイス・メモリ・セルと
して機能する。電力のないことが検出されると
き、データは、最初に通常の方法で読取られる。
センス・アンプは、ダイナミツクRAMにストア
されているデータに従つて、ビツト線を高く
（5V）又はほぼ接地電位に保つことになる。スイ
ツチ１４が接続されているときに、高い正の電圧
が制御ゲート２４に印加される。このパルスの結
果、第２のキヤパシタＣ２間に電圧が現われ、も
しストーレツジ・ノード１０の電圧が、２進ビツ
トの“０”を表わす0Vであるなら、キヤパシタ
Ｃ２間の電圧は、フローテイング・ゲートFGを
負の方へ充電するのに十分な大きさである。他
方、もしストーレツジ・ノード１０の電圧が２進
ビツトの“１”を表わす5Vであるなら、電荷の
転送は何も起こらない。このように、ノード１０
からのデータは、フローテイング・ゲートFGに
不揮発性モードでストアされる。

フローテイング・ゲートFGからデータを検索
するために、制御ゲート２４は、V_DDにバイアス
される。それから、ノード４及び１０の電位を接
地電位にセツトするため、“０”を書込む通常の
方法が実行される。しかしながら、ノード１０
は、フローテイング・ゲートFET３が導電して
いるときのみ、接地電位にセツトされ得る。それ
から、ワン・デバイス・ダイナミツクRAMの通
常の手段で、セルは読取られる。フローテイン
グ・ゲートFET３が導電しているときに、“０”
が読取られることになる。フローテイング・ゲー
トが不揮発性書込みの間に負に充電されるとき、
フローテイング・ゲートFETは非導電状態にな
り、そして“１”が読取られることになる。電力
が下がる前にストアされた初期データの補数が読
取られる。簡単な反転回路が、初期データを検索
するためにデータを反転するのに用いられ得る。

通常の動作の間に、フローテイング・ゲート
FET３は、導電状態へリセツトされる必要があ
る。フローテイング・ゲートFET３をリセツト
するために、データが最初に通常の方法で読取ら
れる。センス・アンプ（図示せず）の付勢後、
BLはセンス・アンプから分離され、そしてV_DD
に充電される。スイツチ１４が接続されていると
き、基板バイアスが制御ゲートに印加される。こ
のパルスの結果として、電圧が第２のキヤパシタ
Ｃ２間に現われる。その電圧は、Ｃ２を通る電荷
の流れを生じ、そしてフローテイング・ゲート
FGをその初期の充電状態に充電することを生じ
るのに十分な大きさである。それから、端子Ｐへ
印加される電圧がV_DDに戻される。次にBLは、
初期データをメモリ・セルに書込むために、セン
ス・アンプにストアされたデータを反転する回路
に接続される。ワード線（図示せず）が接地電位
に戻るとき、メモリ・セルは、通常の動作の準備
ができている。

不揮発性書込み動作、即ち電荷転送は、ノード
４の電圧が２進情報の“０”ビツトを表わす接地
電位にあるときにのみ起こるので、第１のキヤパ
シタＣ１は、第２のキヤパシタＣ２よりも非常に
大きなキヤパシタンスを有するべきである。この
配置により、ノード４に現われる電圧の大部分は
確実にＣ２間に存在する。この結果、２進ビツト
の“１”と“０”とを容易に区別し得る大きな差
電圧が提供される。

先行技術（特に前記の米国特許出願通し番号第
219285号）に対する本発明の利点は、ノード４が
記憶手順の間にビツト線に接続されることであ
る。従つて、フローテイング・ゲートFGにおい
て結果として生じる電圧差は、２進ビツトの
“０”又は通常V_DDに等しい２進ビツトの“１”
についてのビツト線の電圧差と同じ位に大きくな
る。それ故に、データ検索動作の際、若しくはそ
の間には、ストーレツジ・ノード１０の信号は、
電圧振幅V_DDに等しい。

本発明のセルの他の実施例が、第６図に断面の
形で示されている。Ｐ型のシリコン基板１８は、
ストーレツジ・ノード１０を形成するＮ＋拡散領
域、並びに端子BLに接続されたビツト線を形成
するＮ＋拡散領域２０を有する。フローテイン
グ・ゲートFGは、好ましくはフローテイング・
ゲートFET３を形成する二酸化シリコンより成
る薄い絶縁層２２により、基板１８から分離され
ている。キヤパシタＣ１は、フローテイング・ゲ
ートFG並びに制御端子Ｐに接続されたキヤパシ
タ電極２４により形成される。

フローテイング・ゲートFGは、ノード４のＮ
＋拡散領域の上に伸びて、二酸化シリコン層３２
により分離された、第１及び第２のシリコンの豊
富な二酸化シリコン層２８及び３０を含んでいる
２重構造の電子注入構造体２６を有するキヤパシ
タＣ２を形成している。ストーレツジ・キヤパシ
タC_sは、キヤパシタ電極１２、ストーレツジ・ノ
ード１０並びに二酸化シリコン層２３により形成
される。スイツチング装置即ちトランジスタ１４
は、ビツト／センス線の拡散領域２０とノード４
との間に設けられそして二酸化シリコン層２５に
よりシリコン基板１８の表面から分離されている
ゲート電極３４により形成される。ゲート電極３
４は、ワード線端子WLに接続されている。

第７図は、第５図及び第６図に示されたタイプ
の不揮発性メモリ・セルの２×２アレイを示して
いる。この図では、第５図及び第６図と類似する
成分は、同じ参照記号により示されている。アレ
イは、第１及び第２のセルＡ１及びＡ２が接続さ
れた第１のワード線WL１、並びに第３及び第４
のセルＢ１及びＢ２が接続された第２のワード線
WL２を含む。第１及び第３のセルＡ１及びＢ１
は、第１のビツト線BL１に接続され、第２及び
第４のセルＡ２及びＢ２は、第２のビツト線BL
２に接続されている。第１及び第２のワード線
WL１及びWL２は、通常の回路を使用しても良
い、ワード線のデコーダ及びドライバの回路３６
に接線され、第１及び第２のビツト線BL１及び
BL２は、また通常の回路を使用しても良い、ビ
ツト線のデコーダ、プリチヤージ及びセンス・ア
ンプの回路３８に接続される。制御線Ｐ１及びＰ
２は、公知のタイプでも良い、不揮発性の書込み
及び消去の回路４０に接続される。

第５図及び第６図に示された不揮発性メモリ・
セル、並びに第７図に示されたシステムの動作を
より良く理解するために、第８図に示された例示
のパルス・プログラムが参照される。第８図で
は、5Vの電源電圧V_DD及び−3Vの基板バイアス
電圧が仮定された。その他の便利な電圧レベルも
また、用いられ得る。例えば、第７図のセルＡ１
のように示された不揮発性メモリ・セルの通常の
動作においては、セルは、第１のビツト線BL₁及
び第１のワード線WL１に結合された通常のワ
ン・デバイス・ストーレツジ回路として機能し、
そしてそれらの電圧は、時間ｔ１とｔ２の間で第
８図に示されているものであつても良い。この時
間の間、端子Ｐには、例えば＋5Vの振幅を有す
る定電圧が印加される。ストアされる２進ビツト
の“０”については、ストーレツジ・ノード・ノ
ード１０の電圧は、0Vであり、ストアされる２
進ビツトの“１”については、ストーレツジ・ノ
ード１０の電圧は5Vである。フローテイング・
ゲートの電圧は、約7Vである。電力のないこと
が時間ｔ２で検出されるときは、データが最初に
通常の方法で読取られる。ストアされたデータに
応じて、センス・アンプは、ビツト線を高く
（5V）又はほぼ接線電位に維持することになる。
スイツチ１４が接続されているときは、時間ｔ３
で高い正の電圧が制御ゲート２４に印加される。
制御ゲート２４におけるこの電位変化がフローテ
イング・ゲートに結合されることになり、その結
果として、キヤパシタＣ２間で電圧が下がること
になる。Ｃ２間の電圧は、２進ビツトが“０”の
セルについては、14Vとなり、フローテイング・
ゲートFGからＮ＋拡散ノード４まで電流を放電
させるのに十分である。この結果、フローテイン
グ・ゲートFGの正の電荷は放電されることにな
る。２進ビツトの“１”をストアされているセル
の場合には、Ｃ２間の電圧は、9Vに過ぎないこ
とになる。この電圧は、２重構造の電子注入構造
体２６のその時のターン・オン電圧以下であるの
で、フローテイング・ゲートFGの電荷を実質的
に変えるのに不十分であるように設計されたもの
である。

時間ｔ４とｔ５の間では、全ての印加電圧は、
0Vである。ストーレツジ・ノード４及び１０の
電位もまた、漏れ電流により0Vに戻されること
になる。Ｃ２間の電圧は4Vより小さいので、フ
ローテイング・ゲートFGの電位（２進ビツトの
“０”がストアされるセルについては−3Vであ
り、２進ビツトの“１”がストアされるセルにつ
いては＋1Vである）は、非常に長い時間の間、
維持されることになる。

時間ｔ５で電力が再びターン・オン即ち回復さ
れるときは、制御ゲートは、再び6Vにバイアス
される。電力が下がる前にストアされたデータを
検索するために、“０”を出書込む通常の方法が
実行され、ノード４及びノード１０の電位が接地
電位にセツトされる。しかしながら、“０”がス
トアされているセルについては、フローテイン
グ・ゲートFET３が非導電状態にあるので、ノ
ード１０は絶縁される。時間ｔ６とｔ７の間に、
セルは、ワン・デバイスFETダイナミツクRAM
の通常の方法により読取られる。フローテイン
グ・ゲートFET３が導電状態のとき、ビツト線
BL（V_DDに充電されている）とストーレツジ・ノ
ード１０（接地電位にある）との間の電荷の分配
が、結果としてビツト線BLの電圧降下を生じる
ことになり、それで、基準セルにより提供される
基準信号に対して負の差信号を提供することにな
る。時間ｔ７では、センス・アンプが付勢され、
ビツト線を接地電位まで引き下げ、そしてストー
レツジ・ノード１０の電位を０に再書込み即ち復
元することになる。この場合には、“０”が読出
される。電力が下がる前に“０”がストアされて
いたセルについては、フローテイング・ゲート
FET３は、非導電状態に放電されている。従つ
て、ビツト線の電位はV_DDに維持されることにな
り、この結果、基準信号に対して正の差信号を生
じることになる。センス・アンプが再び付勢され
るときには、この正の差信号は、ビツト線がV_DD
に保持されるようにする。ここの場合には、“１”
が読出される。それ故に、電力が下がる前にスト
アされたデータは、読出し信号を反転することに
より検索され得る。

電力が下がる前に“０”がストアされ、そして
フローテイング・ゲートFET３が非導電状態に
放電されている場合には、通常の動作では、フロ
ーテイング・ゲートFET３を導電状態にリセツ
トする必要がある。リセツト動作は、メモリ・セ
ルにストアされた情報を破壊することになる。そ
れ故に、時間ｔ７でのセンス・アンプの付勢の後
に、ビツト線はセンス・アンプから分離され、そ
して読出し信号はセンス・アンプにストアされ
る。時間ｔ８では、ビツト線BLは、5Vまで充電
され、一方、制御ゲート２４は、−3Vにバイアス
される。電力が下がる書込み動作においてフロー
テイング・ゲートFGが放電されている場合には、
Ｃ２間の電圧は、−11Vになるであろう。この電
圧は、設計的には、Ｎ＋拡散ノード４からフロー
テイング・ゲートFGへ電流を導通させるのに十
分に大きいので、フローテイング・ゲートFGを
その初期充電状態に充電することになる。時間ｔ
９では、ビツト線は、データをメモリ・セルに復
元するために、センス・アンプにストアされたデ
ータを反転する回路に接続される。時間ｔ１０で
は、ワード線は接地電位に戻され、そしてメモ
リ・セルは通常の動作の準備ができている。

以上示したように、第７図に示されたシステム
の各セルＡ１，Ａ２，Ｂ１及びＢ２は、第８図に
示された例示のパルス・プログラムによつて動作
され得るものである。また示したように、セルＡ
１は、ワード線WL１及びビツト／センス線BL
１を選択することにより動作し、一方、セルＡ２
は、ワード線WL１及びビツト／センス線BL２
を選択することにより動作し、セルＢ１は、ワー
ド線WL２及びビツト／センス線BL１を選択す
ることにより動作し、セルＢ２は、ワード線WL
２及びビツト／センス線BL２を選択することに
より動作する。電圧V_Pは、それ自身のデコーダ
及びドライバの回路を有している不揮発性の書込
み及び消去の回路において、発生される。それ
で、励起されたワード線に沿つたそれらのセルの
みが、書込みパルスを印加される。このように、
その他のワード線に沿つたセルは影響されない。

アレイ中の全てのメモリ・セルについて共通の
制御端子Ｐを用いることもまた可能である。電力
のない書込み動作の間では、制御ゲート電圧V_P
は、セルが周期的にリフレツシユされる間徐々に
増加される。各リフレツシユ周期の間、ノードＰ
の電位変化が十分に小さい限り、データは乱され
ることはない。

しかしながら、アレイのデータは一つの列のセ
ンス・アンプにストアされ得ないので、フローテ
イング・ゲートFETが述べたように導電状態に
リセツトされつつあるときには、データを一時的
に記憶することが必要である。

【図面の簡単な説明】

第１図は、本発明の不揮発性メモリ・セルの回
路図である。第２図は、第１図に示された回路の
実施例の断面図である。第３図は、各セルが第２
図に示されたタイプのものであることもあるアレ
イを有する、本発明のメモリ・システムを示す。
第４．１図乃至第４．４図は、第２図のセル及び
第３図に示されたシステムを動作させるのに用い
られる例示的なパルス・プログラムである。第５
図乃至第７図並びに第８．１図及び第８．２図
は、本発明の他の実施例についての、回路図、断
面図、メモリ・システム並びにパルス・プログラ
ムである。第９図は、先行技術の不揮発性メモ
リ・セルの回路図である。 ３……フローテイング・ゲートFET、４……
スイツチング・ノード、１０……ストーレツジ・
ノード、１２……ストーレツジ・キヤパシタの上
部電極、１４……スイツチング装置、１６……電
圧分割回路、２４……制御ゲート。

Claims (1)

【特許請求の範囲】
1. １ ストーレツジ・ノード及び電極を有するスト
   ーレツジ・キヤパシタと、前記電極へ定電圧を印
   加する手段と、制御電極と、スイツチング・ノー
   ドと、直列接続された第１及び第２のキヤパシタ
   並びに前記第１及び第２のキヤパシタ間に接続さ
   れたフローテイング・ゲートを有する電圧分割回
   路であつて一端が前記制御電極に接続されたもの
   と、ビツト線と、前記スイツチング・ノード及び
   前記ビツト線間に設けられたスイツチング装置
   と、前記ストーレツジ・ノード及び前記スイツチ
   ング・ノード間に設けられたフローテイング・ゲ
   ート電界効果トランジスタであつて前記フローテ
   イング・ゲートにより制御されるものと、を含
   み、前記電圧分割回路の他端が前記ストーレツ
   ジ・ノード及び前記スイツチング・ノードの一方
   に接続されているメモリ・セル。