JPS6180866A - 不揮発性半導体メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は電気的に消去可能なプログラム可能読取り専用
メモＩＪ（ＥＥＰＲ，ＯＭ）に関する。

Ｂ、開示の概要 不揮発性のメモリ・セルは電子住人のための２つの異な
る領域を有し、これにより、消去サイクルを介在させる
ことなく、前に記憶したデータに対して直接重ね書きを
行なうことができるっフローティング・ゲー）ＦＥＴは
そのフローティング・ゲート上に配置された２つのプロ
グラミング・ゲートを有する。各プログラミング・ゲー
トは２重電子圧入構造（ＤＥＩＳ）の層とポリンリコ／
電極とを有する。”　ｏ　”の書込みのとき、一方のプ
ログラミング−ゲートがフローティング・ゲートから電
荷を除去する。ｔｌ　１１１の書込みのときけ、他方の
プログラミング・ゲートがフローティング・ゲートに電
荷を注入する。上記の電荷の転送は、前に記憶されてい
た論理状態と書込まれるべき論理状態とが同じ場合は生
じない。

Ｃ８従来の技術 不揮発性のフローティング・ゲートＭＯＳメモリは周知
である。このようなメモリにおいて、ＦＥＴの導電状態
はフローティング・ゲートの重圧によって決められる。

この電圧は、半導体基板に形成された空乏領域からゲー
ト絶縁層を介してゲート電極へ電子をトンネル注入ある
いはアバランフ工注入することによって設定される。初
期の頃は、この予め設定した論理状態は紫外光照射のよ
うな方法で蓄積電荷を除去（すなわち、消去）すること
でしか変えることができなかった。

最近は、フローティング・ゲート電圧の消去および再設
定を容易にするいくつかの設計が提案されている。例え
ば、米国特許第４．１１９９９５号はフローティング・
ゲートの上に別々のプログラミング・ゲートと消去ゲー
トを配置してフローティング・ゲートを制御するように
した構成を示している。フローティング・ゲートの電圧
はプログラミング・ゲートの制御によって設定され、フ
ローティング・ゲートの電荷はフローティング・ゲート
から消去ゲートへ電子を流すことによって消去される。

フローティング・ゲートの消去およびプロゲラミンクの
両方を行々うのにフローティング・ゲートと１つ以上の
制御ゲートとの間の電荷転送を利用した他の設計も提案
されている。この方式は基板領域以外の構造体からの電
子注入によってフローティング・ゲートの電圧を設定子
る。例えば、アプライド・フイジクス・レターズ（Ａｐ
ｐｌｉｅｓＰｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ）　、　Ｖ
ｏｌ、３１、Ｎｏ、７．１９７７年ｌＯ号、第４７５〜
４７６頁、リー（Ｌｅ　ｅ　）による°′フローティン
グ・ゲート開Ｏ８不揮発性メモリへの新しい方策（Ａ　
Ｎｅｗ　Ａｐｐｒｏａｃｈｆｏｒ　　　ｔｈｅ　　Ｆｌ
ｏａｔｉｎｇ−Ｇａｔｅ　　ＭＯ８Ｎｏｎｖ。ｌａｔ　
ｉ　ｌｅ　Ｍｅｍｏｒｙ　）　”と題する論文は、　　
　　　　１酸化物層によってフローティング・ゲートか
ら分離した１つの制御ゲートを用いる構造を示している
。書込み時に制御ゲートを正にバイアスすると、フロー
ティング・ゲートから制御ゲートへ電子が流れる。この
電子の流れは基板からフローティング・ゲートへの電子
の流れよりも大きいから、フローティング・ゲートは正
電荷を蓄積する。消去時に制御ゲートを負にバイアスす
ると、フローティング・ゲートは負電荷を蓄積する。ま
た、米国特許第４０９９１９６号、同第４２７４０１２
号、同第４３００２１２号、および同第４３１４２６５
号は、フローティング・ゲートの下にプログラミング・
ゲートを配置；７フローテイ／グ・ゲートの上に消去ゲ
ートを配置した消去可能なＰＰ０Ｍを開示し７ている。

電荷の注入を高めるのに用いられている１つの方法は、
いわゆる２重電子注入構造（ＤＥＩＳ）であり、これは
上下表面に過剰の／リコノ結晶を有する５ｉ０２層を用
いるものであり、この構造は特公昭５５−４４４６８号
公報に示されている。

ＤＥＴＳ層は一般に、通常の５ＩＯ２層の形成の前後に
過剰のシリコン結晶の成長を誘起するように化学気相付
着プロセスを行なうことによって形成される。特開昭５
７−１２４８８号公報は１つの制御ゲートを用いてＤＥ
Ｉ８Ｇを介してフローティング・ゲートへ電子を注入す
る構造を示している。

Ｄ９発明が解決しようとする問題点 本発明の目的は、記憶されている現存データを最初に消
去することなくメモリ・セルにデータを書込むことがで
きるようなメモリ・セルを提供することである。

他の目的は、比較的簡栄な設計で且つ最小限の支持回路
しか必要としないＥ　Ｅ　Ｐ　Ｒ，ＯＭを提供すること
である。

Ｅ１問題点を解決するための手段 本発明の目的は、複数の拡散領域を有する半導体基板と
、基板から絶縁されたフローティング・ゲートと、フロ
ーティング・ゲートの上に配置された１対のプログラミ
ング・ゲートとを含むメモリ・セルによって実現される
っ各プログラミング・ゲートはポリシリコン層で覆われ
たＤＥＩＳ物質＠物質中る。第１の２進論理状態をメモ
リ・セルに書込むとたけ、フローティング・ゲートから
一方のプログラミング・ゲートへ電子が流れる。

第２の２進論理状態をメモリ・セルに書込むときけ、他
方のプログラミング・ゲートからフローティング・ゲー
トへ電子が注入される。ＤＥＩＳ層の特性により、この
電荷の転送は書込まれるべき論理状態がメモリ・セルに
そのとき記憶されている論理状態と同じ場合は生じない
。本し書込まれるべき論理状態がそのと＾記憶されてい
る論理状態と反対庁らば、付加的ステップ々しに、すな
わち、新しい論理状態を書込む前に占い論理状態を消去
する必要りしに、その論理状態が書込まれる。

Ｆ、実施例 第１図は本発明のメモリ・セル構造を示１−でいる。Ｐ
型基板１０け普通の注入技術によって形成されたＮ型拡
散領域１２．１４．１６．．１８を有する。

これらの導電型は逆にすることもできるっＮ型拡散領域
１４．１８はそれぞれ、フローティング・ゲート電極２
２を有するＦＥＴのソース領域およびドレイン領域であ
る。拡散領域１６はフローティング・ゲート２２の下側
に延びたソース領域１４の延長部であり、拡散領域１６
．１８けフローティング・ゲー）ＦＥＴのチャネル領域
を定める。

ソース・ノードは拡散領域１４．１６が互いに接する所
につくられる。拡散領域１２は外部データ源からデータ
信号を受取る拡散されたビット線である。

基板１０け絶縁層２０によって覆われる。任意の種類の
絶縁体（例えば８ｉ０２）を使用１．つる。

絶縁層２０は次に第１のポリ７リコン層によって覆われ
、ポリシリコン層はフローティング・ゲート電極２２お
よびワード線電極２４を形成中るように普通の技術を用
いてエッチされる。ワード線型よ。４４拡散領域、２．
１４と共よヮー、、線ＦＩＥＴ装置を形成する。

次にフローティング・ゲート２２の上に、前に述べた技
術を用いてＤＥＩＳ物質の層２８が形成され、その上に
第２のポリシリコン層が付着される。第２のポリシリコ
ン層およびＤＥ　Ｉ　Ｓｌｉは普通の技術を用いてエッ
チされ、これにより第１および第２のプログラミング・
ゲートＰＧ１、ＰＯ２が形成される。第１のプログラミ
ング・ゲートＰＧｌはエッチされたＤＥＩ８％の第１の
領域２８Ａおよびこの上の第２のポリシリコン層の第１
の領域３０を有し、第２のプログラミング・ゲー１−Ｐ
Ｇ２けエッチされたＤＥＩＳＩｉＮの第２の領域２８Ｂ
およびこの上の第２のポリンリコ／１ｇｉの第２の領域
３２を有する。第１図では２つのポリシリコン領域３０
．３２が同じ面積をもつように示されているが、実際に
は領域３０の方が領域３２よりもずっと大きい。この寸
法の差は後に詳し７く述べるよう［ＰＧｌおよびＰＯ２
にそれぞれ異なったキャパシタンスヲ与よる。

メモリ・セルの動作を説明する前に、ＤＥＩＳ層の特性
についてレビューする。ＤＥＩＳ層においては、内側の
ＳｉＯ□よりも表面の方が電子の流れを促進する特性が
あるため、ＤＥ　Ｉ　８％の各表面は固有のダイオード
特性を有する。ＤＥ　Ｉ　８１％のそれぞれの表面は異
たった向きに電子の流れを促進するから、層全体は第２
Ａ図に示すように、２個のダイオードを背中合わせに接
続した形に対応する電気的特性を有する。第２Ｂ図に示
すように、ＤＥＩＳ層は略±１ｏＶでこれらのダイオー
ドが導通を開始するようにつくられるのが好ましい。本
発明でけ、ＤＥＩＳ物質の使用が好ましいが、上記の特
性を与えるものであれば任意の電荷注入材を使用しうる
。

次に第３図を参照して本発明の詳細な説明する。

第３図は第１図のメモリ・セルの導価回路である。

ＣＰＧｌはポリノリコン領域３０とフローティング・ゲ
ート２２の間のＤＥＩＳ領域２８Ａによって形成される
キャパシタンス”ＰＯ２”ポリノリコン領域３２とフロ
ーティング・ゲート２２の間のＤＥＩＳ領域２８Ｂによ
って形成されるキャパシタンス、ＣＦＧＮはフローティ
ング・ゲート２２とＮ＋拡散領域１６の間の絶縁層２０
によって形成されるキャパシタンス、ＣＩはドレイン領
域１８とＮ十拡散領域１６が共に高電位（＋５Ｖ）にあ
るときキャバノタＣＦＧＮと基板ＩＯの間に発生する反
転キャパシタンスである。Ｓｌはワード線ＦＥＴ装置を
表わし、これはワード線電極の電圧ＶｗＬが＋５ｖのと
き電圧ＶＢＬ　（ピッ、ト線電圧）を基板へ結合する。

Ｓ２はフローティング・ゲートＦＥＴそれ自体を表わし
、これはフローティング・ゲートの電圧が　値ＶＴより
も大きいかまたはプログラミング・ゲートの電圧ＶＰＧ
１がｖＤＤ（＝＋ＳＶ）よりも大きいときドレインを基
板へ接続する。簡明化のため、メモリ・セルに固有の種
々の寄生キャパシタンスは第３図から省略しである。し
かしこの等価回路はメモリ・セルの基本性能を十分に正
確に近似することが判明した。

例示のため、各キャパシタンスが次に示す正規化された
値を持つものとする。

ＣＰＧｌユ１０ ＣＰＧ２ユ０２ ＣＦＧＮ”’０ ＣＩ　二０１ ポリシリコン領域３０（したがってＤＥＩ８領埴２８Ａ
）は領域３２よりもずっと大きいから、キャパシタンス
ＣＰＧ１はＱＦＧ２よりもずっと大きい。

一般に論理状態は２ステツプ処理によってメモリ・セル
釦書込まれる。最初、電子の注入／除去によりフローテ
ィング・ゲートを初期電圧に充電し、次に種々の制御電
圧を静止レベルに落［７てフローティング・ゲートに最
終電圧を設定する。

最初に、ＩＩ　ＯＩ＋をメモリ・セルに書込む本のとす
ると、このときピット線はアース電位にされ（ＶＢＬ＝
０）、次にワード線はｖＤＤに上げられる（　Ｖ　Ｗ　
Ｌ　＝　＋　５　Ｖ　）。これによりソース領域１４お
よびＮ十拡散領域１６はアースされる。等価回路でいえ
ば、ｖｗＬｚ＋５Ｖによってワード線ＦＥＴスイッチ装
置Ｓ１が閉じ、ＣＦＧＮがアース電位に接続されること
になる。ドレイン領域１８はＶＤＤ＝＋５ＶＫあ、、、
ら、）”Ｖイ：ｙ領域１８とＮ型拡　　　　　　１敗領
域１６の間にチャネルが形成される。同時にＰＯ２はア
ースされる（ｖＰＧ２＝Ｏｖ）。チャネルの形成を可能
とするのに必要な少しの時間の後、ＰＧＩの電圧が＋２
０Ｖに上げられる。（この遅延はワード線電圧をモニタ
することによって決められ、ＶＰＧｌはｖｗＬ＝＋５Ｖ
になってから所定時間後に上げられる。）一般に、これ
らの制御電圧状態によるフローティング・ゲートの初期
電圧は次式によって与えられる。

ｖＦＧ：′：ＸＷＶＰＧ１（１） ここで、Ｘｗは初期書込み動作期間における等価回路の
容量結合係数であり、これらの状態すなわちＱＦＧ２お
よびＣＦＧＮがアース接続穴れた状態では、 によって表わされる。ここで、 ＣＦＧＴ　”Ｏ”　＝ＣＰＧＩ＋ＣＰＧ２＋ＣＦＧＮ　
　　（３）したがって容量結合係数は略０．４５となり
、ｖＦＧ＝０．４５Ｘ２０＝９．ＯＶとなる。ＩＸ　２
８　図にオイて、ＤＥＩＳ１５はダイオードの電位差が
ｌＯＶよりも大きいときだけ導通することは前に述べた
。

シタカッチ、Ｖ　ｐ　ａ　トＶ　ｐ　Ｇ　２　ノｔ　ｋ
差は９Ｖ−ＯＶ＝９Ｖであるから、ＰＯ２は導通１．な
い。しかしＰＧＩについてはＶＰＧＩ　ＶＦＧ””２０
　９”１１Ｖであるから、ＰＧＩは導通する。したがっ
て、この場合、フローティング・ゲートの電子が＋２０
ｖの高い電圧に引き寄せられるからＰＧＩはフローティ
ング・ゲートから電子を除去し、フローティング・ゲー
トは＋ｔ　ＯＶの実効電荷を受取ることに々る。フロー
ティング・ゲートが＋１．Ｏｖになったとき、電位差は
ＩＯＶよりも大微く々いから、導通は停止する。

ＰＧＩおよびＰＯ２が＋５Ｖの静止レベルに戻されると
、フローティング・ゲートは最終的な°“０″電圧レベ
ルに設定されることになる。これに関していうと、フロ
ーティング・ゲートの電圧は次式によって表わされる。

ｖＦＧ＝ＸｎｏｖＰＧ■＋ＱＦＧ／ＣＦＧＴ（４）ここ
で、ＱＦＧは上記の書込み動作期間にフローティング・
ゲートから除去される電荷である。これらの状聾すなわ
ち■ＰＧ２＝■ＰＧ１＝＋５ｖ　では、Ｘｎｏは次式に
よって表わされる。

したがって、静止状態期間における容量性結合係数は０
．５４であり、フローティング・ゲートの最終電圧は（
０，５４Ｘ５．Ｏ）＋（１，０）＝＋３．７Ｖとなる。

メモリ・セルに′１″を書込む場合、制御電圧は＋１０
＋＋書込みの場合と同じである。ワード線はＰＯ２と同
様にＶＤＤ＝５０Ｖに上げられ、ＰＧｔは遅延の後＋２
０Ｖに上げられる。ＩＩ　ＯＩ＋ＩＩみとの主な違いは
、ビット線雷圧ｖＢＬをｖＤＤに上げ、したがって、ソ
ース領域１４とＮ＋拡散領域１６が■Ｉ）Ｄ−■Ｔ、し
たがって略＋５Ｖに上げられることである。ドレインお
よびソースの両方が略＋５Ｖにあるから、Ｎ型領域１６
と基板１０の間には反転層がつくられる。この反転層は
正規化された値で略０１の空乏キャパシタンスＣＩを有
するっ式（１）のＶＦＧ＝ＸｗｖＰＧ１に関連して、こ
の場合Ｘｗは次のようになる。

ここで、 したがってＸ−ＩＩＩＰユ０７７　となり１ｖＦＧ：０
７７Ｘ２０＝＋１５．４Ｖとなる。第２Ｂ図に関し、電
位差２０−１５．４＝４．６Ｖは１　ｏＶよりも大きく
ないから、ＰＧＩは導通しない。しかＬＰ０１について
は、電位差１５．４−０はＩＯＶよりも太きいからＰＯ
２は導通する。この場合、ＰＯ２によってフローティン
グ・ゲートに電子が注入され、フローティング・ゲート
の電圧は１０ＶＫ減少する。したがって、フローティン
グ・ゲートはＰＯ２から−５，４ｖ分の電荷を受取った
ことになる。

次に制御電圧が除かれると（■ＰＧＩ　＝”ＰＯ２＝　
５ｏＶ）、空乏キャパシタンスが除かれ、したがってＣ
ＦＧＴがＣＦＧＴ・・１・＋（さ１３）からＣ１，”Ｇ
・１・・・Ｏ・・（≧　　　　　　　１２．２）に上昇
するから、フローティング・ゲートの電荷は（−５，４
Ｖ）　Ｘ　（１，３／２．２）＝−３，２ｖにＩｔ少す
る。ＱＦＧ／ＣＦＧＴ−−３，２ｖ、ｖＰＧ＝＋５０■
、Ｘｎ。＝０．５４の場合、Ｖ　ｐ□、＝　（０，５４
Ｘ５．Ｏ）−３，２＝−０，５Ｖ　　となる。

したがって上記の例では、ＩＩ　ＯＩＩ書込みのときフ
ローティング・ゲートは＋３．７■を記憶し、“１″書
込みのときけ一〇、　５　Ｖを記憶する。メモリ・セル
の読取りは普通に行なわれる。すなわち、ビット線が下
げられてドレインが感知される。パ０″が記憶されてい
ればフローティング・ゲートの正電圧はチャネルをつく
り、したがってＦＥＴが導通してドレインの電荷が植少
する。もし°゛１″が記憶されていればフローティング
・ゲートの負−１？圧はチャイ・ルをつくら庁いから、
ドレインの電荷に変化は生じない。したがってチャネル
の状態は記憶データ状態の指示を与える。

以上の動作の説明では、書込み動作の開始時にフローテ
ィング・ゲートに電荷がないものとして説明したが、本
発明の重要な特徴は、古いデータを消去するだめの介在
ステップを必要とすることなく、古いデータに対して新
しいデータを重ね古きできることである。次にこの特徴
について説明する。以下の説明では次の２つの関係を用
いる。

”　　ＶＦ’ＧＩ＝Ｘ”０”／”１”　　ＶＰＧ１＋Ｑ
、ＰＧｌＣＦＧＴ　”Ｏ”　／　”１” ここで、 ＶＦＧ■＝最初の書込みステップの終了時におけルフロ
ーテイング・ゲートの新しい電 圧 Ｘ　ＩＩ　Ｉｔ　　・・２・■＝フローティング・ゲー
トＯ／ｌ　ＰＧｌ に古い電荷がないとしたときの、最初 の書込みステップの終了時におけるフ ローティング・ゲートの電圧 ＱＦＧ／ＣＦＧＴ”。・・／・・１・・＝古い記憶電荷
によるフローティング・ゲートの電圧 ここで、 ｖＦＧＱ＝静止状態における最終電圧（”１”の記憶で
−ｏ、　ｓ　Ｖ、°“０″の記憶で＋３７Ｖ） ＸｎｏＶＰＧ１＝第１のプログラミング・ゲートの電圧
による、最終電圧の成分（注 ：静止状態では常Ｋ　Ｖ　Ｐ　Ｇ　１＝　５．　ＯＶ、
例示キャパシタンス値では常 にＸ　　＝０．５４であるから、 ｎ。

ＸｏｏＶＰＧｌは常に＋２．７　Ｖ　）荷と古い記１′
ｊｉｌ電荷によるフローティング・ゲートの吊終雷圧（
注： 静止状態ではＣＦＧＴけ常に ＣＦＧＴ”。・Ｋ等しい） （１）　　”　Ｏ”状態のセルへの″０″書込みこの状
態ではフローティング・ゲートの電圧ＶｐＧ１＝（＋１
．０）＋（＋９．０）＝１０Ｖとな７＞。

すなわち、フローティング・ゲートは前の°゛０″の記
憶による＋１７分の電荷を持ち、更に今回のＩＩ　ＯＩ
＋の書込み期間に＋９Ｖを得る。したがって電荷の注入
は起らず、静止状態に戻った後のセルの電圧ＶＦＧＱ＝
　２．７　十〇　＋　１　＝＋　３．７　Ｖである。

（２）　　”Ｏ”状態のセルへのＩＩ　Ｉ１１書込みこ
の場合ＶＦＧＩ＝＋１５．４＋１．７＝＋１７．１Ｖで
ある。ＣＦＧＴけＣＦＧＴ”０”からＣＩＩ　ＩＩ　　
へ落ちＦＧＴす るから、ＱＦＧ／ＣＦＧＴは上記（１）ＩＣＩ−けル１
．０カラ１、７へ上昇する。したがって、−７，１Ｖが
ＰＯ２によってフローティング・ゲートへ最初に注入さ
レル。静１ｈ　状Ｏｆ　’ｄ　Ｖ　ｐ　ＧＱ　＝　２．
７−４．２　＋　１　＝　−０゜５ｖとなる。静止状態
では反転キャパシタンスＣｒがなくなるから、新たに注
入される電荷（＝−４２Ｖ）は−７，ＩＶから降下する
っ古い注入電荷（＝＋　Ｉ　Ｖ　）けフコ−ティング・
ゲー）Ｋ前にＩＩＯ”が記憶されていたことによる。

（３）　　″′１″１″セルへの゛１″書込みコノ場合
ＶＦＧＩ＝＋１５．４−５．４＝ｌ　ＯＶ　ｆアル。

−５，４Ｖけ前の′１”の記憶に基づく。したかって電
荷の注入は起らず、静止状態の電圧ｖＦＧＱ＝２、７　
＋　Ｏ−３，２＝　−０，５Ｖである。

（４）　　”　１　”　９１ＦＭＣＤ−ｔ＝ｙｖｚ（Ｄ
　”０　”　Ｖｉａ−％　　　　　　　　１こ（’）場
合ｖｐＧ４＝９．０　３．２＝＋５．８Ｖであり、＼し
たがって＋４．２■の電荷がフローティング拳ゲートか
ら除かれ、ＶＦＧＱ＝２．７＋４．２　３．２＝＋３．
７Ｖとなる。

以上述べたように、本発明のメモリ・セルは介在消去ス
テップを用いることなく前の記憶情報に新ｊ７い情報を
重ね書きできる。更にメモリ・セルの動作は比較的簡単
であり、支持回路あるいけデコード回路も節電になる。

例えばＰＯ２およびワード線の電圧は“１″あるいは０
″の書込みのとき同じ＋■ＤＤの電圧に干ればよい。

Ｇ０発明の効果 本発明によれば、消去サイクルを介在させることなく前
のデータの上に新しいデータを簡単に重ね書きできる。

【図面の簡単な説明】

第１図は本発明のメモリ・セルの断面図、第２Ａ図およ
び第２Ｂ図はＤＥＩ　８１の導電特性を示す図、および
第３図は本発明のメモリ・セルの等価回路図である。 ＰＧＩ、ＰＯ２−プロゲラミ／７−プー←１リ メモリ・七Ｊし断面図 第４図

Claims (1)

1. 【特許請求の範囲】 　ＦＥＴチャネル領域を定める表面領域を有する半導体
   基板と、 上記表面領域上にこれから絶縁して設けられたフローテ
   ィング・ゲートと、 上記フローティング・ゲート上に設けられた第１および
   第２のプログラミング・ゲートであつて、上記チャネル
   領域の導電状態の関数として、上記第１のプログラミン
   グ・ゲートが上記フローティング・ゲートへ電荷を注入
   し上記第２のプログラミング・ゲートが上記フローティ
   ング・ゲートから電荷を除去するように独立した制御信
   号によつて制御されるものと、 を有する不揮発性半導体メモリ・セル。